KR20160125859A - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 패턴 형성 방법은 제1영역과 제2 영역을 포함하는 기판 상에, 제1 내지 제3 마스크층를 차례로 형성하고, 제1 영역에 형성된 제3 마스크층을 식각하여 제1 마스크 패턴을 형성하고, 제2 영역에 형성된 제3 마스크층을 식각하여 제2 마스크 패턴을 형성하고, 제2 마스크 패턴을 덮고, 제1 영역에는 미형성되는 제1 스페이서막을 형성하고, 제1 스페이서막 상에 배치되어 제2 마스크 패턴 사이를 완전히 채우고, 제1 마스크 패턴 상에 배치되어 제1 마스크 패턴 사이를 완전히 채우지 않는 제2 스페이서막을 형성하고, 제1 및 제2 마스크 패턴의 상면을 덮는 제1 및 제2 스페이서막을 제거하여, 제1 및 제2 마스크 패턴의 상면을 노출시키고, 제1 및 제2 마스크 패턴이 제거된 영역에 배치된 제2 마스크층을 식각하여 제3 마스크 패턴을 형성하고, 제3 마스크 패턴을 이용하여, 제1 마스크층을 식각하여 제4 마스크 패턴을 형성하고, 제4 마스크 패턴을 이용하여, 기판을 식각하는 것을 포함한다.

Description

반도체 소자의 패턴 형성 방법{METHOD OF FORMING PATTERNS OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다.
최근의 반도체 소자는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 소자의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자의 패턴들은 미세한 폭을 가지고 미세한 피치로 이격될 수 있다.
한편, 고집적 반도체 소자의 패턴은 상술한 내용과 더불어 다양한 피치를 가질 것이 요구된다. 따라서, 보다 안정적이고, 용이한 공정을 통하여 다양한 피치를 가지는 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법이 필요하다.
고집적 반도체 소자는 사이즈가 다른 다양한 종류의 셀들을 포함할 수 있다. 따라서, 반도체 소자의 패턴은 미세해야 할 뿐만 아니라, 다양한 종류의 셀들과 대응될 수 있도록 다양한 피치를 가질 것이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 소자의 패턴의 피치(pitch)가 다양한 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
본 발명에 해결하고자 하는 또 다른 기술적 과제는, 반도체 소자의 패턴이 미세한 폭을 가짐과 동시에, 다양한 피치를 가지도록 형성할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1영역과 제2 영역을 포함하는 기판 상에, 제1 내지 제3 마스크층를 차례로 형성하고, 상기 제1 영역에 형성된 상기 제3 마스크층을 식각하여 제1 마스크 패턴을 형성하고, 상기 제2 영역에 형성된 상기 제3 마스크층을 식각하여 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 덮고, 상기 제1 영역에는 미형성되는 제1 스페이서막을 형성하고, 상기 제1 스페이서막 상에 배치되어 상기 제2 마스크 패턴 사이를 완전히 채우고, 상기 제1 마스크 패턴 상에 배치되어 상기 제1 마스크 패턴 사이를 완전히 채우지 않는 제2 스페이서막을 형성하고, 상기 제1 및 제2 마스크 패턴의 상면을 덮는 상기 제1 및 제2 스페이서막을 제거하여, 상기 제1 및 제2 마스크 패턴의 상면을 노출시키고, 상기 제1 및 제2 마스크 패턴이 제거된 영역에 배치된 상기 제2 마스크층을 식각하여 제3 마스크 패턴을 형성하고, 상기 제3 마스크 패턴을 이용하여, 상기 제1 마스크층을 식각하여 제4 마스크 패턴을 형성하고, 상기 제4 마스크 패턴을 이용하여, 상기 기판을 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서막을 형성하는 것은, 상기 제2 마스크 패턴을 컴포멀하게 덮는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 스페이서막을 형성하는 것은, 상기 제1 스페이서막 상에 배치된 상기 제2 스페이서막이 머지(merge)되어 상기 제2 마스크 패턴 사이를 완전히 채우는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서막을 형성하는 것은, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 덮는 상기 제1 스페이서막을 형성하고, 상기 제 2영역에 배치되어, 상기 제1 스페이서막을 덮는 블록 마스크층을 형성하고, 상기 제 1영역에 배치된 상기 제1 스페이서막을 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 스페이서막을 형성하는 것은, 상기 블록 마스크층을 제거하여, 상기 제1 스페이서막을 노출시키고, 노출된 상기 제1 스페이서막을 덮는 상기 제2 스페이서막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 마스크 패턴 사이 간격은 상기 제1 스페이서막과 제2 스페이서막의 두께의 합의 두 배 이하일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴의 피치(pitch)와 상기 제2 마스크 패턴의 피치는 동일하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴 각각은 제1 폭을 가지도록 형성되고, 상기 제2 마스크 패턴 각각은 상기 제1 폭과 다른 제2 폭을 가지도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서막의 두께는 상기 제2 스페이서막의 두께보다 두꺼울 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서막은 ALD 또는 PVD 공정을 통해 형성된 산화물층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판을 식각하는 것은, 복수 개의 핀(fin)을 형성하는 것을 포함하고, 상기 복수 개의 핀 중, 상기 제1 영역에 배치된 핀들은 상기 제2 영역에 배치된 핀들보다 좁은 간격을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크층 및 제2 마스크층 중 적어도 하나는 유기 화합물을 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는, 제1 영역과 제2 영역을 포함하는 타겟층 상에, 마스크층을 형성하고, 상기 제1 영역에 형성된 상기 마스크층을 식각하여 각각이 제1 폭을 갖되, 서로 제1 간격만큼 이격된 제1 마스크 패턴을 형성하고, 상기 제2 영역에 형성된 상기 마스크층을 식각하여 각각 상기 제1 폭과 다른 제2 폭을 갖고 서로 제2 간격만큼 이격된 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 덮고, 상기 제1 영역에는 미형성되는 제1 스페이서막을 형성하고, 상기 제1 스페이서막 상에 배치되어 상기 제2 마스크 패턴 사이를 완전히 채우고, 상기 제1 마스크 패턴 상에 배치되어 상기 제1 마스크 패턴 사이를 완전히 채우지 않는 제2 스페이서막을 형성하고, 상기 제1 및 제2 마스크 패턴의 상면을 덮는 상기 제1 및 제2 스페이서막을 제거하여, 상기 제1 및 제2 마스크 패턴의 상면을 노출시키고, 상기 제1 및 제2 마스크 패턴이 제거된 영역에 배치된 상기 타겟층을 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 스페이서막을 형성하는 것은, 상기 제1 스페이서막 상에 배치되어, 상기 제2 마스크 패턴 사이에서 머지(merge)되어, 상기 마스크 패턴 사이를 완전히 채우는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서막의 두께는 상기 제2 스페이서막 두께보다 두꺼울 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서막은 ALD 또는 PVD 공정을 통해 형성된 산화물층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 마스크 패턴 사이 간격은 상기 제1 스페이서막과 제2 스페이서막의 두께의 합의 두 배 이하일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴의 피치(pitch)와 상기 제2 마스크 패턴의 피치는 동일하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴 각각은 제1 폭으로 형성되고, 상기 제2 마스크 패턴 각각은 상기 제1 폭과 다른 제2 폭을 가지도록 형성될 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자는, 제1영역과 제2 영역을 포함하는 기판 상에, 제1 내지 제3 마스크층를 차례로 형성하고, 상기 제1 영역에 형성된 상기 제3 마스크층을 식각하여 제1 마스크 패턴을 형성하고, 상기 제2 영역에 형성된 상기 제3 마스크층을 식각하여 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 덮고, 상기 제1 영역에는 미형성되는 제1 스페이서막을 형성하고, 상기 제1 스페이서막 상에 배치되고, 상기 제2 마스크 패턴 사이에서 머지(merge)되어 상기 제2 마스크 패턴 사이를 완전히 채우고, 상기 제1 마스크 패턴 상에 배치되어 상기 제1 마스크 패턴 사이를 완전히 채우지 않는 제2 스페이서막을 형성하고, 상기 제1 및 제2 스페이서막의 일부를 제거하여, 상기 제1 및 제2 마스크 패턴의 상면을 노출시키는 제1 및 제2 스페이서를 형성하고, 상기 제1 및 제2 스페이서를 마스크로 제2 마스크층을 식각하여 제3 마스크 패턴을 형성하고, 상기 제3 마스크 패턴을 덮는 제3 스페이서막을 형성하고, 상기 제3 스페이서막의 일부를 제거하여, 상기 제3 스페이서막의 상면을 노출시키는 제3 스페이서를 형성하고, 상기 제3 스페이서를 마스크로 제1 마스크층을 식각하여 제4 마스크 패턴을 형성하고, 상기 제4 마스크 패턴을 마스크로 상기 기판을 식각하여 복수 개의 핀(fin)을 형성하는 것을 포함하되, 상기 제2 마스크 패턴 사이 간격은 상기 제1 및 제2 스페이서막 두께의 합의 두 배 이하이고, 상기 복수 개의 핀 중, 상기 제1 영역에 배치된 핀들과 상기 제2 영역에 배치된 핀들의 피치는 서로 다를 수 있다.
도 1 내지 도 18은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 19 내지 도 22는 본 발명의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 23는 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된, 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 24 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된, 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법에 대하여 설명한다.
도 1 내지 도 18은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(110) 상에 제1 마스크층(120), 제1 베리어층(130), 제2 마스크층(140) 및 제2 베리어층(150)을 차례대로 형성한다.
기판(110)은 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 후술할 제1 마스크 패턴(도 3의 161)이 형성될 영역으로 정의될 수 있고, 제2 영역(A2)은 후술한 제2 마스크 패턴(도 3의 162)이 형성될 영역으로 정의될 수 있다.
기판(110)은 반도체 재료를 포함할 수 있다. 기판(110)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, 및 InP 중 적어도 하나를 포함할 수 있다. 본 발명에 있어서, 기판(110)은 반도체 재료를 포함하는 것으로 설명될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 본 발명에 있어서, 식각을 통해 미세 패턴을 형성할 수 있는 물질이라면, 제한없이 기판(110)의 재료가 될 수 있다.
기판(110) 상에는 피식각층(미도시)이 더 형성될 수 있으나, 식각 대상물이 기판(110)인 경우에는 상기 피식각층은 형성되지 않을 수 있다. 즉, 기판(110)이 타겟(target)층일 수 있다.
제1 마스크층(120)은 기판(110) 상에 형성된다. 제1 마스크층(120)은 기판(110)과 식각 선택비를 갖는 물질로 형성될 수 있다. 즉, 제1 마스크층(120)은 기판(110)을 식각할 때, 거의 식각되지 않는 물질로 형성될 수 있다. 그러므로, 제1 마스크층(120)은 후술할 공정에서 패터닝되어, 기판(110)을 식각하기 위한 식각 마스크로 형성될 수 있다.
한편, 제1 마스크층(120)은 하드 마스크층 일 수 있으며, 질화막(Si3N4) 및 산화막(SiO2) 중 어느 하나일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 도면에서는 제1 마스크층(120)이 하나의 층인 것으로 도시되어 있지만, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 제1 마스크층(120)은 2개 이상의 층이 적층되어 형성될 수 있다.
제1 마스크층(120)은 PE-CVD 공정을 통해 증착하여 형성될 수 있다. 제1 마스크층(120)은 스핀-온 글래스(Spin-On Glass: SOG) 등의 실리콘 기반의 스핀-온 하드 마스크(Silicon based Spin-On Hard mask: Si-SOH)를 사용하여 형성될 수 있다. 제1 마스크층(120) 상에 반사 방지층(미도시)이 더 형성될 수 있다. 상기 반사 방지층은 실리콘 산질화물(SiON)을 사용하여 CVD 공정 등을 통해 형성될 수 있다.
제1 마스크층(120) 상에 제1 베리어층(130)이 형성될 수 있다. 제1 베리어층(130)은 후술하는 식각 공정에서, 제1 마스크층(120)과 함께 식각될 수 있다. 따라서, 제1 베리어층(130)은 제1 마스크층(120)와 유사한 식각 선택비를 가질 수 있다. 제1 베리어층(130)은 절연층 또는 고유전율(high-k)을 갖는 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 베리어층(130) 상에 제2 마스크층(140)이 형성될 수 있다. 제2 마스크층(140)은 쿼드러플 패터닝 기술(Quadruple Patterning Technology: QPT)을 적용하기 위한 희생층으로 이용될 수도 있으나, 본 발명의 기술적 사상이 이제 제한되는 것은 아니다. 제2 마스크층(140)은 상술한 제1 마스크층(120)과 동일한 하드 마스크층일 수 있다. 또한, 제2 마스크층(140)은 예컨대, 아몰퍼스 카본막(Amorphous-Carbon) 및 금속막 중 어느 하나일 수 있지만, 이에 제한되지 않는다. 제2 마스크층(140)이 아몰퍼스 카본막인 경우, 제2 마스크층(140)은 예컨대, 스핀 코팅(spin coating) 공정 및 베이크(bake) 공정을 이용하여 형성될 수 있다. 구체적으로, 스핀 코팅(spin coating) 공정을 이용하여 유기 화합물층을 제1 베리어층(130) 상에 형성하고, 유기 화합물층을 베이크 공정을 이용하여 경화시킴으로써 제2 마스크층(140)을 형성할 수 있다.
제2 마스크층(140) 상에 제2 베리어층(150)을 형성할 수 있다. 제2 베리어층(150)은 후술하는 식각 공정에서, 제2 마스크층(140)과 함께 식각될 수 있다. 따라서, 제2 베리어층(150)은 제2 마스크층(140)와 유사한 식각 선택비를 가질 수 있다. 제2 베리어층(150)은 절연층 또는 고유전율(high-k)을 갖는 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2를 참조하면, 제2 베리어층(150) 상에 제3 마스크층(160)이 형성된다. 제3 마스크층(160)은 상술한 제2 마스크층(140)과 동일한 재료를 포함하고, 동일한 방법을 사용하여 형성될 수 있다. 따라서, 제2 마스크층(140)과 제3 마스크층(160)은 쿼드러플 패터닝 기술(Quadruple Patterning Technology: QPT)을 적용하기 위한 희생층으로 이용될 수도 있으나, 본 발명의 기술적 사상이 이제 제한되는 것은 아니다.
본 발명의 일 실시예에 따르면, QPT(Quadruple Patterning technology)를 사용하는 공정을 이용하여, 반도체 소자의 패턴의 피치(pitch)를 다양하게 형성할 수 있다. QPT 공정이란, 기존의 DPT(Double Patterning technology) 공정을 반복하는 방식이다. QPT 공정은 고집적 반도체 소자의 미세한 패턴의 형성을 위해 개발되었고, 이를 이용하여 십 나노(nm) 대의 미세 패턴의 구현이 가능해졌다.
다만, QPT 공정을 통해 형성되는 패턴은 종래의 공정과 비교하여, 패턴의 폭 및 피치가 더욱 미세하므로, 패턴 간의 피치를 제어하는 것이 용이하지 않다. 즉, 패턴의 피치를 제어하기 위한 핀 컷(fin cut) 공정 수행 시에, 특정 영역의 피치를 제거하기 위한 마스크 패터닝의 정확한 배열(overlay)이 곤란하다. 패턴 간의 피치가 미세하므로, 공정 마진(margin)이 적기 때문이다.
본 발명의 일 실시예에 따른 반도체 패턴 형성 방법은 핀 컷 공정 등을 이용하여, 기형성된 패턴의 간격을 조절하는 부가 공정이 필요하지 않다. 즉, 본 발명의 일 실시예에 따른 반도체 패턴 형성 방법은 QPT 공정의 수행 중에, 다양한 피치를 가지는 패턴을 형성할 수 있다.
상술한 QPT 공정에 관한 내용은, 본 발명의 기술적 사상을 설명하기 위한 일 예일 뿐이다. 따라서, 본 발명의 기술적 사상이 상술한 내용으로 제한되는 것은 아니다. 따라서, QPT 공정을 사용하지 않는, 패턴 형성 공정에서도, 본 발명의 기술적 사상이 적용될 수 있다.
도 3을 참조하면, 제3 마스크층(160)이 패터닝되어, 제1 마스크 패턴(161) 및 제2 마스크 패턴(162)을 형성할 수 있다. 제 1 및 제2 마스크 패턴(161, 162)은 제3 마스크층(160) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 제3 마스크층(160)을 식각함으로써 형성될 수 있다.
제1 마스크 패턴(161)은 제1 영역(A1)에 형성될 수 있고, 제2 마스크 패턴(162)은 제2 영역(A2)에 형성될 수 있다. 제1 마스크 패턴(161)은 복수 개의 제1 마스크 요소들을 포함할 수 있고, 제2 마스크 패턴(162)은 복수 개의 제2 마스크 요소들을 포함할 수 있다. 도 3에서는, 제1 및 제2 마스크 패턴(161, 162) 각각이 3개의 마스크 요소들을 포함하고 있는 것으로 도시되었지만, 이는 발명의 설명을 위한 것으로, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 제1 및 제2 마스크 패턴(161, 162) 각각은 3개 이상의 마스크 요소들을 포함할 수도 있다.
제1 마스크 패턴(161)에서, 상기 제1 마스크 요소는 제1 폭(w1)을 가지고, 이웃하는 제1 마스크 요소와 제1 간격(d1) 및 제1 피치(p1)를 가질 수 있다. 제2 마스크 패턴(162)에서, 상기 제2 마스크 요소는 제2 폭(w2)을 가지고, 이웃하는 제2 마스크 요소와 제2 간격(d1) 및 제2 피치(p2)를 가질 수 있다. 상기 제1 및 제2 마스크 요소들 각각의 폭, 피치 또는 간격은 모두 동일할 수도 있고, 일부만 동일할 수도 있고, 모두 다를 수도 있다.
본 실시예에 있어서, 제1 피치(p1)과 제2 피치(p2)는 동일한 것으로 간주하여 설명한다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 발명의 목적에 따라 제1 피치(p1)과 제2 피치(p2)는 서로 다를 수도 있다.
한편, 도 3에서, 제1 폭(w1)이 제2 폭(w2)보다 좁고, 제1 간격(d1)이 제2 간격(d2)보다 넓은 것으로 도시하여 설명하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 제1 및 제2 마스크 패턴(161, 162)의 피치, 폭 및 간격은 다양하게 형성될 수 있다.
도 4를 참조하면, 제1 및 제2 영역(A1, A2)에서, 제1 및 제2 마스크 패턴(161, 162)을 덮는 제1 스페이서막(200)을 형성한다. 제1 스페이서막(200)은 제1 및 제2 마스크 패턴(161, 162)을 따라 컨포멀(conformal)하게 형성되고, 제1 및 제2 마스크 패턴(161, 162) 사이의 공간을 채우도록 형성될 수 있다. 즉, 제1 스페이서막(200)은 제1 및 제2 마스크 패턴(161, 162) 각각이 포함하는 제1 및 제2 마스크 요소들의 상면과 측벽을 덮을 수 있다.
제1 스페이서막(200)은 제1 및 제2 마스크 패턴(161, 162)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 제1 스페이서막(200)은 중온 산화물(MTO), 고온 산화물(HTO) 또는 ALD 산화물과 같은 실리콘 산화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 5를 참조하면, 제2 영역(A2)에서, 제1 스페이서막(200)을 덮는 블록 마스크층(210)을 형성한다. 블록 마스크층(210)은 제1 스페이서막(200)을 덮으면서, 제2 마스크 패턴(162) 상에 배치될 수 있다. 블록 마스크층(210)은 도시된 바와 같이, 제2 영역(A2)의 말단에서, 제2 마스크 패턴(162)의 제2 마스크 요소들 중 하나의 일부만을 덮을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 블록 마스크층(210)은 제2 마스크 패턴(162)가 포함하는 제2 마스크 요소들 전부를 덮도록 형성될 수 있다.
블록 마스크층(210)은 예컨대, 아몰퍼스 카본 블록 및 포토레지스트 블록 중 어느 하나일 수 있지만, 이에 제한되지 않는다.
이어서, 도 6을 참조하면, 제1 영역(A1)에 배치된 제1 스페이서막(200)을 제거할 수 있다. 상부에 블록 마스크층(210)이 배치된 제1 스페이서막(200)은 제거되지 않고, 상부에 블록 마스크층(210)이 배치되지 않은 제1 스페이서막(200)은 제거될 수 있다.
구체적으로, 습식 식각 또는 플라즈마 식각 등의 식각 공정을 통하여, 블록 마스크층(210)과 제1 스페이서막(200)과의 식각 선택비를 이용하여, 상부에 블록 마스크층(210)이 형성되지 않은 영역의 제1 스페이서막(200)을 제거할 수 있다.
도 7을 참조하면, 블록 마스크층(210)을 제거한 후, 제1 영역(A1)과 제2 영역(A2)을 덮는 제2 스페이서막(220)을 형성한다. 즉, 제1 영역(A1)에 배치된 제1 마스크 패턴(161)과 제2 영역(A2)에 배치된 제1 스페이서막(200)을 덮는 제2 스페이서막(220)을 형성할 수 있다.
블록 마스크층(220)은 에싱(ashing) 공정 또는 스트립(strip) 공정을 이용하여 제거될 수 있다.
제2 영역(A2)에서, 제1 스페이서막(200) 상에 제2 스페이서막(220)이 형성된 영역이 형성될 수 있다. 제1 스페이서막(200)과 제2 스페이서막(220)은 결합되어 결합 스페이서막(230)을 형성할 수 있다.
제2 스페이서막(220)은 제2 마스크 패턴(162) 사이를 완전히 채울 수 있다. 구체적으로, 제2 스페이서막(220)은 제2 마스크 패턴(162) 사이에서, 머지(merge)되어 제2 마스크 패턴(162) 사이를 완전히 채울 수 있다.
본 발명에 있어서, 제1 영역(A1)에서는 한 층의 스페이서막이, 제2 영역(A2)에서 두 층의 스페이서막이 형성될 수 있다. 따라서, 제1 영역(A1)에 배치된 제1 마스크 패턴(161) 사이는 완전히 채워지지 않고, 트렌치(trench)가 형성될 수 있다. 이와 달리, 제2 영역(A2)에 배치된 제2 마스크 패턴(162) 사이는 상술한 바와 마찬가지로 완전히 채워질 수 있다. 따라서, 제2 영역(A2)에 형성된 스페이서막의 전체 두께는 제1 영역(A1)에 형성된 스페이서막의 전체 두께보다 두꺼울 수 있다.
본 발명에 있어서, 제2 영역(A2)에 배치된 제2 마스크 패턴(162) 사이가 제1 및 제2 스페이서막(200, 220)으로 완전히 채워지기 위해서, 제2 마스크 패턴(162) 사이 간격은 제1 및 제2 스페이서막(200, 220) 두께의 합의 두 배 이하일 수 있다. 즉, 제2 마스크 패턴(162) 사이에서, 제2 스페이서막(220)이 머지(merge)되기 위해서는, 제2 마스크 패턴(162) 사이 간격은 특정한 간격을 가질 수 있다.
이어서, 도 8을 참조하면, 제1 및 제2 스페이서막(200, 220)의 일부를 제거한다. 제1 및 제2 스페이서막(200, 220)의 일부를 제거하는 것은, 에치백 공정을 이용하여 제거할 수 있다. 즉, 에치백 공정에 의하여, 제1 및 제2 스페이서막(200, 220)의 일부를 제거하여, 제1 스페이서(220a) 및 제2 스페이서(230a)를 형성할 수 있다. 제1 스페이서(220a)는 제1 영역(A1)에 배치될 수 있고, 제2 스페이서(230a)는 제2 영역(A2)에 배치될 수 있다.
제1 스페이서(220a)는 제1 스페이서막(200)으로만 형성될 수 있고, 제2 스페이서(230a)는 제1 및 제2 스페이서막(200, 220)이 결합된 결합 스페이서막(230)으로 형성될 수 있다.
본 발명에 있어서, 제1 영역(A1)의 제1 마스크 패턴(161)의 마스크 요소의 측벽에는 제1 스페이서(220a)가 형성되어, 제1 마스크 패턴(161) 사이에는 빈 공간이 형성될 수 있다. 이와 달리, 제2 영역(A2)의 제2 마스크 패턴(162) 사이는 제2 스페이서(230a)로 완전히 채워질 수 있다. 이는, 상술한 도 7의 공정을 통해, 제2 마스크 패턴(162) 사이를 제1 및 제2 스페이서막(200, 220)을 이용하여 완전히 채웠기 때문이다. 따라서, 도시된 바와 같이, 제1 스페이서(220a)와 제2 스페이서(230a) 각각의 폭은 서로 다를 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 스페이서(220a)와 제2 스페이서(230a)는 공정 방법에 따라 동일한 폭을 가질 수도 있다.
이어서, 도 9를 참조하면, 제1 및 제2 마스크 패턴(161, 162)을 제거한다. 제1 및 제2 스페이서(220a, 230a)는 제1 및 제2 마스크 패턴(161, 162)에 대해 식각 선택비를 갖는 물질일 수 있다. 따라서, 제1 및 제2 마스크 패턴(161, 162)은 식각하면서, 제1 및 제2 스페이서(220a, 230a)는 식각하지 않는 에천트를 이용하여, 제1 및 제2 마스크 패턴(161, 162)을 제거할 수 있다.
본 실시예에 있어서, 제1 및 제2 마스크 패턴(161, 162)을 제거하는 공정을 통하여, 제1 영역(A1)에는, 제1 폭(w1)을 가지는 제1 스페이서(220a)가 형성될 수 있다. 제2 영역(A2)에는, 제2 폭(w2)과 제3 폭(w3)을 가지는 제2 스페이서(230a)가 형성될 수 있으며, 제2 폭(w2)와 제3 폭(w3)은 서로 다를 수 있다. 한편, 제1 폭(w1)과 제2 폭(w2)는 동일한 폭을 가질 수 있다. 본 실시예에 있어서, 제3 폭(w3)가 다른 제2 폭(w2)을 가지는 제2 스페이서(230a)가 제2 영역(A2)의 말단 영역에 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 공정 조건 및 마스크 패턴 등의 변화를 통하여, 제2 영역(A2) 상에 동일한 폭을 가지는 스페이서들을 형성하거나, 서로 다른 폭을 가지는 스페이서들을 형성할 수 있다.
도 10을 참조하면, 제2 베리어층(150)과 제2 마스크층(140)을 순차적으로 제거한다. 즉, 남겨진 제1 및 제2 스페이서(220a, 230a)를 마스크로 하여, 제2 베리어층(150)과 제2 마스크층(140)을 순차적으로 식각하여 제거할 수 있다.
이어서, 도 11을 참조하면, 제2 마스크층(140) 상에 배치된 제2 베리어층(150)과 제1 및 제2 스페이서(220a, 230a)를 제거하여, 제3 마스크 패턴(140a)을 형성한다.
제3 마스크 패턴(140a)는 제1 영역(A1)에 배치된 복수 개의 제3a 마스크 패턴 요소와 제2 영역(A2)에 배치된 복수 개의 제3b 마스크 패턴 요소를 포함할 수 있다. 도시된 바와 같이, 제3 마스크 패턴(140a)는 형성된 영역에 따라 마스크 패턴 요소들의 폭이 다를 수 있다. 본 실시예에서, 동일한 폭을 가지는 마스크 패턴 요소들이 특정 영역에 밀집되어 있는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 서로 다른 폭을 가지는 마스크 패턴 요소들이 교차로 형성될 수도 있다.
이어서, 도 12를 참조하면, 제3 마스크 패턴(140a)을 컨포멀하게 덮는 제3 스페이서막(240)을 형성한다. 즉, 제3 스페이서막(240)은 제3 마스트 패턴(140a)의 마스크 요소들의 상면 및 측면을 따라 형성될 수 있다.
제3 스페이서막(240)은 상술한 제1 또는 제2 스페이서막(200, 220)과 동일할 수 있다. 따라서, 중복되는 설명은 생략한다.
도 13 및 도 14를 참조하면, 상술한 에치백 공정을 다시 사용하여, 제3a 및 제3b 스페이서(240a, 240b)를 형성한다. 즉, 우선, 제3 스페이서막(240)의 일부를 제거하여, 제3 마스크 패턴(140a)의 상면을 노출시키고, 제3 마스크 패턴의 측벽에 제3a 및 제3b 스페이서(240a, 240b)를 형성한다. 이어서, 제3 마스크 패턴(140a)을 제거하여, 제3a 및 제3b 스페이서(240a, 240b)를 형성할 수 있다.
제3a 스페이서(240a)는 제1 영역(A1)에 형성될 수 있고, 제3a 스페이서(240b)는 제2 영역(A2)에 형성될 수 있다. 제3a 스페이서(240a)와 제3b 스페이서(240b)의 폭은 동일할 수 있다. 제3a 스페이서(240a)들은 제1 영역(A1)에서 서로 일정한 간격을 가지고 형성될 수 있다. 제3b 스페이서(240b)들은 제2 영역(A2)에서 서로 일정한 간격을 가지고 형성될 수 있다. 제3a 스페이서(240a)와 이웃하는 제3a 스페이서(240a) 사이의 간격과 제3b 스페이서(240b)와 이웃하는 제3b 스페이서(240b) 사이의 간격은 서로 다를 수 있다. 이상에서, 제3a 및 제3b 스페이서(240a, 240b)의 폭 및 간격에 대해서 서술하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 제3a 및 제3b 스페이서(240a, 240b)의 폭 및/또는 간격은 일부 또는 전부가 다르거나 동일할 수 있다.
도 15를 참조하면, 제2 베리어층(150)과 제2 마스크층(140)을 순차적으로 제거한다. 즉, 남겨진 제3a 및 제3b 스페이서(240a, 240b)를 마스크로 하여, 제1 베리어층(130)과 제1 마스크층(120)을 순차적으로 식각하여 제거할 수 있다.
이어서, 도 16을 참조하면, 제1 마스크층(120) 상에 배치된 제1 베리어층(130)과 제3a 및 제3b 스페이서(240a, 240b)를 제거하여, 제4 마스크 패턴(120a)을 형성한다.
이어서, 도 17 및 도 18을 참조하면, 기판(110)을 식각하여 복수 개의 핀(fin)(300)을 형성할 수 있다.
구체적으로, 제4 마스크 패턴(120a)을 식각 마스크로 사용하여 기판(110)을 식각하여 복수 개의 핀(300) 및 핀(300)들 사이의 트렌치(310)를 형성할 수 있다. 이어서, 핀(300) 상에 배치된 제4 마스크 패턴(120a)을 제거하여, 도 18에 도시된 복수 개의 핀(300)이 형성된 기판(110)을 형성할 수 있다.
제1 영역(A1)에 형성된 핀(300)들 각각은 제1 폭(W1)을 가지고, 이웃하는 핀(300)과 제1 피치(P1)을 가지고 형성될 수 있다. 제2 영역(A2)에 형성된 핀(300)들 각각은 제2 폭(W2)을 가지고, 이웃하는 핀(300)과 제2 피치(P2)를 가지고 형성될 수 있다. 동일 영역에 형성된 핀(300)들은 동일한 폭과 동일한 피치를 가지고 형성될 수 있다. 제1 폭(W1)과 제2 폭(W2)는 동일할 수 있고, 제1 피치(P1)와 제2 피치(P2)는 서로 다를 수 있다.
본 발명에 있어서는, 별도의 부가 공정 또는 핀(fin) 완성 이후의 추가 공정을 사용하지 않고도, 동일 기판(110) 내의 서로 다른 영역(A1, A2)에서, 서로 다른 피치(P1, P2)를 가지는 복수 개의 핀(fin)을 형성할 수 있다. 따라서, 보다 간이하고, 안정적인 방법을 통해 기판(110)을 패터닝할 수 있다.
본 실시예에서는, 기판(110) 상에 하나의 제1 영역(A1)과 하나의 제2 영역(A2)가 형성된 것으로 도시하였지만, 기판(110) 상에 복수 개의 제1 영역(A1)과 복수 개의 제2 영역(A2)가 형성될 수 있으며, 형성되는 복수 개의 제1 및 제2 영역(A1, A2)는 교대로 형성될 수도 있고, 필요에 따라 자유로운 배치를 가지고 형성될 수 있다. 상술한 배치들 역시, 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 적용할 수 있음은 자명하다.
도 19 내지 도 22는 본 발명의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다. 본 실시예는 제1 스페이서막(200)을 형성하는 공정(도 5 및 도 19)에서, 상술한 일 실시예 따른 제1 스페이서막(200)이 컨포멀하게 제1 및 제2 마스크 패턴(161, 162)을 덮는 것을 제외하고는 동일하다. 따라서, 동일한 구성 및 방법에 대한 중복되는 설명은 생략한다.
도 19를 참조하면, 제1 스페이서막(200)은 제1 및 제2 마스크 패턴(161, 162) 사이를 모두 완전히 채우도록 행성될 수 있다. 제1 스페이서막(200)은 산화물 스페이서막, 예를 들어 실리콘 산화물 스페이서막일 수 있다. 제1 스페이서막(200)은 ALD 또는 PVD 공정을 통해 형성된 산화물층을 포함할 수 있다. 제1 스페이서막(200)은 제1 및 제2 마스크 패턴(161, 162) 사이를 효과적으로 채울 수 있는 물질을 포함할 수 있으며, 따라서, 제1 스페이서막(200)이 제1 및 제2 마스크 패턴(161, 162) 사이를 충분히 채울 수 있는 물질이라면 제한없이 적용될 수 있다. 제2 영역(A2)에 배치된 제1 스페이서막(200) 상에 블록 마스크층(210)이 형성될 수 있다.
도 20을 참조하면, 블록 마스크층(210)이 형성된 영역을 제외하고, 제1 스페이서막(200)이 제거될 수 있다.
도 21을 참조하면, 블록 마스크층(210)을 제거할 수 있다. 블록 마스크층(210) 제거 공정 시에, 제1 스페이서막(200)의 일부가 같이 제거될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 22를 참조하면, 제1 영역(A1) 및 제2 영역(A2)를 덮는 제2 스페이서막(220)이 형성된다. 따라서, 제2 영역(A2)의 제1 스페이서막(200) 상에는 제2 스페이서막(220)이 형성되어, 제2 마스크 패턴(162)의 사이를 완전히 채울 수 있으며, 제2 마스크 패턴(162)의 사이 영역에서 제1 및 제2 스페이서막(200, 220)이 결합되어 결합 스페이서막(230)이 형성할 수 있다.
즉, 본 실시예에 있어서, 제1 스페이서막(200)은 제2 스페이서막(220)과 비교하여 두께가 두꺼울 수 있다. 이를 통해, 상술한 일 실시예와 달리 제1 스페이서막(200)으로도 충분히 제2 마스크 패턴(162) 사이를 채울 수 있다.
도 23는 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된, 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 23을 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된 반도체 소자가 채용될 수 있다. 또한, 상기 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된, 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
도 24는 태블릿 PC(1200)을 도시한 도면이고, 도 25은 노트북(1300)을 도시한 도면이며, 도 26는 스마트폰(1400)을 도시한 것이다. 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된 반도체 소자는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된, 반도체 소자가 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 실험예 및 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 제1 마스크층
120a: 제4 마스크 패턴 130: 제1 베리어층
140: 제2 마스크층 140a: 제3 마스크 패턴
150: 제2 베리어층 160: 제3 마스크층
161: 제1 마스크 패턴 162: 제2 마스크 패턴
200: 제1 스페이서막 210: 블록 마스크층
220: 제2 스페이서막 220a: 제1 스페이서
230: 결합 스페이서막 230a: 제2 스페이서
240: 제3 스페이서막 240a: 제3a 스페이서
240b: 제3b 스페이서 300: 핀
310: 트렌치

Claims (10)

  1. 제1영역과 제2 영역을 포함하는 기판 상에, 제1 내지 제3 마스크층를 차례로 형성하고,
    상기 제1 영역에 형성된 상기 제3 마스크층을 식각하여 제1 마스크 패턴을 형성하고, 상기 제2 영역에 형성된 상기 제3 마스크층을 식각하여 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴을 덮고, 상기 제1 영역에는 미형성되는 제1 스페이서막을 형성하고,
    상기 제1 스페이서막 상에 배치되어 상기 제2 마스크 패턴 사이를 완전히 채우고, 상기 제1 마스크 패턴 상에 배치되어 상기 제1 마스크 패턴 사이를 완전히 채우지 않는 제2 스페이서막을 형성하고,
    상기 제1 및 제2 마스크 패턴의 상면을 덮는 상기 제1 및 제2 스페이서막을 제거하여, 상기 제1 및 제2 마스크 패턴의 상면을 노출시키고,
    상기 제1 및 제2 마스크 패턴이 제거된 영역에 배치된 상기 제2 마스크층을 식각하여 제3 마스크 패턴을 형성하고,
    상기 제3 마스크 패턴을 이용하여, 상기 제1 마스크층을 식각하여 제4 마스크 패턴을 형성하고,
    상기 제4 마스크 패턴을 이용하여, 상기 기판을 식각하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  2. 제 1항에 있어서,
    상기 제1 스페이서막을 형성하는 것은,
    상기 제2 마스크 패턴을 컴포멀하게 덮는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  3. 제 1항에 있어서,
    상기 제2 스페이서막을 형성하는 것은,
    상기 제1 스페이서막 상에 배치된 상기 제2 스페이서막이 머지(merge)되어 상기 제2 마스크 패턴 사이를 완전히 채우는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  4. 제1 항에 있어서,
    상기 제2 마스크 패턴 사이 간격은 상기 제1 스페이서막과 제2 스페이서막의 두께의 합의 두 배 이하인 반도체 소자의 패턴 형성 방법.
  5. 제 1항에 있어서,
    상기 제1 마스크 패턴의 피치(pitch)와 상기 제2 마스크 패턴의 피치는 동일하도록 형성되는 반도체 소자의 패턴 형성 방법.
  6. 제 1항에 있어서,
    상기 제1 스페이서막의 두께는 상기 제2 스페이서막의 두께보다 두꺼운 반도체 소자의 패턴 형성 방법.
  7. 제 1항에 있어서,
    상기 기판을 식각하는 것은, 복수 개의 핀(fin)을 형성하는 것을 포함하고, 상기 복수 개의 핀 중, 상기 제1 영역에 배치된 핀들은 상기 제2 영역에 배치된 핀들보다 좁은 간격을 가지는 반도체 소자의 패턴 형성 방법.
  8. 제1 영역과 제2 영역을 포함하는 타겟층 상에, 마스크층을 형성하고,
    상기 제1 영역에 형성된 상기 마스크층을 식각하여 각각이 제1 폭을 갖되, 서로 제1 간격만큼 이격된 제1 마스크 패턴을 형성하고,
    상기 제2 영역에 형성된 상기 마스크층을 식각하여 각각 상기 제1 폭과 다른 제2 폭을 갖고 서로 제2 간격만큼 이격된 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴을 덮고, 상기 제1 영역에는 미형성되는 제1 스페이서막을 형성하고,
    상기 제1 스페이서막 상에 배치되어 상기 제2 마스크 패턴 사이를 완전히 채우고, 상기 제1 마스크 패턴 상에 배치되어 상기 제1 마스크 패턴 사이를 완전히 채우지 않는 제2 스페이서막을 형성하고,
    상기 제1 및 제2 마스크 패턴의 상면을 덮는 상기 제1 및 제2 스페이서막을 제거하여, 상기 제1 및 제2 마스크 패턴의 상면을 노출시키고,
    상기 제1 및 제2 마스크 패턴이 제거된 영역에 배치된 상기 타겟층을 식각하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  9. 제 8항에 있어서,
    상기 제2 스페이서막을 형성하는 것은,
    상기 제1 스페이서막 상에 배치되어, 상기 제2 마스크 패턴 사이에서 머지(merge)되어, 상기 마스크 패턴 사이를 완전히 채우는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  10. 제1영역과 제2 영역을 포함하는 기판 상에, 제1 내지 제3 마스크층를 차례로 형성하고,
    상기 제1 영역에 형성된 상기 제3 마스크층을 식각하여 제1 마스크 패턴을 형성하고, 상기 제2 영역에 형성된 상기 제3 마스크층을 식각하여 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴을 덮고, 상기 제1 영역에는 미형성되는 제1 스페이서막을 형성하고,
    상기 제1 스페이서막 상에 배치되고, 상기 제2 마스크 패턴 사이에서 머지(merge)되어 상기 제2 마스크 패턴 사이를 완전히 채우고, 상기 제1 마스크 패턴 상에 배치되어 상기 제1 마스크 패턴 사이를 완전히 채우지 않는 제2 스페이서막을 형성하고,
    상기 제1 및 제2 스페이서막의 일부를 제거하여, 상기 제1 및 제2 마스크 패턴의 상면을 노출시키는 제1 및 제2 스페이서를 형성하고,
    상기 제1 및 제2 스페이서를 마스크로 제2 마스크층을 식각하여 제3 마스크 패턴을 형성하고,
    상기 제3 마스크 패턴을 덮는 제3 스페이서막을 형성하고,
    상기 제3 스페이서막의 일부를 제거하여, 상기 제3 스페이서막의 상면을 노출시키는 제3 스페이서를 형성하고,
    상기 제3 스페이서를 마스크로 제1 마스크층을 식각하여 제4 마스크 패턴을 형성하고,
    상기 제4 마스크 패턴을 마스크로 상기 기판을 식각하여 복수 개의 핀(fin)을 형성하는 것을 포함하되,
    상기 제2 마스크 패턴 사이 간격은 상기 제1 및 제2 스페이서막 두께의 합의 두 배 이하이고,
    상기 복수 개의 핀 중, 상기 제1 영역에 배치된 핀들과 상기 제2 영역에 배치된 핀들의 피치는 서로 다른 반도체 소자의 패턴 형성 방법.
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