KR20160030794A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법에서, 기판을 식각하여, 표면으로부터 돌출되고 제1 방향으로 연장되는 형상을 갖고, 상기 제1 방향으로 서로 이격되는 액티브 핀들을 형성한다. 상기 기판 상에 상기 액티브 핀들 사이 부위를 부분적으로 채우는 소자 분리막 패턴을 형성한다. 상기 소자 분리막 패턴 상에, 상기 액티브 핀들이 상기 제1 방향으로 이격된 부위를 노출하는 제1 개구부를 포함하는 몰드 패턴을 형성한다. 상기 제1 개구부 내부를 채우는 절연 패턴을 형성한다. 상기 액티브 핀들의 표면이 노출되도록 상기 몰드 패턴을 제거한다. 상기 액티브 핀들 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물 및 상기 절연 패턴 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물을 각각 형성한다. 상기 반도체 소자의 제조 방법에 의하면, 우수한 특성의 핀형 트랜지스터를 제조할 수 있다.

Description

반도체 소자의 제조 방법{Method for manufacturing of a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 핀형 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자에는 3차원 채널을 갖는 핀형 트랜지스터들이 포함되고 있다. 상기 반도체 소자 내에서 사용되는 각 핀형 트랜지스터들은 우수한 전기적 특성을 갖도록 제조되어야 한다.
본 발명의 목적은 우수한 전기적 특성을 갖는 핀형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 목적은 우수한 전기적 특성을 갖는 핀형 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판을 식각하여, 표면으로부터 돌출되고 제1 방향으로 연장되는 형상을 갖고, 상기 제1 방향으로 서로 이격되는 액티브 핀들을 형성한다. 상기 기판 상에 상기 액티브 핀들 사이 부위를 부분적으로 채우는 소자 분리막 패턴을 형성한다. 상기 소자 분리막 패턴 상에, 상기 액티브 핀들이 제1 방향으로 이격된 부위를 노출하는 제1 개구부를 포함하고, 상기 액티브 핀들의 적어도 일부를 덮는 몰드 패턴을 형성한다. 상기 제1 개구부 내부를 채우는 절연 패턴을 형성한다. 상기 액티브 핀들의 표면이 노출되도록 상기 몰드 패턴을 제거하여 제2 개구부를 형성한다. 또한, 상기 액티브 핀들 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물 및 상기 절연 패턴 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물을 각각 형성한다.
본 발명의 일 실시예에서, 상기 제1 개구부는 80 내지 90도의 측벽 경사를 갖고, 상기 제1 방향의 최대 폭 및 최소 폭의 차이가 상기 최대 폭의 20% 보다 작게 되도록 형성할 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴은 최대 측벽 경사각과 최소 측벽 경사각의 차이가 상기 최대 측벽 경사각의 20% 보다 작게 되도록 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제1 개구부는 상기 제2 방향으로 연장되는 트렌치 형상을 갖도록 형성할 수 있다.
상기 게이트 구조물은 상기 소자 분리막 패턴 상에서 상기 액티브 핀의 표면을 따라 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 개구부는 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 각각 연장되는 형상을 갖고, 상기 몰드 패턴은 섬 형상을 갖도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴은 상기 제1 방향으로 나란한 제1 부위와 상기 제2 방향으로 나란한 제2 부위를 포함하도록 형성되고, 상기 게이트 구조물은 상기 소자 분리막 패턴 및 상기 절연 패턴의 제1 부위 상에서, 상기 액티브 핀의 표면을 따라 형성될 수 있다.
본 발명의 일 실시예에서, 상기 몰드 패턴은 상기 절연 패턴과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다.
본 발명의 일 실시예에서, 상기 몰드 패턴을 형성하기 위하여, 상기 액티브 핀을 덮는 제1 몰드막을 형성한다. 상기 제1 몰드막 상에 제2 몰드막을 형성한다. 상기 제2 몰드막을 패터닝하여 상기 액티브 핀들의 제1 방향으로 이격된 부위와 대응하는 부위를 노출하는 제2 몰드 패턴을 형성한다. 또한, 상기 제2 몰드 패턴을 이용하여 상기 제1 몰드막을 식각하여 제1 및 제2 몰드 패턴을 포함하는 상기 몰드 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 제1 몰드막은 폴리실리콘을 포함하고, 상기 제2 몰드막은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴의 상부를 일부 식각하여 상기 절연 패턴의 높이를 조절할 수 있다.
상기 절연 패턴의 상부면이 상기 액티브 핀의 상부면보다 높거나 동일하게 되도록 상기 절연 패턴의 일부를 식각할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판으로부터 돌출되고, 제1 방향으로 연장되는 형상을 갖고, 상기 제1 방향으로 서로 이격되는 액티브 핀들이 구비된다. 상기 기판 상에 상기 액티브 핀들 사이 부위를 부분적으로 채우는 소자 분리막 패턴이 구비된다. 상기 소자 분리막 패턴 상에, 상기 액티브 핀들이 제1 방향으로 이격된 부위를 채우는 절연 패턴이 구비된다. 상기 액티브 핀들 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물이 구비된다. 또한, 상기 절연 패턴 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물이 구비된다.
본 발명의 일 실시예에서, 상기 절연 패턴은 최대 측벽 경사각과 최소 측벽 경사각의 차이가 상기 최대 측벽 경사각의 20% 보다 작을 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴은 상기 액티브 핀 부위를 노출하는 개구부를 포함하는 격자 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴의 상부면은 상기 액티브 핀의 상부면보다 높거나 동일할 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴은 상기 액티브 핀의 상기 제1 방향의 양 쪽 가장자리 부위를 덮을 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴은 상기 소자 분리막 패턴과 동일한 물질을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판으로부터 돌출되고, 제1 방향으로 연장되는 형상을 갖고, 상기 제1 방향으로 서로 이격되고, 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치되는 액티브 핀들이 구비된다. 상기 기판 상에 상기 액티브 핀들 사이 부위를 부분적으로 채우는 소자 분리막 패턴이 구비된다. 상기 소자 분리막 패턴 상에, 상기 액티브 핀들의 제1 방향으로 이격된 부위를 채우고, 80 내지 90도의 측벽 경사각을 갖는 절연 패턴이 구비된다. 상기 액티브 핀들 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물이 구비된다. 상기 절연 패턴 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물이 구비된다.
본 발명에 의하면, 상기 절연 패턴은 수직에 가까운 측벽 경사를 가질 수 있고, 상, 하부의 측벽 경사의 차이가 감소될 수 있다. 따라서, 상기 절연 패턴에 의해 상기 액티브 핀의 유효 측벽 면적이 감소되는 것을 방지할 수 있다. 그러므로, 특성 산포가 거의 없고 우수한 특성을 갖는 핀형 트랜지스터를 포함하는 반도체 소자를 제조할 수 있다.
도 1 내지 도 19b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도 및 단면도들이다.
도 20 내지 도 31은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도 및 단면도들이다.
도 32 내지 도 39b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도 및 단면도들이다.
도 40 내지 도 49는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도 및 단면도들이다.
도 50은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1 내지 도 19b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도 및 단면도들이다.
도 11 내지 도 19a는 각각 도 1 내지 9의 I-I'에 대응하는 단면도들이다. 도 19b는 도 9의 II-II'에 대응하는 단면도이다. 도 10a는 본 발명의 일 실시예에 따른 반도체 소자에서 절연 패턴의 일부를 나타내고, 도 10b는 일반적인 소자에서 절연 패턴 일부를 나타낸다.
도 1 및 11을 참조하면, 기판(100)에 액티브 핀들(102)을 형성하고, 상기 액티브 핀들(102) 사이에 예비 소자 분리막(104)을 형성한다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다. 상기 기판(100)은 결정성을 가지며, 바람직하게는 단결정성을 가질 수 있다.
구체적으로, 상기 기판(100)의 일부를 식각하여 액티브 핀들(102)을 형성한다. 상기 액티브 핀들(102)은 제1 방향으로 연장되는 형상을 갖고, 상기 제1 방향으로 서로 이격되면서 일렬로 배열된다. 또한, 상기 액티브 핀들(102)은 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치된다.
상기 액티브 핀들(102) 사이의 트렌치 내부를 충분히 채우도록 절연막(도시안됨)을 형성하고, 상기 액티브 핀들(102)의 상면이 노출될 때까지 상기 절연막을 평탄화하여 예비 소자 분리막(104)을 형성한다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 액티브 핀들(102)이 나란하게 배치되는 부위는 핀형 트랜지스터가 형성되기 위한 제1 영역이 될 수 있다. 또한, 상기 액티브 핀들(102)이 상기 제1 방향으로 이격된 부위는 더미 트랜지스터가 형성되기 위한 제2 영역이 될 수 있다. 일 예로, 상기 제2 영역은 상기 액티브 핀들(102)이 상기 제1 방향으로 이격된 부위와 이와 인접하는 상기 액티브 핀들(102)의 양 가장자리 부위를 포함할 수 있다. 상기 제2 영역은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 2 및 12를 참조하면, 상기 액티브 핀들(102)의 일부 측벽이 노출되도록 상기 예비 소자 분리막(104)의 상부를 제거한다. 따라서, 상기 트렌치의 하부를 채우는 소자 분리막 패턴(104a)이 형성된다. 상기 소자 분리막 패턴(104a)으로부터 돌출되는 상기 액티브 핀들(102)의 표면은 실질적인 액티브 영역으로 제공될 수 있다. 상기 액티브 핀들(102)은 상기 기판(100)으로부터 형성된 것이므로, 상기 기판(100)과 동일한 물질일 수 있다.
이 후, 트랜지스터의 문턱 전압 조절을 위하여, 상기 액티브 핀들(102)의 표면에 저농도의 불순물을 이온 주입하는 공정이 더 수행될 수도 있다.
도 3 및 13을 참조하면, 적어도 상기 액티브 핀들(102)의 표면 상에 희생막(106)을 형성한다. 상기 희생막(106)은 상기 액티브 핀들(102)의 표면을 보호하기 위하여 제공될 수 있다.
상기 희생막(106)은 실리콘 산화물 또는 실리콘 산 질화물을 포함할 수 있다. 상기 희생막(106)은 열 산화 공정, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정을 통해 형성할 수 있다. 상기 열산화 공정을 수행하면, 상기 액티브 핀들(102) 표면 상에만 상기 희생막이 형성될 수 있다. 그러나, 도시하지는 않았지만, 상기 희생막(106)이 화학 기상 증착 또는 원자층 증착 공정에 의해 형성되는 경우, 상기 액티브 핀(102) 및 소자 분리막 패턴(104a) 상에 컨포멀하게 형성될 수도 있다. 다른 예로, 공정을 단순화하기 위하여, 상기 희생막(106)을 형성하는 공정은 생략될 수도 있다.
도 4 및 14를 참조하면, 상기 희생막(106) 상에 상기 액티브 핀을 덮는 제1 및 제2 몰드막(108, 110)을 형성한다.
구체적으로, 상기 액티브 핀들(102)을 충분히 덮는 제1 예비 몰드막(도시안됨)을 형성한다. 상기 제1 예비 몰드막을 화학 기계적 연마 및/또는 에치백 공정을 통해 평탄화하여 제1 몰드막(108)을 형성한다. 상기 제1 몰드막(108)의 상부면은 상기 액티브 핀들(102)의 상부면보다 높게 위치하여, 상기 제1 몰드막(108)이 상기 액티브 핀들(102)을 덮도록 형성된다. 상기 제1 몰드막(108)은 상기 액티브 핀들(102)과 식각 선택비를 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 또한, 상기 제1 몰드막(108)은 이 후에 형성되는 절연 패턴과 식각 선택비를 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 상기 제1 몰드막(108)은 습식 또는 건식 식각을 통해 용이하게 식각될 수 있는 물질을 사용하여 형성할 수 있다. 예를들어, 상기 제1 몰드막(108)은 폴리실리콘을 포함할 수 있다.
상기 제1 몰드막(108) 상에 제2 몰드막(110)을 형성한다. 상기 제2 몰드막(110)은 상기 제1 몰드막(108)과 식각 선택비를 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 예를들어, 상기 제2 몰드막(110)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
도 5 및 15를 참조하면, 상기 제1 및 제2 몰드막(108, 110)을 패터닝하여 제1 및 제2 몰드 패턴(108a, 110a)을 포함하는 몰드 패턴 구조물(111a)을 형성한다.
상기 몰드 패턴 구조물(111a)은 상기 더미 트랜지스터가 형성되기 위한 제2 영역을 노출하고, 상기 핀형 트랜지스터가 형성되기 위한 제1 영역을 덮을 수 있다. 따라서, 상기 몰드 패턴 구조물(111a) 사이에는 상기 제2 영역을 노출하면서 상기 제2 방향으로 연장되는 제1 개구부(112)가 형성될 수 있다. 상기 제1 개구부(112)는 후속 공정에서 절연 패턴이 형성되는 부위가 된다.
일 실시예로, 상기 제1 개구부(112) 내부에는 상기 액티브 핀들(102)의 양 가장자리 부위가 상기 제1 방향으로 돌출되고, 상기 몰드 패턴 구조물(111a)은 상기 액티브 핀들(102)의 중간 부위 대부분을 덮도록 할 수 있다. 다른 실시예로, 도시하지는 않았지만, 상기 제1 개구부(112) 내부에는 상기 액티브 핀들(102)의 양 가장자리 부위가 돌출되지 않도록 할 수 있다.
구체적으로, 상기 제2 몰드막(110)을 사진 및 식각하여 제2 몰드 패턴(110a)을 형성한다. 상기 제2 몰드 패턴(110a)은 상기 제1 몰드막(108)을 식각하기 위한 하드 마스크로 제공된다. 또한, 상기 제2 몰드 패턴(110a)을 식각 마스크로 사용하여 상기 제1 몰드막(108)을 식각하여 제1 몰드 패턴(108a)을 형성한다. 상기 식각 공정은 건식 식각 공정을 포함할 수 있다. 따라서, 상기 제1 및 제2 몰드 패턴(108a, 110a)이 적층된 몰드 패턴 구조물(111a)이 형성된다.
상기 제1 몰드막(108)은 상기 액티브 핀들(102)과 식각 선택비를 가질 수 있다. 또한, 상기 제1 몰드막(108)은 식각 공정을 통해 용이하게 식각될 수 있다. 때문에, 상기 제1 몰드막(108)은 측벽 경사가 실질적으로 90도이거나 또는 90도에 가깝게 되도록 식각할 수 있고, 이에 따라 상기 제1 개구부(112)는 상부의 측벽 경사가 실질적으로 90도이거나 또는 90도에 가깝게 형성될 수 있다. 예를들어, 상기 제1 개구부(112)의 측벽 경사각은 80 내지 90도 일 수 있다.
또한, 상기 제1 개구부(112)는 상부의 최대 측벽 경사와 하부의 최소 측벽 경사의 차이가 거의 없도록 형성될 수 있다. 즉, 상기 제1 개구부(112)의 최대 측벽 경사각과 최소 측벽 경사각의 차이가 상기 최대 측벽 경사각의 20% 보다 작게 되도록 형성될 수 있다. 따라서, 상기 제1 개구부(112)는 상, 하부에서 상기 제1 방향의 최대 폭 및 최소 폭의 차이가 거의 없도록 형성될 수 있다. 예를들어, 상기 제1 개구부(112)는 제1 방향의 최대폭 폭 및 최소 폭의 차이가 상기 최대 폭의 20% 보다 작게 되도록 형성될 수 있다.
도 6 및 16을 참조하면, 상기 제1 개구부(112) 내부를 충분히 채우도록 절연막을 형성하고, 상기 제2 몰드 패턴(110a)의 상면이 노출될 때까지 상기 절연막을 평탄화하여 예비 절연 패턴(114)을 형성한다. 상기 평탄화는 화학 기계적 연마 및/ 또는 에치백 공정을 포함할 수 있다.
상기 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 또한, 상기 절연막은 상기 소자 분리막 패턴(104a)과 동일한 절연 물질을 포함할 수 있다.
도 7 및 17을 참조하면, 상기 예비 절연 패턴(114)의 상부를 일부 식각하여 높이를 조절함으로써 절연 패턴(114a)을 형성할 수 있다. 이 때, 상기 절연 패턴(114a)의 상부면은 상기 액티브 핀들(102)의 상부면과 거의 동일하거나, 상기 액티브 핀들(102)의 상부면보다 다소 높거나 낮게 되도록 할 수 있다. 상기 절연 패턴(114a)의 높이는 제1 및 제2 몰드 패턴(108a, 110a)의 두께를 통해서도 조절할 수 있다. 때문에, 공정의 단순화를 위하여, 상기 절연 패턴(114a)의 높이를 조절하기 위하여 상기 예비 절연 패턴(114)을 식각하는 공정은 생략될 수도 있다.
이 후, 상기 몰드 패턴 구조물(111a) 및 희생막(106)을 제거하여 상기 절연 패턴(114a) 사이에 제2 개구부(115)를 형성한다. 상기 제2 개구부(115)의 저면에는 소자 분리막 패턴(104a)이 노출되고, 상기 소자 분리막 패턴(104a)으로부터 상기 액티브 핀들(102)이 돌출되어 외부에 노출된다.
상기 절연 패턴(114a)은 상기 제1 개구부(112) 내부에 형성되기 때문에, 상기 제1 개구부(112)의 측벽 프로파일과 동일한 측벽 프로파일을 가질 수 있다. 따라서, 상기 절연 패턴(114a)은 실질적으로 수직하거나 수직에 가까운 측벽 경사를 가지며, 상부의 측벽 경사와 하부의 측벽 경사의 차이가 거의 없도록 형성될 수 있다. 또한, 상기 절연 패턴(114a)은 제1 방향의 상부의 최대 폭 및 하부의 최소 폭의 차이가 거의 없도록 형성될 수 있다.
예를들어, 상기 절연 패턴(114a)은 80 내지 90도의 측벽 경사를 가질 수 있다. 상기 절연 패턴(114a)은 상부의 최대 측벽 경사각과 하부의 최소 측벽 경사각의 차이가 상기 최대 측벽 경사각의 20% 보다 작게 되도록 형성될 수 있다. 상기 절연 패턴(114a)은 제1 방향의 최대 폭 및 최소 폭의 차이가 상기 최대 폭의 20% 보다 작게 되도록 형성될 수 있다.
도 10a는 도 7의 A 부위를 확대 도시한 것이다. 도 10b는 도 10a와 비교하기 위한 것으로 일반적인 반도체 소자에서의 절연 패턴의 일부를 나타낸다.
도 10b를 참조하면, 일반적인 소자에서, 상기 절연 패턴(114b)은 절연막을 형성한 후 이를 사진 식각하여 형성된다. 이 때, 상기 액티브 핀들(103) 사이의 좁은 부위에 채워진 절연막이 완전하게 제거되는 것이 용이하지 않다. 때문에, 상기 액티브 핀의 사이의 하부에 위치하는 절연막을 제거하는 것이 용이하지 않다.
그러므로, 상기 절연 패턴(114b)은 측벽이 수직 경사를 갖기 어려우며, 하부에서 폭이 넓어지는 테일(tail) 부위(t)가 생기게 된다. 이와같이, 상기 절연 패턴(114b)의 테일 부위(t)에서는 상기 액티브 핀들(103)의 측벽이 노출되지 못하기 때문에, 상기 액티브 핀들(103)의 유효 측벽 면적이 감소된다. 따라서, 핀형 트랜지스터의 불순물 영역 및 채널 영역의 면적이 감소된다. 또한, 상기 절연 패턴(114b)의 테일 부위(t)의 상기 제1 방향의 길이의 변동에 따라 상기 액티브 핀들(103)의 유효 측벽 면적이 변하게 되어 상기 액티브 핀들(103)의 유효 측벽 면적이 균일하지 않게 된다. 그러므로, 각 액티브 핀들(103)에 형성되는 핀형 트랜지스터의 전기적 특성이 균일하지 않을 수 있다.
반면에, 도 10a을 참조하면, 본 실시예에 따른 상기 절연 패턴(114a)은 다마신 방식으로 형성되기 때문에, 실질적으로 수직하거나, 수직에 가까운 측벽 경사(R)를 가질 수 있으며 하부 폭이 넓어지는 테일 부위가 생기지 않는다. 그러므로, 상기 절연 패턴(114a) 양 측으로 노출되는 액티브 핀(102)의 유효 측벽 면적이 균일하면서도 넓을 수 있다. 따라서, 상기 핀형 트랜지스터는 불순물 영역 및 채널 영역이 감소되지 않고, 균일한 전기적 특성을 가질 수 있다.
도 8 및 18을 참조하면, 상기 액티브 핀들(102)의 표면 상에 게이트 절연막(128)을 형성한다. 상기 게이트 절연막(128)은 실리콘 산화물, 실리콘 산 질화물 또는 금속 산화물을 포함할 수 있다. 상기 게이트 절연막(128)은 하나의 층으로 형성될 수도 있고, 2층 이상으로 형성될 수도 있다. 상기 금속 산화물은 상기 실리콘 산화물보다 높은 유전율을 가질 수 있다. 상기 금속 산화물은 예를들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
상기 게이트 절연막(128)은 열 산화 공정, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정을 통해 형성할 수 있다.
상기 열산화 공정을 수행하면, 상기 액티브 핀(102) 표면 상에만 상기 게이트 절연막(128)이 형성될 수 있다. 그러나, 도시하지는 않았지만, 상기 게이트 절연막(128)이 화학 기상 증착 또는 원자층 증착 공정에 의해 형성되는 경우, 상기 액티브 핀(102), 절연 패턴(114a) 및 소자 분리막 패턴(104a) 상에 컨포멀하게 형성될 수도 있다.
도 9, 19a 및 19b를 참조하면, 상기 액티브 핀들(102) 상에 상기 제2 방향으로 연장되는 게이트 구조물 및 상기 절연 패턴 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물을 각각 형성한다.
구체적으로, 상기 게이트 절연막(128) 상에 상기 액티브 핀들(102) 사이를 채우는 게이트 전극막(도시안됨)을 형성한다. 이 후, 상기 게이트 전극막의 상부면을 화학 기계적 연마 및/또는 에치백 공정을 통해 평탄화한다. 상기 게이트 전극막의 상부면은 상기 액티브 핀들(102)보다 더 높게 위치하여, 상기 액티브 핀들(102)을 덮을 수 있다.
상기 게이트 전극막 상에 제1 및 제2 하드 마스크 패턴(118a, 118b)을 형성한다. 제1 하드 마스크 패턴(118a)은 상기 액티브 핀들(102)을 가로지르면서 상기 제2 방향으로 연장되는 라인 형상을 갖고, 상기 제2 하드 마스크 패턴(118b)은 상기 절연 패턴(114a)과 대응하면서 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 및 제2 하드 마스크 패턴(118a, 118b)을 이용하여 상기 게이트 전극막을 식각하여, 상기 액티브 핀을 가로지르는 제1 게이트 전극(116a) 및 절연 패턴(114a) 상에 구비되는 제2 게이트 전극(116b)을 각각 형성한다.
따라서, 상기 액티브 핀들(102) 및 소자 분리막 패턴(104a) 상에는 상기 게이트 절연막(128), 제1 게이트 전극(116a) 및 제1 하드 마스크 패턴(118a)를 포함하는 게이트 구조물(122)이 형성된다. 또한, 상기 절연 패턴(114a) 상에는 상기 제2 게이트 전극(116b) 및 제2 하드 마스크 패턴(118b)을 포함하는 더미 게이트 구조물(124)이 형성된다. 상기 게이트 구조물(122)의 저면은 상기 더미 게이트 구조물(124)의 저면보다 낮게 위치할 수 있다.
이 후, 상기 게이트 구조물(122), 더미 게이트 구조물(124), 절연 패턴(114a) 및 소자 분리막 패턴(104a) 상에 컨포멀하게 스페이서막(도시안됨)을 형성한다. 상기 스페이서막은 실리콘 질화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 상기 스페이서막은 원자층 증착(ALD) 공정 혹은 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다. 상기 스페이서막을 이방성 식각하여 상기 게이트 구조물(122) 및 더미 게이트 구조물(124)의 측벽에 각각 스페이서(120)를 형성한다.
상기 액티브 핀들(102)에 불순물을 도핑하여 불순물 영역(도시안됨)을 형성할 수 있다. 상기 불순물 영역은 핀형 트랜지스터의 소스 및 드레인 영역으로 제공될 수 있다.
상기 설명에서는 게이트 전극막을 사진 식각하여 게이트 구조물(122) 및 더미 게이트 구조물(124)을 형성하였다. 그러나, 이와는 다른 실시예로, 게이트 라스트(gate last) 공정을 수행하여 상기 게이트 구조물(122) 및 더미 게이트 구조물(124)을 각각 형성할 수도 있다. 즉, 상기 게이트 구조물(122) 및 더미 게이트 구조물(124)이 형성될 부위를 노출하는 개구부를 포함하는 몰드막을 형성한 다음, 상기 개구부에 게이트 구조물(122) 및 더미 게이트 구조물(124)을 각각 형성할 수 있다.
도시하지는 않았지만, 상기 게이트 구조물(122)의 양 측으로 각각 배치되는 액티브 핀들(102)은 전기적으로 연결될 수 있다. 즉, 상기 게이트 구조물(122)의 일 측의 액티브 핀들(102)에 형성된 각각의 소스 영역들은 전기적으로 연결되어 하나의 소스 영역으로 제공될 수 있다. 또한, 상기 게이트 구조물(122)의 다른 일측의 액티브 핀들(102)에 형성된 각각의 드레인 영역들은 전기적으로 연결되어 하나의 드레인 영역으로 제공될 수 있다. 상기 액티브 핀들(102)을 전기적으로 연결하기 위하여, 에피택셜 성장 공정을 수행하여 상기 액티브 핀들(102)을 연결시키는 에피층(도시안됨)을 형성할 수 있다.
상기 공정에 의해, 상기 액티브 핀들(102) 상에는 핀형 트랜지스터가 형성되고, 상기 절연 패턴(114a) 상에 실질적으로 동작되지 않는 더미 트랜지스터가 형성된다. 상기 더미 트랜지스터 아래에 위치하는 절연 패턴(114a)이 실질적으로 수직하거나, 수직에 가까운 측벽 경사를 갖기 때문에, 상기 절연 패턴(114a) 양 측으로 노출되는 액티브 핀들(102)의 유효 측벽 면적이 균일하면서도 넓을 수 있다. 따라서, 불순물 영역 및 채널 영역이 감소되지 않고, 균일한 전기적 특성을 갖는 상기 핀형 트랜지스터를 포함하는 반도체 소자를 제조할 수 있다.
실시예 2
도 20 내지 도 31은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도 및 단면도들이다.
도 25 내지 도 31은 각각 도 20 내지 24의 I-I'에 대응하는 단면도들이다.
도 20 및 25를 참조하면, 기판(100)에 예비 액티브 핀들(101)을 형성하고, 상기 예비 액티브 핀들(101) 사이에 예비 소자 분리막(104)을 형성한다.
구체적으로, 상기 기판(100)의 일부를 식각하여 예비 액티브 핀들(101)을 형성한다. 상기 예비 액티브 핀들(101)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 예비 액티브 핀들(101)은 상기 더미 트랜지스터가 형성될 부위에서도 끊어지지 않고 연결되는 형상을 갖는다. 또한, 상기 예비 액티브 핀들(101)은 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치된다.
상기 예비 액티브 핀들(101) 사이의 트렌치 내부를 충분히 채우도록 절연막(도시안됨)을 형성하고, 상기 예비 액티브 핀들(101)의 상면이 노출될 때까지 상기 절연막을 평탄화하여 예비 소자 분리막(104)을 형성한다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 21 및 26을 참조하면, 상기 예비 액티브 핀들(101)의 일부 측벽이 노출되도록 상기 예비 소자 분리막(104)의 상부를 제거한다. 따라서, 상기 트렌치의 하부를 채우는 소자 분리막 패턴(104a)이 형성된다.
이 후, 트랜지스터의 문턱 전압 조절을 위하여, 상기 예비 액티브 핀들(101)의 표면에 저농도의 불순물을 이온 주입하는 공정이 더 수행될 수도 있다.
도 22 및 27을 참조하면, 적어도 상기 예비 액티브 핀들(101)의 표면 상에 희생막(106)을 형성한다. 상기 희생막(106) 상에 상기 예비 액티브 핀들(101)을 덮는 제1 및 제2 몰드막(108, 110)을 형성한다.
상기 희생막(106)을 형성하는 공정 및 제1 및 제2 몰드막(108, 110)을 형성하는 공정은 도 3 및 도 4를 참조로 설명한 것과 동일할 수 있다.
도 23 및 28을 참조하면, 상기 제1 및 제2 몰드막(108, 110)을 패터닝하여 제1 및 제2 몰드 패턴(108a, 110a)을 포함하는 몰드 패턴 구조물(111a)을 형성한다. 상기 몰드 패턴 구조물(111a)은 상기 더미 트랜지스터가 형성되기 위한 제2 영역을 노출하고, 상기 핀형 트랜지스터가 형성되기 위한 제1 영역을 덮도록 형성할 수 있다.
다음에, 상기 몰드 패턴 구조물(111a) 사이에 노출되는 희생막 및 예비 액티브 핀들(101)을 식각하여 액티브 핀들(102)을 형성한다. 상기 액티브 핀들(102)은 상기 제1 방향으로 서로 이격될 수 있다.
따라서, 상기 몰드 패턴 구조물(111a) 사이에는 상기 제2 방향으로 연장되는 제1 개구부(130)가 형성된다. 상기 제1 개구부(130)는 상기 제2 영역에 형성될 수 있고, 후속 공정에서 절연 패턴이 형성되는 부위가 된다. 상기 제1 개구부(130) 내부에는 상기 액티브 핀들(102)의 양 가장자리 부위가 돌출되지 않을 수 있다.
구체적으로, 상기 제2 몰드막(110)을 사진 및 식각 공정을 통해 패터닝하여 제2 몰드 패턴(110a)을 형성한다. 상기 제2 몰드 패턴(110a)을 식각 마스크로 사용하여 상기 제1 몰드막(108)을 식각하여 제1 몰드 패턴(108a)을 형성한다. 상기 식각 공정은 건식 식각 공정을 포함할 수 있다. 따라서, 상기 제1 및 제2 몰드 패턴(108a, 110a)이 적층된 몰드 패턴 구조물(111a)이 형성된다. 상기 몰드 패턴 구조물(111a) 사이에 노출되는 예비 액티브 핀들(101)을 식각하여 액티브 핀들(102)을 형성한다.
상기 제1 개구부(130)는 측벽 경사가 실질적으로 수직하거나 또는 수직에 가깝게 되도록 형성될 수 있다. 또한, 상기 제1 개구부(130)는 상, 하부의 측벽 경사의 차이가 거의 없도록 형성될 수 있다. 즉, 상기 제1 개구부(130) 최대 측벽 경사각과 최소 측벽 경사각의 차이가 상기 최대 측벽 경사각의 20% 보다 작게 되도록 형성될 수 있다.
따라서, 상기 제1 개구부(130)는 제1 방향의 상, 하부 폭의 차이가 거의 없도록 형성될 수 있다. 예를들어, 상기 제1 개구부(130)는 제1 방향의 최대 폭 및 최소 폭의 차이가 상기 최대 폭의 20% 보다 작게 되도록 형성될 수 있다.
이 후, 도 6 및 도 7을 참조로 설명한 공정을 동일하게 수행한다.
구체적으로, 도 29를 참조하면, 상기 제1 개구부(130) 내부를 충분히 채우도록 절연막을 형성하고, 상기 제2 몰드 패턴(110a)의 상면이 노출될 때까지 상기 절연막을 평탄화하여 예비 절연 패턴(170)을 형성한다.
도 30을 참조하면, 상기 예비 절연 패턴(170)의 상부를 일부 식각하여 높이를 조절함으로써 절연 패턴(170a)을 형성한다. 상기 절연 패턴(170a)은 상기 액티브 핀들(102)의 상부면과 거의 동일하거나, 상기 액티브 핀들(102)의 상부면보다 다소 높거나 낮게 되도록 할 수 있다. 그러나, 상기 절연 패턴(170a)의 높이를 조절하기 위한 상기 식각 공정은 생략될 수도 있다.
상기 몰드 패턴 구조물(111a)을 제거하여 상기 절연 패턴(170a) 사이에 제2 개구부(도 7, 115)를 형성한다. 상기 제2 개구부(115)의 저면에는 소자 분리막 패턴(104a)이 노출되고, 상기 소자 분리막 패턴(104a)으로부터 상기 액티브 핀들(102)이 돌출되어 외부에 노출된다.
상기 절연 패턴(170a)은 다마신 방식으로 형성된다. 때문에, 도 7에 도시된 것과 같이, 실질적으로 수직하거나, 수직에 가까운 측벽 경사를 가질 수 있으며 하부 폭이 넓어지지 않는다. 예를들어, 상기 절연 패턴(170a)은 80 내지 90도의 측벽 경사를 가질 수 있다.
그러므로, 상기 절연 패턴(170a)의 양 측으로 노출되는 액티브 핀들(102)의 유효 측벽 면적이 균일하면서도 넓을 수 있다. 따라서, 상기 핀형 트랜지스터의 불순물 영역 및 채널 영역이 감소되지 않고, 상기 각 액티브 핀들(102)에 형성되는 핀형 트랜지스터는 균일한 전기적 특성을 가질 수 있다.
도 24 및 도 31을 참조하면, 상기 액티브 핀들(102) 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물(122) 및 상기 절연 패턴(170a) 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물(124)을 각각 형성한다. 상기 게이트 구조물(122) 및 더미 게이트 구조물(124)의 측벽에 각각 스페이서(120)를 형성한다. 상기 게이트 구조물(122) 및 더미 게이트 구조물(124) 사이의 액티브 핀들(102)에 불순물을 도핑하여 불순물 영역(도시안됨)을 형성할 수 있다.
따라서, 상기 액티브 핀들(102) 및 소자 분리막 패턴(104a) 상에는 핀형 트랜지스터가 형성되고, 상기 절연 패턴(170a) 상에 실질적으로 동작되지 않는 더미 트랜지스터가 형성된다. 상기 공정들은 도 8 및 9를 참조로 설명한 것과 동일할 수 있다.
상기 공정을 수행하면, 불순물 영역 및 채널 영역이 감소되지 않고, 균일한 전기적 특성을 갖는 상기 핀형 트랜지스터를 포함하는 반도체 소자를 제조할 수 있다.
실시예 3
도 32 내지 도 39b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도 및 단면도들이다.
도 37 내지 도 39a는 각각 도 34 내지 36의 I-I'에 대응하는 단면도들이다. 도 39b는 도 36의 II-II'에 대응하는 단면도들이다.
도 1 내지 도 4를 참조로 설명한 공정을 수행하여, 상기 소자 분리막 패턴(104a) 상에 상기 액티브 핀들(102)을 덮는 제1 및 제2 몰드막(108, 110)을 형성한다.
도 32를 참조하면, 상기 제1 및 제2 몰드막(108, 110)을 패터닝하여 제1 및 제2 몰드 패턴(108b, 110b)을 포함하는 몰드 패턴 구조물(111b)을 형성한다.
상기 몰드 패턴 구조물(111b)은 상기 핀형 트랜지스터가 형성되는 제1 영역을 고립된 섬 형상을 가질 수 있다. 즉, 상기 몰드 패턴 구조물(111b) 사이의 제1 개구부는 상기 더미 트랜지스터가 형성되기 위한 제2 영역을 노출하고 상기 제2 방향으로 연장되는 제1 부위(112a)와, 상기 제1 방향으로 연장되는 제2 부위(112b)를 포함한다. 따라서, 상기 제1 개구부는 격자 형상을 가질 수 있다. 상기 제1 개구부는 후속 공정에서 절연 패턴이 형성되는 부위가 된다.
구체적으로, 상기 제2 몰드막(110)을 사진 및 식각 공정을 통해 패터닝하여 제2 몰드 패턴(110b)을 형성한다. 또한, 상기 제2 몰드 패턴(110b)을 식각 마스크로 사용하여 상기 제1 몰드막(108)을 식각하여 제1 몰드 패턴(108b)을 형성한다. 상기 식각 공정은 건식 식각 공정을 포함할 수 있다.
상기 제1 몰드막(110)은 측벽 경사각이 실질적으로 수직하거나 또는 90도에 가깝게 되도록 식각할 수 있고, 이에 따라, 상기 제1 개구부는 측벽 경사각이 실질적으로 수직하거나 90도에 가깝게 되도록 형성될 수 있다. 예를들어, 상기 제1 개구부는 80 내지 90도의 측벽 경사각을 가질 수 있다.
또한, 상기 제1 개구부는 상부의 측벽 경사와 하부의 측벽 경사의 차이가 거의 없도록 형성될 수 있다. 즉, 상기 제1 개구부 상부의 최대 측벽 경사각과 하부의 최소 측벽 경사각의 차이가 상기 최대 측벽 경사각의 20% 보다 작게 되도록 형성될 수 있다. 따라서, 상기 제1 개구부의 제1 부위(112a)는 제1 방향의 상부 폭 및 하부 폭의 차이가 거의 없도록 형성될 수 있다. 예를들어, 상기 제1 개구부의 제1 부위(112a)는 제1 방향의 최대 폭 및 최소 폭의 차이가 상기 최대 폭의 20% 보다 작게 되도록 형성될 수 있다.
도 33을 참조하면, 상기 제1 개구부 내부를 충분히 채우도록 절연막을 형성하고, 상기 제2 몰드 패턴(110b)의 상면이 노출될 때까지 상기 절연막을 평탄화하여 예비 절연 패턴(134)을 형성한다. 상기 평탄화는 화학 기계적 연마 및/ 또는 에치백 공정을 포함할 수 있다. 상기 예비 절연 패턴(134)의 상부면은 상기 제1 개구부와 동일하게 격자 형상을 가질 수 있다.
상기 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 또한, 상기 절연막은 상기 소자 분리막 패턴(104a)과 동일한 절연 물질을 포함할 수 있다.
도 34 및 37을 참조하면, 상기 예비 절연 패턴(134)의 상부를 일부 식각하여 높이를 조절함으로써 절연 패턴(134a)을 형성한다. 이 때, 상기 절연 패턴(134a)은 상기 액티브 핀들(102)의 상부면과 거의 동일하거나, 상기 액티브 핀들(102)의 상부면보다 다소 높거나 낮게 되도록 할 수 있다. 그러나, 상기 절연 패턴(134a)의 높이는 제1 및 제2 몰드 패턴(108b, 110b)의 두께를 통해 조절할 수 있다. 때문에, 공정의 단순화를 위하여, 상기 절연 패턴(134a)의 높이를 조절하기 위한 식각 공정은 생략될 수도 있다.
도 35 및 38을 참조하면, 상기 몰드 패턴 구조물(111b) 및 희생막(106)을 제거하여 홀 형상의 제2 개구부(136)를 형성한다. 상기 제2 개구부(136)의 저면에는 소자 분리막 패턴(104a)이 노출되고, 상기 소자 분리막 패턴(104a)으로부터 상기 액티브 핀들(102)이 돌출된다.
상기 절연 패턴(134a)은 더미 게이트 구조물이 형성되기 위한 제3 부위(3)와 핀 트랜지스터의 게이트 구조물이 형성되기 위한 제4 부위(4)를 포함하는 격자 형상을 가질 수 있다. 상기 제3 부위(3)는 상기 제2 방향으로 연장되고, 상기 제4 부위(4)는 상기 제1 방향으로 연장될 수 있다.
상기 절연 패턴(134a)은 상기 제1 개구부 내부에 형성되므로, 상기 제1 개구부의 측벽 프로파일과 동일한 측벽 프로파일을 가질 수 있다.
따라서, 상기 절연 패턴(134a)은 실질적으로 수직하거나, 수직에 가까운 측벽 경사를 가질 수 있다. 예를들어, 상기 절연 패턴(134a)은 80 내지 90도의 측벽 경사각을 가질 수 있다. 상기 절연 패턴(134a)은 상부의 측벽 경사와 하부의 측벽 경사의 차이 거의 없도록 형성될 수 있다. 즉, 상기 절연 패턴(134a)의 상부의 최대 측벽 경사각과 하부의 최소 측벽 경사각의 차이가 상기 최대 측벽 경사각의 20% 보다 작게 되도록 형성될 수 있다. 또한, 상기 절연 패턴(134a)은 제1 방향의 상부 폭 및 하부 폭의 차이가 거의 없도록 형성될 수 있다. 예를들어, 상기 절연 패턴(134a)은 제1 방향의 최대 및 최소 폭의 차이가 상기 최대 폭의 20% 보다 작게 되도록 형성될 수 있다.
이와같이, 상기 절연 패턴(134a)이 실질적으로 수직하거나, 수직에 가까운 측벽 경사를 가지므로, 상기 절연 패턴(134a) 양 측으로 노출되는 액티브 핀의 측벽 면적이 균일하면서도 넓을 수 있다. 따라서, 상기 핀형 트랜지스터의 불순물 영역 및 채널 영역이 감소되지 않고, 상기 각 액티브 핀들(102)에 형성되는 핀형 트랜지스터는 균일한 전기적 특성을 가질 수 있다.
도 36, 39a 및 39b를 참조하면, 상기 액티브 핀들(102) 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물(144) 및 상기 절연 패턴(134a) 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물(146)을 각각 형성한다. 상기 게이트 구조물(144)은 상기 액티브 핀들(102)과 나란하게 배치되는 상기 절연 패턴(134a)의 제4 부위(4)와 상기 제2 개구부(136) 내부에 형성될 수 있다.
구체적으로, 상기 액티브 핀들(102)의 표면 상에 게이트 절연막(148)을 형성한다. 상기 게이트 절연막(148)은 도 8을 참조로 설명한 것과 동일하게 형성할 수 있다.
상기 게이트 절연막(148) 상에 상기 제2 개구부(136) 내부를 채우면서 상기 액티브 핀들(102)을 덮도록 게이트 전극막(도시안됨)을 형성한다. 이 때, 상기 제2 개구부(136)는 홀의 형상을 갖고 있으므로, 상기 액티브 핀들(102)이 형성된 부위 이외에는 상기 절연 패턴(134a)의 상부면에서 단차가 생기지 않는다. 또한, 상기 제2 개구부(136) 내부에 위치하는 상기 액티브 핀들(102) 간의 간격이 매우 좁다. 그러므로, 상기 제2 개구부(136)를 채우면서 상기 절연 패턴(134a) 상에 상기 게이트 전극막을 형성하면, 상기 게이트 전극막의 상부면에서 단차가 거의 생기지 않게된다. 따라서, 상기 게이트 전극막의 상부면을 평탄화하는 공정을 생략할 수 있어 공정이 간단해질 수 있다.
상기 게이트 전극막 상에 제1 및 제2 하드 마스크 패턴(140a, 140b)을 형성한다. 제1 하드 마스크 패턴(140a)은 상기 액티브 핀들(102)을 가로지르면서 상기 제2 방향으로 연장되는 라인 형상을 갖고, 상기 제2 하드 마스크 패턴(140b)은 상기 절연 패턴(134a)과 대응하면서 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 및 제2 하드 마스크 패턴(140a, 140b)을 이용하여 상기 게이트 전극막을 식각하여, 상기 액티브 핀들(102)을 가로지르는 제1 게이트 전극(138a) 및 절연 패턴(134a) 상에 구비되는 제2 게이트 전극(138b)을 각각 형성한다.
따라서, 상기 게이트 절연막(148), 제1 게이트 전극(138a) 및 제1 하드 마스크 패턴(140a)을 포함하는 게이트 구조물(144) 및 상기 제2 게이트 전극(138b) 및 제2 하드 마스크 패턴(140b)을 포함하는 더미 게이트 구조물(146)이 형성된다. 상기 게이트 구조물(144)은 상기 절연 패턴(134a)의 제4 부위(4)와 상기 액티브 핀들(102)의 측벽 및 상부면을 따라 형성될 수 있다. 즉, 상기 게이트 구조물(144)은 상기 액티브 핀들(102) 부위에서는 낮은 제1 하부면(1)을 갖게되고, 상기 절연 패턴(134a)의 제4 부위(40)에서는 상기 제1 하부면(1)보다 높은 제2 하부면(2)을 갖게된다. 또한, 상기 게이트 구조물(144)의 제2 하부면은 상기 더미 게이트 구조물(146)의 하부면과 실질적으로 동일한 높이를 가질 수 있다.
이 후, 상기 게이트 구조물(144), 더미 게이트 구조물(146), 절연 패턴(134a) 및 소자 분리막 패턴(104a) 상에 컨포멀하게 스페이서막(도시안됨)을 형성한다. 상기 스페이서막을 이방성 식각하여 상기 게이트 구조물(144) 및 더미 게이트 구조물(146)의 측벽에 각각 스페이서(142)를 형성한다.
상기 게이트 구조물(144) 및 더미 게이트 구조물(146) 사이의 액티브 핀 표면으로 불순물을 도핑하여 불순물 영역(도시안됨)을 형성할 수 있다. 상기 불순물 영역은 핀형 트랜지스터의 소스 및 드레인 영역으로 제공될 수 있다. 따라서, 상기 액티브 핀들(102) 상에는 핀형 트랜지스터가 형성되고, 상기 절연 패턴(134a) 상에 실질적으로 동작되지 않는 더미 트랜지스터가 형성된다.
상기 공정을 수행하면, 불순물 영역 및 채널 영역이 감소되지 않고, 균일한 전기적 특성을 갖는 상기 핀형 트랜지스터를 포함하는 반도체 소자를 제조할 수 있다. 또한, 상기 게이트 전극막의 상부면을 평탄화하는 공정을 생략할 수 있어, 간단한 공정을 통해 핀형 트랜지스터를 포함하는 반도체 소자를 제조할 수 있다.
실시예 4
도 40 내지 도 49는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도 및 단면도들이다.
도 45 내지 도 49는 각각 도 40 내지 44의 I-I'에 대응하는 단면도들이다.
도 40 및 45를 참조하면, 기판(100)에 액티브 핀들(102)을 형성하고, 상기 액티브 핀들(102) 사이에 예비 소자 분리막(160)을 형성한다. 상기 예비 소자 분리막(160) 상에 절연막(162)을 형성한다.
구체적으로, 상기 기판(100)의 일부를 식각하여 액티브 핀들(102)을 형성한다. 상기 액티브 핀들(102)은 제1 방향으로 연장되는 형상을 갖고, 상기 제1 방향으로 서로 이격되면서 일렬로 배열된다. 또한, 상기 액티브 핀들(102)은 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치된다.
상기 액티브 핀들(102) 사이의 트렌치 내부를 충분히 채우도록 절연막(도시안됨)을 형성하고, 상기 액티브 핀들(102)의 상면이 노출될 때까지 상기 절연막을 평탄화하여 예비 소자 분리막(160)을 형성한다. 상기 예비 소자 분리막(160) 상에 절연막(162)을 형성한다. 상기 절연막(162)은 상기 예비 소자 분리막(160)과 동일한 절연 물질을 포함할 수 있다. 다른 실시예로, 상기 절연막(162)을 별도로 형성하지 않고, 상기 예비 소자 분리막(160)이 상기 액티브 핀들(102)을 덮도록 평탄화 공정을 수행할 수도 있다. 또다른 실시예로, 상기 예비 소자 분리막(160) 상에 상기 절연막(162)을 형성하는 공정을 생략하여 상기 액티브 핀들(102)이 노출되도록 할 수도 있다.
도 41 및 46을 참조하면, 상기 절연막(162) 상에 하드 마스크 패턴(164)을 형성한다.
상기 하드 마스크 패턴(164)은 상기 핀형 트랜지스터가 형성되는 제1 영역을 노출하는 제1 개구부(165)를 포함할 수 있다. 상기 제1 개구부(165)는 홀 형상을 갖고, 상기 하드 마스크 패턴(164)의 상부면은 격자 형상을 가질 수 있다.
구체적으로, 상기 절연막(162) 상에 하드 마스크막(도시안됨)을 형성한다. 상기 하드 마스크막은 상기 절연막(162) 및 예비 소자 분리막(160)을 식각하기 위한 마스크로 제공된다. 따라서, 상기 하드 마스크막은 상기 절연막(162) 및 예비 소자 분리막(160)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 하드 마스크막은 상기 액티브 핀들(102)과 식각 선택비를 갖는 물질을 포함할 수 있다. 또한, 상기 하드 마스크막은 식각 공정을 통해 용이하게 식각할 수 있는 물질을 포함할 수 있다. 일 예로, 상기 하드 마스크막은 실리콘 산화물 또는 실리콘 산 질화물을 포함할 수 있다. 이 후, 상기 하드 마스크막을 사진 식각 공정을 통해 식각하여 하드 마스크 패턴(164)을 형성한다.
도 42 및 47을 참조하면, 상기 하드 마스크 패턴(164)을 이용하여 상기 절연막(162) 및 예비 소자 분리막(160)을 식각하여 절연 패턴(162a) 및 소자 분리막 패턴(160a)을 형성한다. 상기 절연 패턴(162a) 및 소자 분리막 패턴(160a)의 적층 구조물(163)에는 제2 개구부(168)가 형성된다.
상기 제2 개구부(168)의 저면에는 소자 분리막 패턴(160a)이 노출되고, 상기 소자 분리막 패턴(160a)으로부터 상기 액티브 핀들(102)이 돌출되어 외부에 노출된다. 또한, 상기 적층 구조물(163)에서, 상기 액티브 핀들(102)이 제1 방향으로 이격되는 부위는 더미 트랜지스터가 형성되기 위한 부위가 된다. 상기 적층 구조물(163)에서 노출된 액티브 핀들(102)과 나란하게 제2 방향으로 연장되는 부위는 핀 트랜지스터가 형성되기 위한 부위가 된다.
도 43 및 48을 참조하면, 상기 하드 마스크 패턴(164)을 제거한다. 따라서, 상기 적층 구조물(163)의 상부면이 노출된다.
도 44 및 도 49를 참조하면, 상기 액티브 핀들(102) 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물(144) 및 상기 절연 패턴(162a) 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물(146)을 각각 형성한다. 상기 게이트 구조물(144)은 상기 액티브 핀들(102)과 나란한 부위의 상기 절연 패턴(162a)의 상부면과 상기 제2 개구부(168) 내부에 형성될 수 있다.
상기 게이트 구조물(144) 및 더미 게이트 구조물(146)을 형성하는 공정은 도 36을 참조로 설명한 것과 동일할 수 있다.
즉, 상기 액티브 핀들(102)의 표면 상에 게이트 절연막(148)을 형성한다. 상기 게이트 절연막(148) 상에 상기 제2 개구부(168) 내부를 채우면서 상기 액티브 핀들(102)을 덮도록 게이트 전극막(도시안됨)을 형성한다. 이 때, 상기 제2 개구부(168)는 홀의 형상을 갖고 있으므로, 상기 액티브 핀들(102)이 형성된 부위 이외에는 상기 적층 구조물(163)의 상부면에서 단차가 생기지 않는다. 또한, 상기 제2 개구부(168) 내부에 위치하는 상기 액티브 핀들(102) 간의 간격이 매우 좁다. 그러므로, 상기 제2 개구부(168)를 채우면서 상기 적층 구조물(163) 상에 상기 게이트 전극막을 형성하면, 상기 게이트 전극막의 상부면에서 단차가 거의 생기지 않게된다. 따라서, 상기 게이트 전극막의 상부면을 평탄화하는 공정을 생략할 수 있다.
상기 게이트 전극막 상에 제1 및 제2 하드 마스크 패턴(140a, 140b)을 형성하고, 상기 게이트 전극막을 패터닝하여 제1 및 제2 게이트 전극(138a, 138b)을 각각 형성한다. 따라서, 상기 액티브 핀들(102)의 측벽 및 상부면을 따라 상기 게이트 절연막(148), 제1 게이트 전극(138a) 및 제1 하드 마스크 패턴(140a)을 포함하는 게이트 구조물(144)이 형성되고, 상기 적층 구조물(163) 상에는 제2 게이트 전극(138b) 및 제2 하드 마스크 패턴(140b)을 포함하는 더미 게이트 구조물(146)이 형성된다.
상기 게이트 구조물(144) 및 더미 게이트 구조물(146)의 측벽에 각각 스페이서(142)를 형성한다. 상기 게이트 구조물(144) 및 더미 게이트 구조물(146) 사이의 액티브 핀들(102) 표면으로 불순물을 도핑하여 불순물 영역(도시안됨)을 형성할 수 있다.
상기 공정을 수행하면, 게이트 전극막의 상부면을 평탄화하는 공정을 생략할 수 있어, 간단한 공정을 통해 핀형 트랜지스터를 포함하는 반도체 소자를 제조할 수 있다.
도 50은 본 발명의 일 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 50을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀형 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전술한 반도체 장치 및 그 제조 방법은 MOS 트랜지스터를 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 액티브 핀
104a, 160a : 소자 분리막 패턴 160 : 예비 소자 분리막
106 : 희생막 108a, 108b : 제1 몰드 패턴
110a, 110b : 제2 몰드 패턴 111a, 111b : 몰드 패턴 구조물
112, 130 : 제1 개구부 114a, 134a, 170a: 절연 패턴
115, 136 : 제2 개구부 128, 148 : 게이트 절연막
116a, 138a : 제1 게이트 전극 116b, 138b : 제2 게이트 전극
118a, 140a : 제1 하드 마스크 패턴
118b, 140b : 제2 하드 마스크 패턴
120, 142 : 스페이서 122, 144 : 게이트 구조물
124, 146 : 더미 게이트 구조물

Claims (10)

  1. 기판을 식각하여, 표면으로부터 돌출되고 제1 방향으로 연장되는 형상을 갖고, 상기 제1 방향으로 서로 이격되는 액티브 핀들을 형성하고;
    상기 기판 상에 상기 액티브 핀들 사이 부위를 부분적으로 채우는 소자 분리막 패턴을 형성하고;
    상기 소자 분리막 패턴 상에, 상기 액티브 핀들이 상기 제1 방향으로 이격된 부위를 노출하는 제1 개구부를 포함하고, 상기 액티브 핀들의 적어도 일부를 덮는 몰드 패턴을 형성하고;
    상기 제1 개구부 내부를 채우는 절연 패턴을 형성하고;
    상기 액티브 핀들의 표면이 노출되도록 상기 몰드 패턴을 제거하여 제2 개구부를 형성하고; 그리고
    상기 액티브 핀들 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물 및 상기 절연 패턴 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물을 각각 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 제1 개구부는 80 내지 90도의 측벽 경사를 갖고, 제1 방향의 최대 폭 및 최소 폭의 차이가 상기 최대 폭의 20% 보다 작게 되도록 형성되는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 절연 패턴은 최대 측벽 경사각과 최소 측벽 경사각의 차이가 상기 최대 측벽 경사각의 20% 보다 작게 되도록 형성되는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 제1 개구부는 상기 제2 방향으로 연장되는 트렌치 형상을 갖도록 형성되는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서, 상기 게이트 구조물은 상기 소자 분리막 패턴 상에서 상기 액티브 핀의 표면을 따라 형성되는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 제1 개구부는 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 각각 연장되는 형상을 갖고, 상기 몰드 패턴은 섬 형상을 갖도록 형성되는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서, 상기 절연 패턴은 상기 제1 방향으로 나란한 제1 부위와 상기 제2 방향으로 나란한 제2 부위를 포함하도록 형성되고, 상기 게이트 구조물은 상기 소자 분리막 패턴 및 상기 절연 패턴의 제1 부위 상에서 상기 액티브 핀의 표면을 따라 형성되는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 몰드 패턴은 상기 절연 패턴과 식각 선택비를 갖는 물질을 사용하여 형성하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서, 상기 몰드 패턴을 형성하는 것은,
    상기 액티브 핀을 덮는 제1 몰드막을 형성하고;
    상기 제1 몰드막 상에 제2 몰드막을 형성하고;
    상기 제2 몰드막을 패터닝하여 상기 액티브 핀들이 제1 방향으로 이격된 부위와 대응하는 부위를 노출하는 제2 몰드 패턴을 형성하고; 그리고
    상기 제2 몰드 패턴을 이용하여 상기 제1 몰드막을 식각하여 제1 및 제2 몰드 패턴을 포함하는 상기 몰드 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서, 상기 제1 몰드막은 폴리실리콘을 포함하고, 상기 제2 몰드막은 실리콘 산화물 또는 실리콘 산 질화물을 포함하는 반도체 소자의 제조 방법.
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