CN106611791B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法如下。第一纳米线设置在基板上。第一纳米线在第一方向上延伸并且与基板间隔开。栅电极围绕第一纳米线的外围。栅电极在交叉第一方向的第二方向上延伸。栅间隔物形成在栅电极的侧壁上。栅间隔物包括彼此面对的内侧壁和外侧壁。栅间隔物的内侧壁面对栅电极的侧壁。第一纳米线的端部分从栅间隔物的外侧壁突出。源极/漏极设置在栅电极的至少一侧。源极/漏极连接到第一纳米线的突出的端部分。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件及其制造方法。
背景技术
已经提出多栅晶体管从而利用三维沟道在尺寸方面按比例缩小晶体管。在不增加多栅晶体管的栅长度的情况下，电流控制能力可以提高。此外，短沟道效应(SCE)可以减小。
发明内容
根据本发明构思的示例性实施方式，提供一种半导体器件如下。第一纳米线设置在基板上。第一纳米线在第一方向上延伸并且与基板间隔开。栅电极围绕第一纳米线的外围。栅电极在交叉第一方向的第二方向上延伸。栅间隔物形成在栅电极的侧壁上。栅间隔物包括彼此面对的内侧壁和外侧壁。栅间隔物的内侧壁面对栅电极的侧壁。第一纳米线的端部分从栅间隔物的外侧壁突出。源极/漏极设置在栅电极的至少一侧。源极/漏极连接到第一纳米线的突出的端部分。
根据本发明构思的示例性实施方式，提供一种半导体器件如下。栅电极设置在基板上并且在第一方向上延伸。内部间隔物形成在基板上和栅电极的侧壁的第一部分上。外部间隔物形成在栅电极的侧壁的第二部分上。栅电极的侧壁的第二部分围绕栅电极的侧壁的第一部分。第一纳米线设置在基板上。第一纳米线在不同于第一方向的第二方向上延伸，并且第一纳米线的端部分从内部间隔物和外部间隔物突出。源极/漏极与第一纳米线的端部分连接。
根据本发明构思的示例性实施方式，提供一种半导体器件如下。第一纳米线在第一方向上延伸并且设置在基板上。第一纳米线与基板间隔开。栅电极在交叉第一方向的第二方向上延伸。栅电极围绕第一纳米线的一部分的外围以暴露第一纳米线的端部分。源极/漏极设置在栅电极的至少一侧。源极/漏极覆盖第一纳米线的端部分。
根据本发明构思的示例性实施方式，提供一种半导体器件如下。栅结构包括在基板上在第一方向上延伸的栅电极以及形成在栅电极的侧壁上的栅间隔物。第一纳米线在交叉第一方向的第二方向上延伸，并且穿过栅结构。第一纳米线的宽度大于栅结构的宽度。第一纳米线和栅结构的宽度沿着第二方向测量。
根据本发明构思的示例性实施方式，提供一种制造半导体器件的方法如下。鳍型结构形成在基板上且在第一方向上延伸。鳍型结构包括以列出的顺序竖直层叠的鳍型图案、第一半导体图案、预纳米线和第二半导体图案。虚设栅电极形成在鳍型结构上。虚设栅电极交叉鳍型结构并且在不同于第一方向的第二方向上延伸。第一间隔物形成在虚设栅电极的侧壁上。第二间隔物形成在第一间隔物的侧壁上。鳍型结构的一部分被去除以暴露鳍型图案并形成自预纳米线图案化的第一纳米线。鳍型结构的所述部分没有与虚设栅电极以及第一和第二栅间隔物交叠。凹窝(dimple)通过去除第二半导体图案的与第一和第二栅间隔物交叠的一部分并且通过去除第一半导体图案的与第一和第二栅间隔物交叠的一部分而形成。第一纳米线保留在凹窝中。内部间隔物层填充凹窝，覆盖第一纳米线。内部间隔物通过去除第二间隔物以及内部间隔物的一部分而形成在凹窝中。第一纳米线自内部间隔物暴露并突出。源极/漏极形成在暴露的鳍型图案上。源极/漏极覆盖暴露的第一纳米线。
根据本发明构思的示例性实施方式，提供一种制造半导体器件的方法如下。形成从基板突出并在第一方向上延伸的鳍型图案。纳米线形成为与鳍型图案的上表面间隔开且在第一方向上延伸。虚设栅线形成在纳米线的一部分上且在交叉第一方向的第二方向上延伸。虚设栅线围绕纳米线的所述部分以形成从虚设栅线突出的纳米线。源极/漏极从突出的纳米线外延形成。
附图说明
本发明构思的这些和其它特征将通过参考附图详细描述其示例性实施方式而变得更加明显，在图中：
图1是根据本发明构思的示例性实施方式的半导体器件的透视图；
图2是沿图1的线A-A截取的截面图；
图3是沿图1的线B-B截取的截面图；
图4是沿图1的线C-C截取的截面图；
图5仅示出图4的栅间隔物；
图6至8是根据本发明构思的示例性实施方式的半导体器件的视图；
图9至11是根据本发明构思的示例性实施方式的半导体器件的截面图；
图12是根据本发明构思的示例性实施方式的半导体器件的截面图；
图13是根据本发明构思的示例性实施方式的半导体器件的截面图；
图14是根据本发明构思的示例性实施方式的半导体器件的透视图；
图15是沿图14的线A-A截取的截面图；
图16是沿图10的线B-B截取的截面图；
图17至33是显示根据本发明构思的示例性实施方式的制造半导体器件的方法的视图；
图34是包括根据本发明构思的示例性实施方式的半导体器件的电子系统的框图；以及
图35和36示出包括根据本发明构思的示例性实施方式的半导体器件的半导体系统。
虽然一些截面图的相应平面图和/或透视图可以不被示出，但是此处示出的器件结构的截面图为沿着如平面图中示出的两个不同方向和/或沿着如透视图中示出的三个不同方向延伸的多个器件结构提供支持。所述两个不同方向可以或可以不彼此正交。所述三个不同方向可以包括可以正交于所述两个不同方向的第三方向。所述多个器件结构可以被集成到同一电子设备中。例如，当在截面图中示出器件结构(例如，存储单元结构或晶体管结构)时，电子设备可以包括多个器件结构(例如，存储单元结构或晶体管结构)，如将由电子设备的平面图示出的。所述多个器件结构可以布置成阵列和/或二维图案。
具体实施方式
将参考附图在以下详细描述本发明构思的示例性实施方式。然而，本发明构思可以以不同的形式实施且不应被理解为限于此处给出的实施方式。在图中，为了清晰，可以夸大层和区域的厚度。还将理解，当一元件被称为“在”另一元件或基板“上”时，它可以直接在所述另一元件或基板上，或者也可以存在居间元件。还将理解，当一元件被称为“联接到”或“连接到”另一元件时，它可以直接联接到或连接到所述另一元件，或者也可以存在居间元件。相同的附图标记可以在整个说明书和附图中指代相同的元件。
在下文，将参考图1至5说明根据示例性实施方式的半导体器件。
图1是提供用于说明根据示例性实施方式的半导体器件的透视图，图2是沿图1的线A-A截取的截面图。图3是沿图1的线B-B截取的截面图，图4是沿图1的线C-C截取的截面图。图5仅示出图4的栅间隔物。为了说明的方便，图1省略了层间绝缘层180的图示。
参考图1至5，根据示例性实施方式的半导体器件1可以包括鳍型图案110、第一纳米线120、栅电极130、栅间隔物140、源极/漏极150等。
基板100可以是例如体硅或绝缘体上硅(SOI)。备选地，基板100可以是硅基板，或可以包括其它材料，诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。备选地，基板100可以是其上形成有外延层的基底基板。
鳍型图案110可以从基板100突出。场绝缘层105可以至少部分地覆盖鳍型图案110的侧壁。鳍型图案110可以由场绝缘层105限定。场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层或其组合中的其中一种。
如图1所示，鳍型图案110的侧壁可以被场绝缘层105完全围绕，但是注意到，这仅是为了说明性目的，实施方式不限于此。
鳍型图案110可以在第一方向X上伸长。例如，鳍型图案110可以包括在第一方向X上延伸的长侧以及在第二方向Y上延伸的短侧。
鳍型图案110可以通过部分地蚀刻基板100而形成，并且可以包括在基板100上生长的外延层。鳍型图案110可以包括例如元素半导体材料诸如硅或锗。此外，鳍型图案110可以包括例如化合物半导体，诸如IV-IV族化合物半导体或III-V族化合物半导体。
例如，以IV-IV族化合物半导体为例，鳍型图案110可以是包括例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或用IV族元素掺杂的上述二元化合物或三元化合物。
以III-V族化合物半导体为例，鳍型图案110可以是在III族元素与V族元素组合时形成的二元化合物、三元化合物或四元化合物，该III族元素可以是铝(Al)、镓(Ga)和铟(In)中的至少之一，V族元素可以是磷(P)、砷(As)和锑(Sb)中的其中之一。
在以下说明根据实施方式的半导体器件的鳍型图案110包括硅。
第一纳米线120可以形成在基板100上，同时与基板100间隔开。第一纳米线120可以在第一方向X上延伸。
例如，第一纳米线120可以形成在鳍型图案110上，同时与鳍型图案110间隔开。第一纳米线120可以与鳍型图案110交叠。第一纳米线120可以形成在鳍型图案110上，而不是形成在场绝缘层105上。
如图3所示，第一纳米线120在第二方向Y上的宽度可以与鳍型图案110在第二方向Y上的宽度相同，但是注意到，这仅是为了说明的方便，实施方式不限于此。此外，虽然示出第一纳米线120具有方形截面，但是实施方式不限于此。当然，第一纳米线120的拐角可以通过适当的处理诸如修整(trimming)而被圆化。
第一纳米线120可以被用作晶体管的沟道区。第一纳米线120可以取决于半导体器件1是PMOS还是NMOS而变化，但是实施方式不限于此。
此外，第一纳米线120可以包括与鳍型图案110相同的材料，或包括与鳍型图案110不同的材料。然而，为了说明的方便，此处将说明根据实施方式的半导体器件的第一纳米线120每个均包括硅。
栅电极130可以形成在场绝缘层105和鳍型图案110上。栅电极130可以在第二方向Y上延伸。
栅电极130可以如此形成从而围绕与鳍型图案110的上表面间隔开的第一纳米线120的外围。栅电极130还可以形成于在第一纳米线120和鳍型图案110之间限定的空间中。
栅电极130可以包括导电材料。如所示出的，栅电极130可以是单层，但是不限于此。例如，栅电极130可以包括调整功函数的功函数导电层、以及填充由用于功函数调整的功函数导电层形成的空间的填充导电层。
例如，栅电极130可以包括TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和Al中的至少之一。备选地，栅电极130可以每个均由非金属元素诸如Si或SiGe形成。例如，以上描述的栅电极130可以通过替换工艺形成，但是不限于此。
栅间隔物140可以形成于在第二方向Y上延伸的栅电极130的两个侧壁上。栅间隔物140可以形成在第一纳米线120的彼此面对的两侧上。栅间隔物140可以每个均包括通孔140h。
第一纳米线120可以穿过栅间隔物140。第一纳米线120可以穿过通孔140h。栅间隔物140可以与第一纳米线120的一部分侧表面的外围完全接触。
当被栅电极130围绕的第一纳米线120的拐角通过诸如修整的工艺被圆化时，第一纳米线120的与栅间隔物140接触的侧部的部分可具有与由栅电极130围绕的第一纳米线120的截面不同的截面。
栅间隔物140可以包括外部间隔物141和内部间隔物142。外部间隔物141可以与内部间隔物142直接接触。内部间隔物142可以设置在鳍型图案110的上表面与第一纳米线120之间，并且可以与鳍型图案110的上表面表面接触。在YZ截面上，内部间隔物142可以被第一纳米线120和外部间隔物141围绕。
栅间隔物140的通孔140h可以由外部间隔物141和内部间隔物142限定。第一纳米线120的端部可以与外部间隔物141和内部间隔物142接触。
参考图5，通孔140h可以包括在第二方向Y上彼此面对的第一侧140h-1以及在第三方向Z上彼此面对的第二侧140h-2。通孔140h的第二侧140h-2可以连接通孔140h的彼此面对的第一侧140h-1。
在根据实施方式的半导体器件中，通孔140h的第二侧140h-2的至少一个可以由内部间隔物142限定。然而，通孔140h的第一侧140h-1可以由外部间隔物141限定。
例如，通孔140h可以包括由外部间隔物141限定的三个侧部140h-1、140h-2、以及由内部间隔物142限定的一侧140h-2。
此处，通孔140h的第一侧140h-1可以由外部间隔物141限定。此外，通孔140h的第二侧140h-2中的一个可以由外部间隔物141限定，但是通孔140h的第二侧140h-2中的另一个可以由内部间隔物142限定。
外部间隔物141和内部间隔物142可以包括彼此不同的材料。当外部间隔物141中包括的材料具有第一介电常数并且内部间隔物142中包括的材料具有第二介电常数时，第一介电常数和第二介电常数可以彼此不同。
在一示例性实施方式中，外部间隔物141中包括的材料可具有比内部间隔物142中包括的材料大的介电常数。通过具有小于第一介电常数的第二介电常数，可以降低栅电极130和源极/漏极150之间的边缘电容。
例如，外部间隔物141可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。例如，内部间隔物142可以包括低k介电材料、硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。低k介电材料可以是具有比硅氧化物小的介电常数的材料。
在另一方面中，栅间隔物140可以包括第一区域140a和第二区域140b。栅间隔物的第二区域140b可以在第二方向Y上相对于在中间的栅间隔物的第一区域140a设置在两侧。
栅间隔物的第一区域140a可以是第一纳米线120由其穿过的区域。栅间隔物的第二区域140b可以是第一纳米线120没有穿过的区域。例如，栅间隔物140的通孔140h可以包括于栅间隔物的第一区域140a中。
栅间隔物的第二区域140b可以仅包括外部间隔物141。同时，栅间隔物的第一区域140a可以包括外部间隔物141和内部间隔物142。栅间隔物的第一区域140a可以包括上部分140a-1和下部分140a-2。
例如，栅间隔物的第一区域140a的上部分140a-1可以包括一部分外部间隔物141，栅间隔物的第一区域140a的下部分140a-2可以包括内部间隔物142。例如，栅间隔物的第一区域的下部分140a-2可以仅包括内部间隔物142。
从基板100的上表面到栅间隔物的第一区域140a的上部分140a-1的高度大于从基板100的上表面到栅间隔物的第一区域140a的下部分140a-2的高度。
在根据实施方式的半导体器件中，通孔140h的第二侧140h-2的至少一个可以由栅间隔物(即，内部间隔物142)的第二区域的下部分140a-2限定。然而，通孔140h的第一侧140h-1可以由栅间隔物(即，外部间隔物141)的第一区域的上部分140a-1限定。
栅间隔物的第一区域的下部分140a-2可以与栅间隔物的第二区域140b直接接触。此外，栅间隔物的第二区域140b和栅间隔物的第一区域的上部分140a-1被包括于外部间隔物141中。因此，栅间隔物的第二区域140b和栅间隔物的第一区域的上部分140a-1可以是整体结构。
在根据示例性实施方式的半导体器件中，在第一纳米线120的最上面部分与外部间隔物141之间在与栅间隔物140的交叠部分处可以没有插入层。换言之，第一纳米线120的最上面部分可以与栅间隔物的第一区域的上部分140a-1接触。
因此，在栅间隔物的第一区域140a，第一纳米线120的最下面部分可以与栅间隔物的第一区域的下部分140a-2接触，第一纳米线120的最上面部分可以与栅间隔物的第一区域的上部分140a-1接触。
例如，在栅间隔物的第一区域140a，第一纳米线120的最下面部分可以与内部间隔物142接触，第一纳米线120的最上面部分可以与外部间隔物141接触。
栅绝缘层147可以形成在第一纳米线120和栅电极130之间。此外，栅绝缘层147可以形成在场绝缘层105和栅电极130之间，在鳍型图案110和栅电极130之间，以及在栅间隔物140和栅电极130之间。
例如，栅绝缘层147可以包括夹层146和高k绝缘层145，但是不限于此。例如，取决于用于第一纳米线120的材料，可以省略栅绝缘层147的夹层146。
因为夹层146可以形成在第一纳米线120的外围上，所以夹层146可以形成在第一纳米线120和栅电极130之间以及鳍型图案110和栅电极130之间。同时，高k绝缘层145可以形成在第一纳米线120和栅电极130之间，在鳍型图案110和栅电极130之间，在场绝缘层105和栅电极130之间，以及在栅间隔物140和栅电极130之间。
栅绝缘层147可以沿着第一纳米线120的外围形成。栅电极147可以沿场绝缘层105的上表面和鳍型图案110的上表面形成。另外，栅绝缘层147可以沿栅间隔物140的侧壁形成。例如，栅绝缘层147可以沿外部间隔物141的侧壁和内部间隔物142的侧壁形成。
当第一纳米线120包括硅时，夹层146可以包括硅氧化物层。此时，夹层146可以形成在第一纳米线120的外围和鳍型图案110的上表面上，而不是沿栅间隔物140的侧壁形成。
高k绝缘层145可以包括具有比硅氧化物层高的介电常数的高k介电材料。例如，高k介电材料可以包含铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种，但是不限于此。
如上所述，在省略夹层146时，高k绝缘层145不仅可以包括高k介电材料，而且可以包括硅氧化物层、硅氮氧化物层或硅氮化物层。
参考图1和图2，第一纳米线120可以在第一方向X上比形成在栅电极130的侧壁上的栅绝缘层147(即，高k绝缘层145)更突出。如描述的，第一纳米线120的突出端部可以经由通孔140h穿过栅间隔物140。第一纳米线120的所述端部可以穿过栅间隔物140，并且继续突出得远于栅间隔物140的外侧壁。例如，第一纳米线120的所述端部可以突出得远于外部间隔物141和内部间隔物142的外侧壁。
如图2中所示，栅间隔物140可以相对于栅电极130形成在栅电极130的两侧上，第一纳米线120可以在两侧上从两个栅间隔物140的外侧壁突出得更远。例如，第一纳米线120可以突出到栅间隔物140的两侧。第一纳米线120的一端可以在栅电极130的一侧上比栅间隔物140突出得远第一距离d1。此外，第一纳米线120的另一端可以在栅电极130的另一侧上比栅间隔物140突出得远第二距离d2。第一距离d1和第二距离d2可以彼此相等。然而，实施方式不限于以上给出的示例。参考图2，内部间隔物142和外部间隔物141在第一方向X上具有彼此相同的厚度。因此，第一纳米线120的端部与内部间隔物142的外侧壁之间的距离可以等于第一纳米线120的端部与外部间隔物141之间的距离。
源极/漏极150可以形成在栅电极130的两侧上。源极/漏极150可以形成在鳍型图案110上。源极/漏极150可以包括形成在鳍型图案110的上表面上的外延层。
源极/漏极150的外周可以采用各种形状。例如，源极/漏极150的外周可以是菱形、圆形、矩形和八边形形状中的至少一种。图1示出了菱形形状(或五边形或六边形形状)作为示例。
源极/漏极150可以与被用作沟道区的第一纳米线120直接连接。例如，源极/漏极150可以与穿过栅间隔物140的通孔140h的第一纳米线120直接连接。第一纳米线120可以突出到源极/漏极150中。例如，源极/漏极150可具有凹槽以接收第一纳米线120的突出的端部分。
然而，源极/漏极150可以不与栅绝缘层147直接接触。栅间隔物140可以位于源极/漏极150与栅绝缘层147之间。例如，内部间隔物142的一个侧壁可以与栅绝缘层147接触，而内部间隔物142的另一侧壁可以与源极/漏极150触，在该情形下，源极/漏极150和栅绝缘层147可以在第一纳米线120和基板100之间不彼此接触。此外，因为外部间隔物141与第一纳米线120的最上面部分接触，所以源极/漏极150和栅绝缘层147可以在第一纳米线120上方不彼此接触。
根据示例性实施方式的半导体器件1可以便于源极/漏极150的外延生长，因为第一纳米线120比栅间隔物140突出得更远。这是因为源极/漏极150的生长被促进，因为存在第一纳米线120的较宽暴露区域。此外，因为促进了第一纳米线120的暴露，所以相对易于保持内部间隔物142的厚度。
在下文，将参考图1和图6至8说明根据另一实施方式的半导体器件。为了说明的方便，以下将主要说明与以上参考图1至5说明的实施方式的差别。
图6至8是提供用于说明根据另一实施方式的半导体器件的视图。
作为参考，图6是沿图1的线A-A截取的截面图。图7是沿图1的线C-C截取的截面图。图8仅示出图7的栅间隔物。
参考图6至8，在根据另一实施方式的半导体器件2中，栅间隔物的第一区域的下部分140a-2可以包括在第三方向Z上间隔开的多个绝缘图案。
因此，第一纳米线120的最上面部分和第一纳米线120的最下面部分可以与栅间隔物的第一区域的下部分140a-2接触。
第一纳米线120的最上面部分和第一纳米线120的最下面部分可以与内部间隔物142接触。在栅间隔物的第一区域140a中，具有比外部间隔物141小的介电常数的材料的内部间隔物142设置在第一纳米线120上方和下方。
例如，通孔140h可以包括由外部间隔物141限定的两侧140h-1以及由内部间隔物142限定的两侧140h-2。
在根据另一实施方式的半导体器件中，通孔140h的在第二方向Y上彼此面对的第一侧140h-1可以由外部间隔物141限定，通孔140h的在第三方向Z上彼此面对的第二侧140h-2可以由内部间隔物142限定。
在下文，将参考图1和图9至11说明根据另一实施方式的半导体器件。为了说明的方便，以下将主要说明与以上参考图1至5说明的实施方式的差别。
图9至11是提供用于说明根据另一实施方式的半导体器件的截面图。
作为参考，图9是沿图1的线A-A截取的截面图。图10是沿图1的线B-B截取的截面图。图11是沿图1的线C-C截取的截面图。
参考图9至11，根据另一实施方式的半导体器件3可以另外包括第二纳米线125。
第二纳米线125可以形成在基板100上，同时与基板100间隔开。第二纳米线125可以在第一方向X上延伸。
第二纳米线125可以比第一纳米线120更远地与基板100间隔开。例如，从鳍型图案110的上表面到第二纳米线125的高度大于从鳍型图案110的上表面到第一纳米线120的高度。
第二纳米线125可以与鳍型图案110交叠。第二纳米线125可以形成在鳍型图案110上，而不是形成在场绝缘层105上。
第二纳米线125可以被用作晶体管的沟道区。因此，第二纳米线125可以包括与第一纳米线120相同的材料。
栅电极130可以形成为围绕第一纳米线125的外围。栅电极130可以形成在第一纳米线120和第二纳米线125之间的间隔中。
栅间隔物140可以设置在第一纳米线120的两端以及第二纳米线125的两端上。栅间隔物140可以每个均包括多个通孔140h。
第二纳米线125可以穿过栅间隔物140。第二纳米线125可以穿过所述多个通孔140h中的其中之一。第二纳米线125的端部的外围可以与栅间隔物140完全接触。
像第一纳米线120一样，当由栅电极130围绕的第二纳米线125的拐角通过诸如修整的工艺被圆化时，第二纳米线125的与栅间隔物140接触的端部可具有与由栅电极130围绕的第二纳米线125的截面不同的截面。
栅间隔物140可以相对于栅电极130形成在栅电极130的两侧上，第二纳米线125可以在两侧上从两个栅间隔物140的外侧壁突出得更远。例如，第二纳米线125可以突出到栅间隔物140的两侧。第二纳米线125的一端可以在栅电极130的一侧上比栅间隔物140突出得远第一距离d1。此外，第二纳米线125的另一端可以在栅电极130的另一侧上比栅间隔物140突出得远第二距离d2。第一距离d1和第二距离d2可以彼此相等。然而，实施方式不限于以上给出的示例。参考图2，内部间隔物142和外部间隔物141在第一方向X上具有彼此相同的厚度。因此，第二纳米线125的端部与内部间隔物142的外侧壁之间的距离可以等于第二纳米线125的端部与外部间隔物141之间的距离。
第二纳米线125可以与第一纳米线120对准。第二纳米线125可以与第一纳米线120在第三方向Z上交叠。第一纳米线120和第二纳米线125可具有彼此相等的长度。然而，实施方式不限于以上给出的示例。此外，第一纳米线120和第二纳米线125可以在第三方向Z上对准以从栅间隔物140突出到相同的距离d1、d2。
内部间隔物142可以设置在鳍型图案110的上表面和第一纳米线120之间以及第一纳米线120和第二纳米线125之间。例如，内部间隔物142可以包括在第三方向Z上彼此间隔开的多个绝缘图案。
参考图9，第二纳米线125的最上表面可以与外部间隔物141接触，第二纳米线125的最下表面可以与内部间隔物142接触，虽然实施方式不限于此。例如，如图6所示，第二纳米线125的最上表面和第二纳米线125的最下表面可以分别与内部间隔物142接触。
栅绝缘层147可以形成在第二纳米线125和栅电极130之间。栅绝缘层147可以沿着第二纳米线125的外围形成。
源极/漏极150可以与被用作沟道区的第二纳米线125直接连接。例如，源极/漏极150可以与穿过栅间隔物140的通孔140h的第一纳米线120和第二纳米线125直接连接。
在下文，将参考图1至12说明根据示例性实施方式的半导体器件4。为了说明的方便，以下将主要说明与以上参考图1至5说明的实施方式的差别。
图12是提供用于说明根据另一实施方式的半导体器件的截面图。图12是沿图1的线A-A截取的截面图。
参考图12，外部间隔物141的厚度可以不同于内部间隔物142的厚度。例如，外部间隔物141的厚度W1可以小于内部间隔物142的厚度W2。内部间隔物142的厚度W2可以被确定为使得第一纳米线120突出得远于内部间隔物142的外侧壁。通过相对地增加内部间隔物142的厚度W2，可以相对地增强与内部间隔物142交叠的栅电极130和源极/漏极150的绝缘。
在下文，将参考图1至13说明根据示例性实施方式的半导体器件5。为了说明的方便，以下将主要说明与以上参考图1至5说明的实施方式的差别。
图13是提供用于说明根据另一实施方式的半导体器件的截面图。图13是沿图1的线A-A截取的截面图。
参考图13，外部间隔物141的厚度可以不同于内部间隔物142的厚度。例如，外部间隔物141的厚度W1可以大于内部间隔物142的厚度W3。内部间隔物142的厚度W3可以相对较小，使得暴露第一纳米线120的区域增加。因此，根据示例性实施方式的半导体器件5的产率可以提高。
在下文，将参考图14至16说明根据另一实施方式的半导体器件。为了说明的方便，以下将主要说明与以上参考图1至5说明的实施方式的差别。
图14是提供用于说明根据另一实施方式的半导体器件的透视图，图15是沿图14的线A-A截取的截面图。图16是沿图10的线B-B截取的截面图。
参考图14至16，根据另一实施方式的半导体器件6可以包括基板100，基板100包括基底基板102以及形成在基底基板102上的掩埋绝缘层103。
基底基板102可以包括与以上描述的基板100相同的材料。掩埋绝缘层103可以覆盖基底基板102的上表面。掩埋绝缘层103可以包括例如绝缘材料，诸如氧化物层、氮化物层、氮氧化物层和其组合中的其中之一。
在根据另一实施方式的半导体器件4中，可以不形成从基板100突出的鳍型图案。
第一纳米线120可以形成在掩埋绝缘层103上，同时与基板100间隔开。栅电极130可以形成在掩埋绝缘层103上，覆盖第一纳米线120。
栅间隔物140的内部间隔物142可以设置在第一纳米线120和基板100之间。在根据另一实施方式的半导体器件6中，内部间隔物142可以与掩埋绝缘层103接触。
栅绝缘层147的夹层146可以沿第一纳米线120的外围形成，但是可以不沿掩埋绝缘层103的上表面形成。然而，高k绝缘层145可以不仅沿第一纳米线120的外围而且沿掩埋绝缘层103的上表面形成。
在下文，将参考图17至33说明根据示例性实施方式的制造半导体器件的方法。基于图17至33制造的半导体器件对应于以上参考图6描述的半导体器件2。
图17至33显示了根据示例性实施方式的制造半导体器件的方法。作为参考，图30是沿图29的线D-D截取的截面图，图31是沿图29的线E-E截取的截面图。
参考图17，在基板100上顺序地形成第一牺牲层2001、有源层2002和第二牺牲层2003。
第一牺牲层2001和第二牺牲层2003可以包括相同的材料，第一牺牲层2001和有源层2002可以包括不同的材料。为了描述的方便，假设第一牺牲层2001和第二牺牲层2003包括相同的材料。此外，有源层2002可以包括具有关于第一牺牲层2001的蚀刻选择性的材料。
例如，基板100和有源层2002可以包括将被用作晶体管的沟道区的材料。例如，在PMOS的情形下，有源层2002可以包括提供空穴的材料，而在NMOS的情形下，有源层2002可以包括提供电子的材料。
第一牺牲层2001和第二牺牲层2003可以包括具有与有源层2002类似的晶格常数和晶格结构的材料。例如，第一牺牲层2001和第二牺牲层2003可以是半导体材料，或结晶化的金属材料。
为了描述的方便，假设有源层2002包括硅，并且第一牺牲层2001和第二牺牲层2003每个均包括硅锗。
图17仅示出一个有源层2002，但是这仅是为了说明性目的，本发明构思不限于此。因此，可以存在依次形成的多对第一牺牲层2001和有源层2002，其中第二牺牲层2003形成在最上面的有源层2002上。
此外，虽然图17示出了第二牺牲层2003位于叠层结构的最上面部分上，但是本发明构思不限于此。例如，有源层2002可以在叠层结构的最上面部分上。
接着，在第二牺牲层2003上形成第一掩模图案2103。第一掩模图案2103可以在第一方向X上伸长。
例如，第一掩模图案2103可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成。
参考图18，利用第一掩模图案2103作为蚀刻掩模进行蚀刻工艺，因而形成鳍型结构110P。
鳍型结构110P可以通过图案化基板100、第一牺牲层2001、有源层2002和第二牺牲层2003的一部分而形成。
鳍型结构110P可以形成在基板100上并且从基板100突出。鳍型结构110P可以在第一方向X上延伸，如在第一掩模图案2103的情形中一样。
鳍型结构110P可以包括顺序地层叠在基板100上的鳍型图案110、第一牺牲图案121、预纳米线122和第二牺牲图案123。
参考图19，可以在基板100上形成覆盖鳍型结构110P的侧壁的至少一部分的场绝缘层105。
例如，在基板100上形成覆盖鳍型结构110P的场绝缘层105。利用场绝缘层105的平坦化工艺，鳍型结构110P的上表面和场绝缘层105的上表面可以位于相同的面上。
第一掩模图案2103可以在平坦化工艺中被去除，但是本发明构思不限于此。
然后，使场绝缘层105的上部分凹进，从而暴露一部分鳍型结构110P。凹进工艺可以包括蚀刻工艺。例如，可以形成在场绝缘层105上突出的鳍型结构110P。
参考图19，第二牺牲图案123、预纳米线122和第一牺牲图案121可以在场绝缘层105的上表面上突出，并且鳍型图案110的侧壁可以被场绝缘层105完全围绕，但是本发明构思不限于此。例如，鳍型图案110的一部分侧壁可以通过场绝缘层105的上部分的凹进工艺而在场绝缘层105的上表面上突出。
在使部分鳍型结构110P突出超过场绝缘层105的上表面的凹进工艺之前和/或之后，为了阈值电压调整，预纳米线122可以用杂质掺杂。当半导体器件1-6是NMOS晶体管时，杂质可以是硼(B)。当半导体器件1-6是PMOS晶体管时，杂质可以是磷(P)或砷(As)，但是本发明构思不限于此。
参考图20，可以通过进行利用第二掩模图案2104的蚀刻工艺而形成虚设栅图案135，该虚设栅图案135在第二方向Y上延伸跨过鳍型结构110P。虚设栅图案135可以形成在鳍型结构110P上。
虚设栅图案135可以包括虚设栅绝缘层136和虚设栅电极137。例如，虚设栅绝缘层136可以包括硅氧化物层，虚设栅电极137可以包括多晶硅或非晶硅。
参考图21，外部间隔物141可以形成在虚设栅图案135的侧壁上。例如，外部间隔物141可以形成在虚设栅绝缘层136的侧壁上以及虚设栅电极137的侧壁上。
例如，第一间隔物层形成在场绝缘层105上，覆盖虚设栅图案135和鳍型结构110P。然后第一间隔物层被回蚀刻，于是在虚设栅图案135的侧壁上留下外部间隔物141。
参考图22，可以在外部间隔物141的侧壁上形成牺牲间隔物143。牺牲间隔物143可以形成在外部间隔物141的侧壁上。外部间隔物141和牺牲间隔物143可以形成双间隔物层。
例如，牺牲间隔物层形成在场绝缘层105上，覆盖虚设栅图案135、鳍型结构110P和外部间隔物141。然后牺牲间隔物层可以被回蚀刻，于是在虚设栅图案135的侧壁上留下牺牲间隔物143。
参考图21和22，牺牲间隔物143可以在形成外部间隔物141之后形成，但是本发明构思不限于此。例如，在形成第一间隔物层然后形成牺牲间隔物层之后，可以通过同时回蚀刻第一间隔物层和牺牲间隔物层而形成外部间隔物141和牺牲间隔物143。在该情形下，外部间隔物141的下部分可以是“L”形状。
参考图23，利用包括虚设栅电极137的虚设栅图案135作为掩模去除没有与虚设栅电极137、外部间隔物141和牺牲间隔物143交叠的鳍型结构110P。通过这样做，可以在鳍型结构110P内形成凹槽150r。凹槽150r可以暴露鳍型图案110。例如，凹槽150r可以暴露鳍型图案110的顶表面。
形成外部间隔物141和牺牲间隔物143可以与形成凹槽150r同时进行，但是本发明构思不限于此。例如，在形成外部间隔物141和牺牲间隔物143之后，可以通过去除一部分鳍型结构110P而形成凹槽150r。
在凹槽150r形成在鳍型结构110P中时，可以去除没有交叠虚设栅电极137、外部间隔物141和牺牲间隔物143的第一牺牲图案121和第二牺牲图案123。此外，在凹槽150r形成在鳍型结构110P中时，去除没有交叠虚设栅电极137、外部间隔物141和牺牲间隔物143的预纳米线122，从而形成第一纳米线120。
凹槽150r可以暴露第一牺牲图案121的截面、第二牺牲图案123的截面和第一纳米线120的截面。
参考图24，可以去除通过凹槽150r暴露并且交叠外部间隔物141和牺牲间隔物143的第一牺牲图案121的至少一部分和第二牺牲图案123的至少一部分。结果，可以在牺牲间隔物143、外部间隔物141和第一纳米线120之间形成凹窝(dimple)142r。
凹窝142r可以是从凹槽150r到虚设栅图案135在第一方向X上凹进的凹进区域。
例如，凹窝142r可以通过利用选择性蚀刻工艺而形成。例如，凹窝142r可以通过利用与对于第一纳米线120的蚀刻速率相比，对于第一牺牲图案121和第二牺牲图案123具有较高蚀刻速率的蚀刻剂的蚀刻工艺形成。
参考图25，可以通过在凹窝142r中用绝缘材料填充而形成内部间隔物142。
例如，可以形成填充凹窝142r的第二间隔物层。第二间隔物层可以是具有优良的间隙填充能力的材料。第二间隔物层还可以形成在场绝缘层105、牺牲间隔物143的侧壁和虚设栅图案135上。
然后可以进行蚀刻工艺，蚀刻第二间隔物层直到暴露没有交叠虚设栅图案135和牺牲间隔物143的鳍型图案110的上表面。结果，可以形成内部间隔物142。在一示例性实施方式中，外部间隔物141也可以在用于形成内部间隔物142的蚀刻工艺中暴露。在蚀刻工艺之后在凹窝142r内的保留的第二间隔物可以被称为内部间隔物142。
在蚀刻工艺中，内部间隔物142的厚度可以被控制以使第一纳米线120从内部间隔物142突出。例如，内部间隔物142的厚度可以等于外部间隔物141的厚度。然而，本发明构思不限于此。内部间隔物142的厚度可以不同于外部间隔物141的厚度。在一示例性实施方式中，内部间隔物122的厚度可以大于外部间隔物141的厚度并且小于外部间隔物141和牺牲间隔物143的厚度之和。在一示例性实施方式中，内部间隔物122的厚度可以小于外部间隔物141的厚度。
例如，如果内部间隔物142的厚度大于外部间隔物141的厚度，则栅电极130和源极/漏极(随后将形成)可具有增强的绝缘性质。相反地，如果内部间隔物142的厚度小于外部间隔物141的厚度，则第一纳米线120的暴露区域可以增加，使得源极/漏极(随后将形成)具有提高的外延生长产率。
因此，可以形成包括外部间隔物141和内部间隔物142的栅间隔物140。
参考图26，可以去除牺牲间隔物143。可以在栅间隔物140中形成由外部间隔物141和内部间隔物142限定的通孔140h。第一纳米线120可以通过通孔140h暴露。例如，第一纳米线120可以穿过通孔140h。
在去除牺牲间隔物143的情况下，外部间隔物141和第一纳米线120的一部分可以暴露。形成内部间隔物142的步骤和去除牺牲间隔物143的步骤被参考图25和26彼此分开地说明，但是本发明构思不限于此。例如，如果内部间隔物142和牺牲间隔物143由相同的材料形成，则形成内部间隔物142的步骤和去除牺牲间隔物143的工艺可以同时执行。在该情形下，内部间隔物142的厚度可以与外部间隔物141的厚度基本上相同。
在去除牺牲间隔物143的情况下，可以形成第一纳米线120的突出超过内部间隔物142和外部间隔物141的端部分。第一纳米线120的这样的突出端部分可以提高随后将进行的源极/漏极外延生长的效率。
参考图27，可以形成用于填充凹槽150r的源极/漏极150。源极/漏极150可以形成在虚设栅图案135的两侧上。
源极/漏极150可以形成在暴露的鳍型图案110和第一纳米线120上。暴露的鳍型图案110和第一纳米线120可以用作源极/漏极150的形成中的籽晶层。本发明构思不限于此。例如，籽晶层可以形成在第一纳米线120和鳍型图案110的通过凹槽150r暴露的突出截面上。
可以形成覆盖内部间隔物142的源极/漏极150。源极/漏极150可以接触内部间隔物142。
源极/漏极150可以利用外延工艺形成。取决于将形成的半导体器件是n型晶体管还是p型晶体管，在源极/漏极150的外延层中掺杂的杂质可以变化。在一示例性实施方式中，杂质可以在外延工艺期间被原位掺杂。
参考图28，可以在场绝缘层105上形成覆盖源极/漏极150、栅间隔物140、虚设栅图案135等等的层间绝缘层180。
层间绝缘层180可以包括低k介电材料、氧化物、氮化物和氮氧化物中的至少一种。例如，低k介电材料可以是可流动的氧化物(FOX)、Tonen硅氮烷(Tonen Silazane，TOSZ)、未掺杂的石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动的CVD(FCVD)氧化物或其组合。
然后，层间绝缘层180被平坦化直到暴露虚设栅电极137的上表面。结果，第二掩模图案2104被去除，暴露虚设栅电极137的上表面。
参考图29至31，可以去除包括虚设栅绝缘层136和虚设栅电极137的虚设栅图案135。
通过去除虚设栅绝缘层136和虚设栅电极137，与虚设栅图案135交叠的场绝缘层105和鳍型结构110P可以暴露。例如，与虚设栅图案135交叠的第一牺牲图案121、第二牺牲图案123和第一纳米线120现在可以被暴露。
参考图32和33，可以从鳍型结构110P去除第一牺牲图案121和第二牺牲图案123，并且第一纳米线120可以保留在鳍型结构110P中。
结果，可以在第一纳米线120和鳍型图案110之间形成空间，并且第一纳米线120可以形成在鳍型图案110上方。
去除第一纳米线120上面和下面的第一牺牲图案121和第二牺牲图案123可以通过例如蚀刻工艺进行。例如，可以利用第一牺牲图案121和第二牺牲图案123关于第一纳米线120的蚀刻选择性。
另外，第一牺牲图案121和第二牺牲图案123的去除可以允许栅间隔物140的内部间隔物142暴露。
返回参考图6，可以在第一纳米线120的外围和鳍型图案110的上表面上形成夹层146。
然后，可以在栅间隔物140的侧壁上(即，外部间隔物141和内部间隔物142的侧壁上)并且沿第一纳米线120的外围形成高k绝缘层145。高k绝缘层145可以与内部间隔物142接触。因此，可以形成包括夹层146和高k绝缘层145的栅绝缘层147。
接着，可以形成围绕第一纳米线120并且在第二方向Y上延伸的栅电极130。栅电极130可以是替换金属栅电极。
图34是包括根据几个实施方式的半导体器件的电子系统的框图。
参考图34，根据示例性实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)器件1120、存储器件1130、接口1140和总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可以经由总线1150彼此联接。总线1150相应于数据通过其传送的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和能够进行与以上提及的那些类似的功能的逻辑器件中的至少一种。I/O器件1120可以包括键区、键盘或显示装置。存储器件1130可以存储数据和/或命令。接口1140可以进行传输数据到通信网络或从通信网络接收数据的功能。接口1140可以是有线或无线的。例如，接口1140可以包括天线或有线/无线收发器。虽然未图示，但是电子系统1100可以另外包括用于提高控制器1110的操作的操作存储器，诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。在一示例性实施方式中，根据示例性实施方式制造的半导体器件可以提供在存储器件1130内，或提供作为控制器1110或I/O器件1120的一部分。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动式电话、数字音乐播放器、存储卡或能够在无线环境中传输和/或接收数据的几乎所有的电子产品。
图35和36示出包括根据示例性实施方式制造的半导体器件的示例性半导体系统。图35示出平板PC，图36示出膝上型计算机。根据示例性实施方式的半导体器件可以用于平板PC或膝上型计算机中。根据示例性实施方式的半导体器件可以应用于此处未示出的集成电路器件中。
虽然已经参考本发明构思的示例性实施方式显示并描述了本发明构思，但是对于本领域的普通技术人员而言将明显的是，可以在形式和细节中进行各种改变而不脱离由权利要求所限定的本发明构思的精神和范围。

Claims (18)

1.一种半导体器件，包括：
设置在基板上的第一纳米线，其中所述第一纳米线在第一方向上延伸并且与所述基板间隔开；
栅电极，围绕所述第一纳米线的外围，其中所述栅电极在交叉所述第一方向的第二方向上延伸；
栅间隔物，形成在所述栅电极的侧壁上，所述栅间隔物包括彼此面对的内侧壁和外侧壁，其中所述栅间隔物的所述内侧壁面对所述栅电极的所述侧壁并且所述第一纳米线的端部分从所述栅间隔物的所述外侧壁突出；以及
源极/漏极，设置在所述栅电极的至少一侧，其中所述源极/漏极连接到所述第一纳米线的所述端部分，
其中所述栅间隔物在沿所述第二方向截取的截面中包括内部间隔物和围绕所述内部间隔物的外部间隔物，
其中所述内部间隔物位于所述基板和所述第一纳米线之间，
其中所述内部间隔物包括在所述第一方向上延伸的侧壁，
其中所述外部间隔物覆盖所述内部间隔物的所述侧壁，且接触所述内部间隔物的所述侧壁，以及
其中所述第一纳米线接触所述外部间隔物和所述内部间隔物。
2.根据权利要求1所述的半导体器件，
其中所述第一纳米线在所述截面中设置在所述外部间隔物和所述内部间隔物之间。
3.根据权利要求1所述的半导体器件，
其中所述内部间隔物和所述外部间隔物具有彼此不同的介电常数。
4.根据权利要求3所述的半导体器件，
其中所述内部间隔物的介电常数小于所述外部间隔物的介电常数。
5.根据权利要求1所述的半导体器件，
其中所述栅间隔物包括在所述第二方向上位于中间的第一区域和在所述第二方向上设置在所述第一区域两侧的第二区域，所述第一纳米线的顶表面与所述栅间隔物的所述第一区域的所述外部间隔物接触，所述第一纳米线的底表面与所述栅间隔物的所述第一区域的所述内部间隔物接触。
6.根据权利要求1所述的半导体器件，
其中所述内部间隔物和所述外部间隔物的厚度彼此不同。
7.根据权利要求6所述的半导体器件，
其中所述内部间隔物的厚度大于所述外部间隔物的厚度。
8.根据权利要求1所述的半导体器件，还包括：
第二纳米线，设置在所述基板上并且在所述第一方向上延伸，其中所述第一纳米线插置在所述第二纳米线和所述基板之间，并且所述第二纳米线的外围被所述栅电极围绕。
9.根据权利要求8所述的半导体器件，
其中所述栅间隔物在沿所述第二方向截取的截面中包括内部间隔物和围绕所述内部间隔物的外部间隔物，以及
其中在所述截面中，所述内部间隔物位于所述基板和所述第一纳米线之间以及在所述第一纳米线和所述第二纳米线之间。
10.根据权利要求1所述的半导体器件，
其中所述栅间隔物的所述外侧壁包括所述内部栅间隔物的侧壁和所述外部栅间隔物的侧壁，以及
其中所述内部栅间隔物的所述侧壁和所述外部栅间隔物的所述侧壁彼此对准以形成所述栅间隔物的所述外侧壁。
11.一种半导体器件，包括：
栅电极，设置在基板上并且在第一方向上延伸；
内部间隔物，形成在所述基板上和所述栅电极的侧壁的第一部分上；
外部间隔物，形成在所述栅电极的所述侧壁的第二部分上，其中所述栅电极的所述侧壁的所述第二部分围绕所述栅电极的所述侧壁的所述第一部分；
第一纳米线，设置在所述基板上，其中所述第一纳米线在不同于所述第一方向的第二方向上延伸并且所述第一纳米线的端部分从所述内部间隔物和所述外部间隔物突出；以及
源极/漏极，与所述第一纳米线的所述端部分连接，
其中所述内部间隔物位于所述基板和所述第一纳米线之间，
其中所述内部间隔物包括在所述第一方向上延伸的侧壁，
其中所述外部间隔物覆盖所述内部间隔物的所述侧壁，且接触所述内部间隔物的所述侧壁，以及
其中所述第一纳米线接触所述外部间隔物和所述内部间隔物。
12.根据权利要求11所述的半导体器件，
其中所述内部间隔物和所述外部间隔物具有彼此不同的介电常数。
13.根据权利要求11所述的半导体器件，
其中所述内部间隔物和所述外部间隔物的厚度彼此不同。
14.根据权利要求11所述的半导体器件，
其中所述第一纳米线在所述第二方向上穿过所述栅电极。
15.根据权利要求11所述的半导体器件，还包括：
设置在所述基板上的第二纳米线，
其中所述第一纳米线插置在所述第二纳米线和所述基板之间，以及
其中所述第二纳米线在所述第二方向上穿过所述栅电极。
16.一种半导体器件，包括：
设置在基板上的至少一个纳米线，其中所述纳米线在第一方向上延伸并且与所述基板间隔开；
栅电极，围绕所述纳米线的外围，其中所述栅电极在交叉所述第一方向的第二方向上延伸；
栅间隔物，形成在所述栅电极的侧壁上，所述栅间隔物包括彼此面对的内侧壁和外侧壁，其中所述栅间隔物的所述内侧壁面对所述栅电极的所述侧壁并且所述纳米线的端部分从所述栅间隔物的所述外侧壁突出；以及
源极/漏极，设置在所述栅电极的至少一侧，其中所述源极/漏极连接到所述纳米线的所述端部分，
其中所述栅间隔物在沿所述第二方向截取的截面中包括内部间隔物和围绕所述内部间隔物的外部间隔物，
其中所述内部间隔物位于所述基板和每个所述纳米线之间，
其中所述内部间隔物包括在所述第一方向上延伸的侧壁，
其中所述外部间隔物覆盖所述内部间隔物的所述侧壁，且接触所述内部间隔物的所述侧壁，以及
其中所述纳米线接触所述外部间隔物和所述内部间隔物。
17.根据权利要求16所述的半导体器件，
其中所述纳米线包括与所述基板间隔开第一距离的第一纳米线以及与所述基板间隔开大于所述第一距离的第二距离的第二纳米线。
18.根据权利要求17的半导体器件，
其中所述第一纳米线和所述第二纳米线竖直地交叠。
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