JP2011003797A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ゲート・オール・アラウンドトランジスタのゲート電極に発生する寄生容量が低減する。
【解決手段】本発明の例に係わる半導体装置は、シリコン基板と、シリコン基板上に一定の間隔をおいて形成される２つの第１の半導体層と、第１の半導体層それぞれの上部に形成され、第１の半導体層と構成材料が異なる第２の半導体層と、第２の半導体層との間にワイア状に形成されるチャネル領域と、チャネル領域を包み込むように形成された第１の絶縁膜１１０ａと、２つの第１の半導体層が相対する側の側壁を覆う第２の絶縁膜１１０ｂと、２つの第２の半導体層が相対する側の側壁を覆う第３の絶縁膜１１０ｃと、第１、第２及び第３の絶縁膜上に形成されたとゲート電極とを具備し、第２の絶縁膜１１０ｂは、第１の絶縁膜１１０ａよりも厚く形成される。
【選択図】図２

Description

本発明は、半導体装置に係わり、特に、チャネル領域の側面全体を囲むようにゲート電極を配置した半導体装置及びその製造方法に関する。
近年、半導体集積回路の高機能化、高集積化に伴い、ＭＯＳトランジスタの微細化が進んでいる。しかしながら、従来のＭＯＳトランジスタでは、オン・オフ比が小さく、所望のオン電流を得るためには、ゲート電極の幅を所定の値以上にする、又は、同一平面上に複数のゲート電極を形成する必要がある。これらの方法では、電界効果トランジスタの占有面積が増大し、回路密度の向上に問題がある。
そこで、所望のオン電流を得るための構造として、例えば、ゲート・オール・アラウンド（Gate All Around：以下、ＧＡＡと略記する）トランジスタが考えられている（例えば、特許文献１参照）。
ＧＡＡトランジスタは、ゲート電極がチャネル領域を包み込むように形成される。そのため、ゲート電極に電圧が印加された際、チャネル領域に電界が集中しやすく、スイッチング電流のオン・オフ比が大きく設定できる。また、同一面積上に多数のチャネルを形成することが可能であり、オン電流を大きくすることも可能である。
しかしながら、従来のＧＡＡトランジスタにおいては、ゲート電極の側面（ゲート長方向の端面）及び下面に寄生容量が発生し、特に、ゲート電極の側面の寄生容量が大きくなる。その結果、動作時において、ゲート電極の側面に発生する寄生容量が影響してゲート電極に印加される電圧を上げ下げする際の速度が遅くなるという問題がある。
特開２００５−２２９１０７号公報
本発明の目的は、ゲート・オール・アラウンドトランジスタのゲート電極に発生する寄生容量を低減することができ、素子特性の向上をはかり得る半導体装置及びその製造方法を提供することにある。
本発明の例に係わる半導体装置は、シリコン基板と、前記シリコン基板上に一定の間隔をおいて形成される２つの第１の半導体層と、前記第１の半導体層それぞれの上部に形成され、前記第１の半導体層と構成材料が異なる第２の半導体層と、前記第２の半導体層との間にワイア状に形成されるチャネル領域と、前記チャネル領域を包み込むように形成された第１の絶縁膜と、前記２つの第１の半導体層が相対する側の側壁を覆う第２の絶縁膜と、前記２つの第２の半導体層が相対する側の側壁を覆う第３の絶縁膜と、前記第１、第２及び第３の絶縁膜上に形成されたゲート電極とを具備し、前記第２の絶縁膜は、前記第１の絶縁膜よりも厚く形成される。
本発明の例に係わる半導体装置の製造方法は、第１導電型の半導体基板上に形成される第１の半導体層及び前記第１の半導体層と構成材料の異なる第２の半導体層を順次積層する工程と、前記第１の半導体層内に第２導電型の不純物をイオン注入する工程と、前記第２の半導体層をエッチングし、前記第２の半導体層中にワイア状のチャネル領域を形成する工程と、前記チャネル領域の下部に形成された前記第１の半導体層に等方エッチングを用いてエッチングを行う工程と、前記ソース・ドレイン領域を形成した後に、酸素ガスを含む雰囲気中で熱処理を施し絶縁膜を形成する工程と、前記絶縁膜を介し、前記チャネル領域を包み込むようにゲート電極を形成する工程とを具備する。
本発明によれば、ゲート・オール・アラウンドトランジスタのゲート電極に発生する寄生容量が低減される。
本実施形態に係わるＧＡＡトランジスタを模式的に示す平面図。 本実施形態に係わる図１のII−II線に沿ったＧＡＡトランジスタの断面図。 本実施形態に係わる図１のIII−III線に沿ったＧＡＡトランジスタの断面の一部を拡大した図。 本実施形態に係わる図２のIV−IV線に沿って切断した際のＧＡＡトランジスタを模式的に示す平面図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す鳥瞰図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す図１４のＡ−Ａ線に沿った断面図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す図１４のＡ−Ａ線に沿った断面図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す図１４のＡ−Ａ線に沿った断面図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す図１４のＡ−Ａ線に沿った断面図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す図１４のＡ−Ａ線に沿った断面図。 本実施形態に係わるＧＡＡトランジスタの製造工程を示す図１４のＡ−Ａ線に沿った断面図。
以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。
１． 概要
本発明の例において、ゲート電極の側面に形成され、ソース・ドレイン領域として機能するＳｉＧｅ（シリコンゲルマニウム）層の側壁を覆う絶縁膜は、ナノワイアチャネルの周りを包み込むように形成される絶縁膜より厚く形成される。
このような構造を形成するために、ナノワイアチャネルの下部に形成されているＳｉＧｅ層をエッチングする際、等方エッチングを用いる。等方エッチングを行った後に残存するＳｉＧｅ層の側壁には窪みが形成される。そのため、この窪みによりＳｉＧｅ層が重なり合う領域付近の側壁には、絶縁膜を厚く形成することができる。
更に、ＳｉＧｅ層には、Ｎ型の不純物がドープされている。そのため、酸素ガスを含んだ雰囲気下でアニールを行うと、不純物による増速酸化の効果によってＳｉＧｅ層の側面における絶縁膜の形成速度が速くなる。その結果、ＳｉＧｅ層の側壁に絶縁膜が厚く形成することができる。
その結果、ゲート電極とＳｉＧｅ層との間に発生する寄生容量を少なくすることが出来るため、ゲート電極に印加する電圧を上げ下げする際の速度への影響を低減することができる。
２． 実施形態
(1) デバイス構造
図１は、ＧＡＡトランジスタを模式的に示す平面図である。
素子分離領域１０１に取り囲まれた領域に一つのＧＡＡトランジスタ１０２が形成されている。ＧＡＡトランジスタ１０２のソース・ドレイン領域１０４は、一定の間隔を有して２つ形成されている。更に、ソース・ドレイン領域１０４に挟まれてゲート電極１０３が形成されている。また、ソース・ドレイン領域１０４それぞれには、配線層とコンタクトを取るためのコンタクト部１０５が形成される。
ＧＡＡトランジスタのゲート電極１０３は、チャネル領域を包み込むように形成される。そのため、図１で示している点線領域ｄａには、周囲をゲート電極１０３で覆われたナノワイアチャネルが形成される。また、ナノワイアチャネルのチャネル幅は、Ａであるとする。
図２は、図１のII−II線に沿った断面図を示している。
図２において、Ｐ＋型シリコン基板１０６上には、例えば、ＳｉＧｅ（シリコンゲルマニウム）層１０７ａ、１０７ｂ、１０７ｃ及びＳｉ（シリコン）層１０８ａ、１０８ｂ、１０８ｃが交互に形成された積層構造を有する。また、この積層構造は、ＧＡＡトランジスタのソース・ドレイン領域１０４として機能する。
この積層構造は、一定の間隔を有して２つ形成されている。積層構造内の２つのＳｉ層１０８ａに挟まれた領域には、Ｓｉ（シリコン）で構成されたワイア状のナノワイアチャネル１０９ａが形成されている。更に、積層構造内の２つのＳｉ層１０８ｂに挟まれた領域、及び、２つのＳｉ層１０８ｃに挟まれた領域にも、ナノワイアチャネル１０９ｂ及び１０９ｃがそれぞれ形成されている。
このように、ＧＡＡトランジスタは、同一面積上に複数のチャネル領域を有する構造となっている。
また、ナノワイアチャネル１０９を包み込むようにゲート絶縁膜１１０ａ（第１の絶縁膜）、ＳｉＧｅ層１０７が相対する側壁を覆う絶縁膜１１０ｂ（第２の絶縁膜）及びＳｉ層１０８が相対する側壁を覆う絶縁膜１１０ｃ（第３の絶縁膜）が形成される。これらのゲート絶縁膜１１０ａ及び絶縁膜１１０ｂ，１１０ｃは、例えば、シリコン酸化膜で形成される。
更に、ゲート絶縁膜１１０ａを介し、ナノワイアチャネル１０９を包み込むようにゲート電極１０３が形成される。
Ｓｉ層１０８ｃの上部には、コンタクトプラグ１１１が形成される。更に、最も上部に形成されたゲート電極１０３の上部には、絶縁膜１１２が形成される。更に、最も上部に形成されたゲート電極１０３とコンタクトプラグ１１１との間には、絶縁膜１１３、１１４が形成される。
本実施形態において、ＳｉＧｅ層１０７が相対する側壁は窪んでいる。更に、絶縁膜１１０ｂは、ＳｉＧｅ層１０７の窪んだ領域を埋めているため、ゲート絶縁膜１１０ａよりも厚く形成される。従って、ゲート電極１０３とＳｉＧｅ層１０７それぞれとの間に発生する寄生容量を小さくすることができる。
図３は、図１のIII−III線に沿った断面図の一部を拡大して示している。
ＳｉＧｅ層１０７の膜厚をＸとし、Ｓｉ層１０８の側壁に形成された絶縁膜１１０ｂの厚さをＹとし、ＳｉＧｅ層１０７の側壁に形成された窪みの深さをＺとする。
図１で示したように、ナノワイアチャネル１０９のチャネル幅をＡとすると、Ｚ≧０．５Ａとなる。つまり、等方エッチングを用いてナノワイアチャネル１０９下部に形成されたＳｉＧｅ層１０７を除去するためには、ＳｉＧｅ層１０７に形成された窪みの深さＺをナノワイアチャネル１０９のチャネル幅Ａの２分の１より大きくなるまでエッチングする必要があるからである。
ＳｉＧｅ層１０７の側壁に形成された窪み全てが絶縁膜１１０ｂで満たされていない場合、絶縁膜１１０ｃの膜厚Ｙは、２Ｙ＜Ｘという条件を満たす。
上記の条件の場合、ＳｉＧｅ層１０７の側壁に形成された窪みの内部にゲート電極１０３が形成される。本実施形態において、絶縁膜１１０ｂは、ゲート絶縁膜１１０ａより厚く形成されているため、ゲート電極１０３とＳｉＧｅ層１０７それぞれとの間に発生する寄生容量を小さくすることができる。
また、ＳｉＧｅ層１０７の側壁に形成された窪みが全て絶縁膜１１０ｂで満たされている場合、絶縁膜１１０ｃの膜厚Ｙは、２Ｙ≧Ｘという条件を満たす。
上記の条件を満たす場合、ＳｉＧｅ層の側壁に形成された窪みの外部にゲート電極１０３が形成される。そのため、ゲート電極１０３とＳｉＧｅ層１０７との間に形成される絶縁膜１１０ｂの膜厚が更に厚く形成される。その結果、ゲート電極１０３とＳｉＧｅ層１０７それぞれとの間に発生する寄生容量をより小さくすることが可能となる。
図４は、図２のIV−IV線で切断した場合のＧＡＡトランジスタの平面図を模式的に示している。
Ｓｉ層１０８の側壁に形成される絶縁膜１１０ｃにおいてもナノワイアチャネル１０９の周りに形成されるゲート絶縁膜１１０ａよりも厚く形成される。従って、ゲート電極１０３とＳｉ層１０８との間に発生する寄生容量を小さくすることが可能である。
本実施形態において、ソース・ドレイン領域として機能するＳｉＧｅ層１０７及びＳｉ層１０８の側壁に形成される絶縁膜１１０ｂ，１１０ｃは、ナノワイアチャネル１０９の周りに形成されるゲート絶縁膜１１０ａより厚く形成される。従って、ゲート電極１０３とソース・ドレイン領域として機能するＳｉＧｅ層１０７及びＳｉ層１０８との間に発生する寄生容量を低減することが出来る。その結果、ゲート電極１０３に印加される電圧を上げ下げする際の速度の影響を低減することが出来る。
本発明の実施形態において、シリコン基板上にＳｉＧｅ層とＳｉ層の積層構造が多数積層された構造について説明したが、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ及びＳｉＧｅＣのいずれかで構成された半導体層から、構成の異なる２つの半導体層を積層構造にし、この積層構造が多数積層されたＧＡＡトランジスタを用いてもよい。
(2) 製造方法
図５〜図２１を参照して本発明の実施形態における製造方法の一例について説明する。
先ず、図５に示すように、シリコン基板にＰ型の不純物をイオン注入し、Ｐ＋型シリコン基板１０６を形成する。これは、シリコン基板に寄生チャネルが形成されるのを防止するためである。
次に、図６に示すように、ナノワイアチャネル及びソース・ドレインとなるＳｉＧｅ（シリコンゲルマニウム）層２０１及びＳｉ（シリコン）層２０２をエピタキシャル成長により順次形成する。
更に、ＳｉＧｅ層２０１に、Ｎ型の不純物濃度が、例えば、１×ｅ２０／ｃｍ３程度になるまでイオン注入される。Ｎ型の不純物としては、例えば、リンＰや砒素Ａｓなどを用いる。
ここで、本発明の実施形態の製造方法において、ＳｉＧｅ層２０１及びＳｉ層２０２からなる積層構造が１層の場合について説明している。しかしながら、ＳｉＧｅ層２０１及びＳｉ層２０２をエピタキシャル成長させ、ＳｉＧｅ層２０１へのＮ型の不純物のイオン注入をするという工程を複数回繰り返し、ＳｉＧｅ層２０１及びＳｉ層２０２の積層構造が多層になるよう形成してもよい。
次に、図７に示すように、Ｓｉ層２０２上にナノワイアチャネルのエッチングマスクとして用いるマスク材２０３をプラズマＣＶＤ法により形成する。このマスク材２０３は、例えば、シリコン窒化膜２０３ａ及びシリコン酸化膜２０３ｂの積層膜である。
次に、図８に示すように、ＧＡＡトランジスタを形成する領域にマスク材２０３が残存するようパターニングを行い、ＲＩＥ法によりＳＴＩ(Shallow Trench Isolation)溝を形成する。
その後、プラズマＣＶＤ法によりＳＴＩ溝内に素子分離絶縁膜２０４を埋め込む。この素子分離絶縁膜２０４は、例えば、シリコン酸化膜である。更に、ＣＭＰ法によりＳＴＩ溝に埋め込まれた素子分離絶縁膜２０４の平坦化を行い、ＳＴＩ構造の素子分離絶縁膜２０４を形成する。
次に、図９に示すように、シリコン酸化膜２０３ｂをリソグラフィー工程及びＲＩＥ法により所望のナノワイアパターンに形成する。
次に、図１０に示すように、シリコン酸化膜２０３ｂが残存してないＳｉ層２０２内に、例えば、Ｎ型の不純物をイオン注入する。Ｎ型の不純物としては、例えば、リンＰや砒素Ａｓ等を用いる。
次に、図１１に示すように、ダマシンゲート溝をエッチングするために用いるマスク材２０５をプラズマＣＶＤ法により堆積する。このマスク材２０５は、例えば、シリコン窒化膜２０５ａ及びシリコン酸化膜２０５ｂの積層膜である。
次に、図１２に示すように、リソグラフィー工程及びＲＩＥ法により、シリコン酸化膜２０５ｂを選択的にエッチングした後、シリコン窒化膜２０３ａ及びシリコン窒化膜２０５ａ選択的にエッチングすることでゲート電極を形成するためのゲートダマシン溝を形成する。
この時、ナノワイアチャネルを形成する領域の上部に形成したシリコン窒化膜２０３ａ及びシリコン酸化膜２０３ｂは選択的に残す。
次に、図１３に示すように、ナノワイアチャネルを形成するため、シリコン酸化膜２０３ｂ及びシリコン酸化膜２０５ｂをマスクに用いてＳｉ層２０２を例えば、ＲＩＥ法によりワイア状にエッチングする。
この時、図１４に示すように、オーバーエッチングを行うことにより、シリコン酸化膜２０５ｂが除去されると共に、ナノワイアチャネルが形成されるＳｉ層２０２上のシリコン窒化膜２０３ａ及びシリコン酸化膜２０３ｂが選択的に除去される。
また、図１５に示すように、ナノワイアチャネルを形成するためのＳｉ層２０２の下部に形成されたＳｉＧｅ層２０１を等方的にエッチングする。ここで、等方エッチングとして、ドライエッチングで行う場合、例えば、三フッ化塩素（ＣｌＦ３）を含んだガスを用いれば良く、ウェットエッチングで行う場合、例えば、エッチャントとしてフッ硝酸を用いれば良い。
この時、ナノワイアチャネルが形成されるＳｉ層２０２の全面が露出する様にＳｉＧｅ層２０１がエッチングされる。
図１６は、図１５におけるＡ−Ａ線に沿った断面図である。
ＳｉＧｅ層２０１が等方的にエッチングされることで、ＳｉＧｅ層２０１の側壁は、窪んだ形となる。
また、ナノワイアチャネルが形成される領域のＳｉ層２０２は、チャネル幅方向における断面の形状が四角形となっている。この四角形を円形にするため、例えば、約８００度のＨ２雰囲気下でアニールを行う工程を加えてもよい。
更に、ナノワイアチャネルが形成される領域にＰ型の不純物濃度が、例えば、１×ｅ１７／ｃｍ３程度になるまで斜めからイオン注入し、その後、結晶回復のためのアニールを行う工程を加えてもよい。
これ以後の図１７乃至図２１は、図１５のＡ−Ａ線に沿った断面図を示している。
次に、図１７に示すように、例えば、窒素、酸素、塩化水素（Ｎ２，Ｏ２，ＨＣｌ）の混合ガス雰囲気中で、９００度の熱処理を行い、絶縁膜として機能するシリコン酸化膜２０６を所望の厚さまで形成する。
ここで、シリコン酸化膜２０６は、ナノワイアチャネルが形成される領域のＳｉ層２０２に形成されるシリコン酸化膜２０６ａ、ＳｉＧｅ層２０１の側壁に形成されるシリコン酸化膜２０６ｂ及びナノワイアチャネルが形成される領域以外のＳｉ層２０２に形成されるシリコン酸化膜２０６ｃの３つの領域で構成される。
この時、ＳｉＧｅ層２０１の側壁は窪んでいるため、シリコン酸化膜２０６ｂは、シリコン酸化膜２０６ａと比較して速く形成が進むという特徴を有する。そのため、シリコン酸化膜２０６ｂは、シリコン酸化膜２０６ａの膜厚よりも厚く形成できるという特徴を有する。
更に、ＳｉＧｅ層２０１は、Ｎ型の不純物をドープしている。そのため、シリコン酸化膜２０６ｂは、不純物による増速酸化の効果により、シリコン酸化膜２０６ａが形成される速度よりも速くなる。従って、シリコン酸化膜２０６ｂは、シリコン酸化膜２０６ａの膜厚よりも一層厚く形成できる。また、ナノワイアチャネルが形成される領域にＰ型の不純物がインプラされている場合でも、ＳｉＧｅ層２０１の不純物濃度（１×ｅ２０／ｃｍ３）と比較して、ナノワイアチャネルが形成される領域の不純物濃度（１×ｅ１７／ｃｍ３）は無視できるほど小さい。そのため、ナノワイアチャネルが形成される領域の増速酸化の効果は、無視することが出来る。従って、シリコン酸化膜２０６ｂは、シリコン酸化膜２０６ａの膜厚よりも一層厚く形成できる。
また、Ｓｉ層２０２のナノワイアチャネルが形成される領域を除いた領域にもＮ型の不純物をドープしている。そのため、シリコン酸化膜２０６ｃは、不純物による増速酸化の効果により、シリコン酸化膜２０６ａが形成する速度よりも速くなる。従って、シリコン酸化膜２０６ｃは、シリコン酸化膜２０６ａの膜厚よりも厚く形成できる。
次に、図１８に示すように、メタルＣＶＤ法により、金属化合物２０７をゲートダマシン溝に埋め込む。この金属化合物２０７は、例えば、窒化チタンとタングステンの化合物を用いる。その後、金属化合物２０７をＣＭＰによって平坦化する。続けて、ＲＩＥ法により、金属化合物２０７上にリセスを形成する。更に、ＣＶＤ法によりシリコン窒化膜２０８とα−シリコン層２０９をリセス内に形成する。その後、ＣＭＰ法によりα−シリコン層２０９を平坦化する。
次に、図１９に示すように、α−シリコン層２０９をマスクにしてシリコン窒化膜２０３ａ、シリコン酸化膜２０３ｂ及びシリコン窒化膜２０５ａを選択的に除去する。その後、α−シリコン層２０９を除去する。
その後、図２０に示すように、通常の工程で、ワイア状のＳｉ層２０２をナノワイアチャネル１０９とする。
その後、金属化合物２０７の側壁に絶縁膜１１３を形成する。更に、通常の工程で、Ｓｉ層２０２の上部、シリコン窒化膜２０８及び絶縁膜１１３の上部に絶縁膜１１４を形成する。更に、通常の工程で絶縁膜１１４にコンタクト孔を開口し、コンタクトプラグ１１１を形成する。
その後、図２１に示すように、通常の工程で配線層２１０を形成することで、本発明の実施形態に係わるＧＡＡトランジスタが完成する。
３． むすび
本発明によれば、ゲート・オール・アラウンドトランジスタのゲート電極に発生する寄生容量が低減される。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
１０１： 素子分離領域、 １０２： ＧＡＡトランジスタ、 １０３： ゲート電極、 １０４： ソース・ドレイン領域、 １０５： コンタクト部、 １０６： Ｐ＋型シリコン基板、 １０７：ＳｉＧｅ層、 １０８： Ｓｉ層、 １０９： ナノワイアチャネル、 １１０： ゲート絶縁膜、 １１１： コンタクトプラグ、 １１２：絶縁膜、１１３： 絶縁膜： １１４： 絶縁膜、 ２０１： ＳｉＧｅ層、 ２０２： Ｓｉ層、 ２０３： マスク材、 ２０３ａ： シリコン窒化膜、 ２０３ｂ： シリコン酸化膜、 ２０４： 素子分離絶縁膜、 ２０５： マスク材、 ２０５ａ： シリコン窒化膜、 ２０５ｂ： シリコン酸化膜、 ２０６： シリコン酸化膜、 ２０７： 金属化合物、 ２０８： シリコン窒化膜、 ２０９： α−シリコン層、 ２１０： 配線層。

Claims (5)

  1. シリコン基板と、
    前記シリコン基板上に一定の間隔をおいて形成される２つの第１の半導体層と、
    前記第１の半導体層それぞれの上部に形成され、前記第１の半導体層と構成材料が異なる第２の半導体層と、
    前記第２の半導体層との間にワイア状に形成されるチャネル領域と、
    前記チャネル領域を包み込むように形成された第１の絶縁膜と、
    前記２つの第１の半導体層が相対する側の側壁を覆う第２の絶縁膜と、
    前記２つの第２の半導体層が相対する側の側壁を覆う第３の絶縁膜と、
    前記第１、第２及び第３の絶縁膜上に形成されたゲート電極と
    を具備し、
    前記第２の絶縁膜は、前記第１の絶縁膜よりも厚く形成されることを特徴とする半導体装置。
  2. 前記第１の半導体層が相対する側の側壁は、それぞれ窪んでいることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３の絶縁膜は、前記第１の絶縁膜よりも厚く形成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１及び第２の半導体層はそれぞれ、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣのいずれかで構成されていることを特徴とする請求項１乃至３いずれか１項に記載の半導体装置。
  5. 第１導電型の半導体基板上に形成される第１の半導体層及び前記第１の半導体層と構成材料の異なる第２の半導体層を順次積層する工程と、
    前記第１の半導体層内に第２導電型の不純物をイオン注入する工程と、
    前記第２の半導体層をエッチングし、前記第２の半導体層中にワイア状のチャネル領域を形成する工程と、
    前記チャネル領域の下部に形成された前記第１の半導体層に等方エッチングを用いてエッチングを行う工程と、
    前記ソース・ドレイン領域を形成した後に、酸素ガスを含む雰囲気中で熱処理を施し絶縁膜を形成する工程と、
    前記絶縁膜を介し、前記チャネル領域を包み込むようにゲート電極を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
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