JP2006352125A - 多重チャンネルを有するｍｏｓ電界効果トランジスタの製造方法及びそれによって製造された多重チャンネルを有するｍｏｓ電界効果トランジスタ - Google Patents

多重チャンネルを有するｍｏｓ電界効果トランジスタの製造方法及びそれによって製造された多重チャンネルを有するｍｏｓ電界効果トランジスタ Download PDF

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Abstract

【課題】多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法を提供する。
【解決手段】半導体基板１０上にエッチング選択性のある第１物質層２０及び半導体層３０を順次に形成し、マスク層を用いたエッチング、埋め込み物質層形成、更に平坦化などにより、少なくとも一対の周囲が露出された半導体層３０ｂを形成する。その後周囲が露出された半導体層３０ｂを取り囲むゲート絶縁層９２ａ及びゲート電極層９０を形成し、ゲート電極層９０をマスクにして第１イオン注入領域９４、絶縁スペーサ９６をマスクにして第２イオン注入領域９８としソースドレイン領域とする。
【選択図】図１１Ｃ

Description

本発明は、半導体素子に係り、より詳細には、多重チャンネルを有するＭＯＳ電界効果トランジスタ(Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）及びその製造方法に関する。
過去数十年にわたって、ＶＬＳＩ(Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の基本的な挑戦は、高い収率と信頼性を有しつつ、絶えず増加するＭＯＳＦＥＴの集積に関するものである。これは、過度な短チャンネル効果なしにＭＯＳＦＥＴチャンネル長を縮小することによって、達成してきた。既に公知のように、短チャンネル効果は、ゲートとソース／ドレイン領域との間で共有される２次元の静電電荷に起因して、短チャンネル素子でしきい電圧の減少をいう。
単結晶シリコンを用いた素子のサイズは、集積度向上などの理由でもっと小さくならなければならないが、短チャンネル効果、予想されるチャンネル抵抗増加などによって、それに限界があるとされてきた。それにもかかわらず、シリコンが有する多くの利点のため、シリコンを基盤とするトランジスタの限界を克服するための実際的な努力が続いている。現在、新たに台頭されているシリコンナノワイヤーは、このようなシリコン基盤産業で予想される限界を克服する重要な鍵として注目されている。いろいろなシミュレーションや計算によれば、ナノワイヤーＭＯＳＦＥＴは、ドーピングがなく、チャンネル面積抵抗が増えるにしても、その構造的な特徴により電気伝導度が大きく増加するということが分かった。
しかし、このような微細なナノワイヤー構造のＭＯＳＦＥＴの製造は、非常に複雑であるという問題がある。
本発明は、上記問題を解決するために成されたものであって、ナノワイヤー構造を容易に具現できる製造方法として、自己整合的な方法で多重チャンネルを有するＭＯＳＦＥＴの製造方法を提供することを目的とする。
また、本発明は、上記問題を解決するために成されたものであって、前記のような本発明の製造方法により具現された多重チャンネルを有するＭＯＳＦＥＴを提供することを目的とする。
前記目的を達成するための本発明に係る多重チャンネルを有するＭＯＳＦＥＴの製造方法は、半導体基板上に互いに対してエッチング選択性のある第１物質層及び半導体層を少なくとも１回以上順次に形成する。次に、前記半導体層上に第１方向に延長されて所定の幅を有する第１マスク層パターンを形成した後、前記第１マスク層パターンをエッチングマスクとして使用して、前記半導体層及び前記第１物質層をエッチングして、前記第１マスク層パターンの両側に前記第１物質層が露出されるリセス領域を形成する。次に、前記第１マスク層パターンより狭幅を有する少なくとも一つ以上の縮小された第１マスク層パターンを形成した後、前記半導体基板の全面に埋め込み物質層を形成した後に前記縮小された第１マスク層パターンの上面が露出されるように表面を平坦化する。に、前記第１方向に垂直な第２方向に延長され、中間で前記縮小された第１マスク層パターンの上面を露出させる離隔された少なくとも一対の第２マスク層パターンを形成した後、前記第２マスク層パターン及び前記埋め込み物質層をエッチングマスクとして使用して、前記縮小された第１マスク層パターン、前記半導体層、及び前記第１物質層をエッチングして、前記第１物質層が露出される第１開口部を形成する。次に、前記第２マスク層パターンをエッチングマスクとして使用して、前記埋め込み物質層をエッチングして前記第１物質層が露出される第２開口部を形成した後、露出された前記第１物質層を除去して前記半導体層の周囲を露出させ、露出された前記半導体層を取り囲むゲート絶縁層及びゲート電極層を形成する。
次に、前記ゲート電極層を形成した以後に、前記ゲート電極層をエッチングマスクとして使用して、前記第２マスクパターン及び前記縮小された第１マスクパターンを除去して前記半導体層の上面を露出させ、前記ゲート電極層をイオン注入マスクとして使用して、不純物イオンを注入して前記ゲート電極層の両側に露出された前記半導体層に第１イオン注入領域を形成する。続いて、前記第１イオン注入領域を形成する段階後に、前記ゲート電極層の両側壁に絶縁スペーサを形成した後に不純物イオンを注入して、第２イオン注入領域を形成してもよい。
望ましくは、前記第１物質層は、シリコンゲルマニウム(ＳｉＧｅ)層であり、前記半導体層は、シリコン(Ｓｉ)層であり、前記第１マスク層及び第２マスク層は、窒化ケイ素層であり、前記埋め込み物質層は、酸化物層である。
前記第１物質層を除去する段階は、選択的エッチング法を使用して行え、前記第１物質層を除去した後、露出された半導体層を水素雰囲気下でアニーリングして、前記半導体層をナノワイヤー形状に形成する段階をさらに含むことができる。
また、前記ゲート電極層をエッチングマスクとして使用して、前記第２マスクパターン及び前記縮小された第１マスクパターンを除去して、前記半導体層の上面を露出させる段階後、前記第１イオン注入領域を形成する段階前に、前記埋め込み物質層を除去して前記第１物質層を露出させ、前記露出された第１物質層を除去する段階をさらに含むことができる。
また、前記第１イオン注入領域を形成する段階後に、前記埋め込み物質層を除去して前記第１物質層を露出させる段階及び前記露出された第１物質層を除去する段階をさらに含むことができる。
また、前記目的を達成するための本発明に係る多重チャンネルを有するＭＯＳＦＥＴは、半導体基板と、前記半導体基板上で対向する側壁を有し、離隔されている一対の第１物質層パターンと、前記第１物質層パターン上に形成され、前記対向する第１物質層パターンの側壁の間では、前記半導体基板及び前記半導体基板の上面と水平方向に互いに離隔された少なくとも二つ以上のブリッジ部分を有する半導体層パターンであって、前記ブリッジ部分の半導体層は、チャンネル領域をなし、前記ブリッジ部分と連結される両側の半導体層は、それぞれソース領域及びドレイン領域をなす前記半導体層パターンと、前記半導体層パターンの前記チャンネル領域の周囲を取り囲むゲート絶縁層と、前記チャンネル領域を取り囲み、前記ゲート絶縁層上に形成されたゲート電極層と、を備える。
望ましくは、前記チャンネル領域は、ナノワイヤー形状を有し、前記チャンネル領域は、水平方向の上部で垂直にさらに複数形成される。
望ましくは、前記第１物質層は、半導体層から形成されており、前記ソース領域及びドレイン領域は、前記半導体層パターン及び前記第１物質層まで延び、例えば、前記第１物質層パターンは、シリコンゲルマニウム(ＳｉＧｅ)層であり、前記半導体層パターンは、シリコン(Ｓｉ)層である。
また、前記第１物質層は、絶縁物質層から形成されており、前記ソース領域及びドレイン領域は、前記半導体層パターン内にのみ形成され、前記半導体層パターンは、前記半導体基板からフローティングされる。
本発明によれば、第１マスクパターンの幅及び第２マスクパターン間の距離を制御することで、自己整合的に多重チャンネルを有するＭＯＳＦＥＴを容易に製造することができる。
本発明によれば、第１マスク層パターン及び第２マスク層パターンの幅を調整し、これに自己整合される多重のナノワイヤー形状のチャンネル領域を有するＭＯＳＦＥＴを容易に具現することができる。
以下、添付した図面に基づき、本発明の望ましい実施形態を詳細に説明する。本発明はここで説明する実施形態に限定されず、他の形態で具体化される。本発明の実施形態は、本発明の技術的思想が徹底して完全に開示されるように、また当業者に本発明の技術的思想を十分に伝えるために例示的に提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張された。また、同じ参照番号は同じ構成要素を示している。
図１〜図６、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、及び図１２は、本発明の第１実施形態に係る多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図であり、図７Ｂは、図７ＡのＡ−Ａ’線の断面図であり、図７Ｃ、図８Ｂ、図９Ｃ、及び図１０Ｂは、Ｂ−Ｂ’線の断面図である。
図１を参照すれば、例えば、単結晶シリコンからなる半導体基板１０上に前記半導体基板１０とエッチング選択性のある第１物質層２０を形成する。第１物質層２０上には、第１物質層２０とエッチング選択性がある半導体層３０を形成する。第１物質層２０は、半導体基板１０及び半導体層３０に対して何れもエッチング選択性のある物質を選択して形成する。本実施形態において、第１物質層２０は、シリコンゲルマニウム(ＳｉＧｅ)から形成し、半導体層３０は、シリコンから形成する。一方、本実施形態において、第１物質層２０及び半導体層３０は、厚さ制御に優れ、表面特性に優れたエピタキシャル成長法により形成される。一方、第１物質層２０及び半導体層３０は、化学気相蒸着法により形成されてもよい。第１物質層２０は、シリコンゲルマニウム以外にシリコン酸化物から形成されてもよい。
半導体層３０上には、半導体層３０と第１マスク層５０との間に第１パッド層４０をさらに形成することができる。本実施形態において、第１パッド層４０は酸化ケイ素であり、第１マスク層５０は窒化ケイ素である。
図２を参照すれば、一般的なフォトリソグラフィ技術を使用して所定の幅Ｗ１を有し、第１方向に長く延びた第１マスク層パターン５０’を形成する。第１マスク層パターン５０’の幅は、活性領域の幅を限定する要素である。続いて、第１マスク層パターン５０’(または、示されていないが、第１マスク層パターン５０’上に形成される対応するフォトレジストパターンと共に)をエッチングマスクとして使用して、第１パッド層４０、半導体層３０、第１物質層２０をエッチングして、第１マスク層パターン５０’の両側壁の下にリセス領域６０、例えば、トレンチ領域を形成する。リセス領域６０は、前記第１マスク層パターン５０’のように第１方向に沿って長く形成され、リセス領域６０の深さは、少なくとも第１物質層２０の一部が露出されるほどにし、望ましくは、半導体基板１０の表面の一部が除去されて、リセス領域６０の底は、半導体基板１０となる。
図３を参照すれば、第１マスク層パターン５０’に対してトリミング工程を行って、その幅がＷ１からＷ２に縮小された第１マスク層パターン５０ａを形成する。前記トリミング工程は、窒化ケイ素に対してリン酸を使用して行うことができる。前記縮小された第１マスク層パターン５０ａの幅Ｗ２及びその形成位置は、後続の工程により形成されるチャンネル領域の位置及び幅を決定する。
図４を参照すれば、半導体基板１０の全表面上に埋め込み物質層７０を形成した後、前記縮小された第１マスク層パターン５０ａの表面が露出されるように表面を平坦化する工程を行う。埋め込み物質層７０は、絶縁物質層であり、例えば、高密度プラズマ(ＨＤＰ)オキシドから形成することができ、埋め込み物質層７０がリセス領域６０及び第１パッド層４０上の第１マスク層５０がトリミングされて除去された部分にも充填されるようにし、化学機械的研磨(ＣＭＰ)工程を通じて平坦化されうる。
図５を参照すれば、表面平坦化が行われた前記結果構造物上に第２マスク層８０を形成する。第２マスク層８０は、下地層とのエッチング選択性を考慮して適切な物質を選択して単層または複層の形態から形成することができ、本実施形態では、第２パッド層８２として酸化ケイ素を使用し、第２マスク層８４として窒化ケイ素からなる二重層で形成した。第２マスク層８４が窒化ケイ素膜である場合には、第１マスク層５０の厚さより１．２倍以上の厚さを有するように形成することができる。
図６を参照すれば、第２マスク層８０を通常のフォトリソグラフィ工程を使用して第２マスク層パターン８０ａを形成する。第２マスク層パターン８０ａは、第１方向に長く延びる第１マスク層パターン５０’と垂直な第２方向に長く延びる少なくとも一対から形成される。互いに離隔された第２マスク層パターン８０ａの間では、前記縮小された第１マスク層パターン５０ａの表面一部が露出される。対向する第２マスク層パターン８０ａ間の離隔距離Ｗ３は、後続の工程により形成される半導体チャンネル領域の長さを限定する要素となる。
図７Ａ〜図７Ｃを参照すれば、第２マスク層パターン８０ａ及び埋め込み物質層７０をエッチングマスクとして使用して、前記縮小された第１マスク層パターン５０ａ、第１パッド層４０、半導体層３０、第１物質層２０、及び半導体基板１０の表面一部をエッチングして、第１開口部６２を形成する。図７Ｂは、図７ＡのＡ−Ａ’線の断面図であり、図７Ｃは、Ｂ−Ｂ’線の断面図である。第１開口部６２は、少なくとも第１物質層２０の側壁一部が露出されねばならず、本実施形態では、後続工程で第１物質層２０の除去が容易になるように、半導体基板１０の表面一部まで露出されるようにエッチング工程を行う。したがって、第１開口部６２の底は、半導体基板１０となる。図面では、第１開口部６２が内部に形成されたパターンを区別するために、参照番号をそれぞれ前記縮小された第１マスク層パターン５０ｂ、第１パッド層４０ａ、半導体層３０ａ、第１物質層２０ａと表記している。
図８Ａ及び図８Ｂを参照すれば、第２マスク層パターン８０ａをエッチングマスクとして使用して、第１開口部６２の両側に残留する埋め込み物質層７０を除去して一対の第２開口部６４を形成する。図８Ｂは、図８Ａの図７Ｃと同じようなＢ−Ｂ’線の断面図である。第２開口部６４は、少なくとも第１物質層２０ａの側壁一部が露出されねばならず、本実施形態では、後続の工程で第１物質層２０ａの除去が容易になるように、半導体基板１０の表面一部まで露出されるようにエッチング工程を行う。したがって、第２開口部６４の底は、やはり半導体基板１０となる。この結果、第２マスク層パターン８０ａに平行な第２方向に沿って第１開口部６２と第２開口部６４との間には、半導体基板１０／第１物質層２０ａ／半導体層３０ａパターンからなる、前記縮小された第１マスク層パターン５０ａの幅Ｗ２と同じ距離ほど離隔された一対のスタックが残留する。
図９Ａ〜図９Ｃを参照すれば、露出された第１物質層２０ａを除去して半導体層３０ａを半導体基板１０と離隔させて、半導体層３０ａと半導体基板１０との間に空間を形成させる。これにより、第１方向に互いに離隔された第１物質層パターン２０ｂが形成される。図９Ｃは、図９Ａの図７Ｃと同じようなＢ−Ｂ’線の断面図である。したがって、互いに離隔された第２マスク層パターン８０ａの下部に存在する半導体層パターン３０ａの間では、これらを連結するブリッジ形態の半導体層パターン３０ｂが形成される。第１物質層２０ｂを除去する工程は、選択的エッチング工程によって行われ、前記エッチング工程は、シリコンに対してシリコンゲルマニウムのエッチング速度が非常に速い(例えば、シリコンに比べて約５０倍速い)エッチング液、例えば、過酢酸を含むエッチング液を使用することができる。特に、過酢酸(ＣＨ３ＣＯＯＯＨ)、フッ酸(ＨＦ)、純水からなるエッチング液、または、過酢酸(ＣＨ３ＣＯＯＯＨ)、フッ酸(ＨＦ)、酢酸(ＣＨ３ＣＯＯＨ)からなるエッチング液を使用することができる。
図１０Ａ及び図１０Ｂを参照すれば、ブリッジ形態に露出された半導体層パターン３０ｂの周囲にゲート絶縁層９２ａを形成した後、ゲート絶縁層９２ａ上にゲート電極物質層を形成した後に平坦化してゲート電極層９０を形成する。図１０Ｂは、図１０Ａの図７Ｃと同じようなＢ−Ｂ’線の断面図である。ゲート絶縁層９２ａの形成工程は、酸化工程によって行い、したがって、半導体層パターン３０ｂを取り囲む形態で酸化ケイ素からなるゲート絶縁層９２ａが形成され、この時、半導体層パターン３０ｂの下部に露出された半導体基板１０の表面にも絶縁物質層９２ｂが形成される。
一方、図９Ｂ及び図１０Ｂに示すように、ゲート絶縁層３０ｂを形成する前に、前記結果構造物に対して約７００〜９００℃、望ましくは、約７８０〜８５０℃の温度でアニーリングを行えば、角のある部分が丸くなって半導体層パターン３０ｂは、円形または楕円形の断面を有するナノワイヤー形状に形成される。本発明において後続の工程によりトランジスタのチャンネル領域としての役割を行う前記半導体層パターン３０ｂは、ワイヤー形状、四角形またはピン形状などの多様な形状を有することが可能であることは言うまでもない。前記ナノワイヤー形状の半導体層パターン３０ｂの直径は、設計によって多様に形成可能であるが、例えば、２０ｎｍ以下の直径を有するように形成することが望ましい。
図１１Ａ〜図１１Ｃは、ゲート電極層９０の両側壁の下部の半導体層パターン３０ａ内にソース／ドレイン領域を形成するためにイオン注入を行うことを説明する図面である。図１１Ｂは、図１１Ａの図７Ｃと同じような第１方向であるＡ−Ａ’線の断面図であるが、チャンネル領域となる半導体層パターン３０ｂ上に切断した断面図であり、図１１Ｃは、図１１Ｂで示された図面による工程の後続工程を行った後に同一位置を切断した断面図である。ゲート電極層９０を形成した後、これをエッチングマスクとして使用して、ゲート電極層９０の両側壁に残留する第２マスク層パターン８０ａを除去し、続いて、半導体層パターン３０ａの上面が露出されるまで第１マスク層パターン５０ｂ、第１パッド層４０ａ、及び埋め込み物質層７０ａの一部を除去する。
次に、露出された半導体層パターン３０ａの表面に対して不純物イオンを、後続の工程により形成される第２イオン注入領域９８に比べて相対的に低濃度でイオン注入して、第１イオン注入領域９４を形成する。第１イオン注入領域９４は、半導体層パターン３０ｂの上側部にのみ形成されてもよく、さらに深い位置である第１物質層パターン２０ｂまで延びてもよい。続いて、第１イオン注入領域９４が形成された半導体基板１０の全面に絶縁物質層、例えば、酸化ケイ素または窒化ケイ素を厚く形成させた後に、エッチバックしてゲート電極層９０の両側壁に絶縁スペーサ９６を形成する。
次に、絶縁スペーサ９６をイオン注入マスクとして、第１イオン注入領域９４に比べて相対的に高濃度でイオン注入して、第２イオン注入領域９８を形成する。第２イオン注入領域９８も半導体層パターン３０ｂにのみ形成されてもよく、さらに深い位置である第１物質層パターン２０ｂまで延びてもよい。したがって、第１イオン注入領域９４／第２イオン注入領域９８で構成されたソース領域／ドレイン領域を形成する。
図１２を参照すれば、半導体基板１０の全面に層間絶縁物質を形成した後、表面を平坦化する工程を行って層間絶縁層７２を形成し、続いて、第１イオン注入領域９４／第２イオン注入領域９８で構成されたソース領域／ドレイン領域を露出させるコンタクトホールを形成した後、導電物質を充填してソースコンタクト９４Ｓ及びドレインコンタクト９４Ｄを形成して、多重チャンネルを備えるＭＯＳＦＥＴの形成を完了する。
図２０及び図２１を参照すれば、本発明の第１実施形態によって具現した二重チャンネルを有するＭＯＳＦＥＴに対して、図２０は、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの関係を示すグラフであり、図２１は、ドレイン電圧Ｖｄに対するドレイン電流Ｉｄの関係を示すグラフである。本実施形態で具現したナノワイヤー形状の半導体層パターン３０ｂは、幅が約１５ｎｍであり、高さは、約４ｎｍ程度の楕円形に形成され、図２０及び図２１に示されているように、ナノワイヤーの直径が１５ｎｍであり、二重に形成されたことを基準として電圧は、１００ｎＡのドレイン電流に対して約０．０３Ｖであることを示し、スイング値が７１ｍＶ／ｄｅｃａｄｅであり、ＤＩＢＬ(Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ)値が３１ｍＶ／Ｖであり、Ｖｇ−Ｖｔ＝１Ｖでドレインオン電流Ｉｄは、８０．５μＡ(ナノワイヤー１個当り約４０μＡ)を示している。
したがって、本発明によってゲート長が非常に小さくなるにもかかわらず、ＤＩＢＬ、スイングなどに大きい劣化がないことが分かる。
図１３〜図１５は、本発明の第２実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。
図１３を参照すれば、図１１Ａ及び図１１Ｃで半導体層パターン３０ａの表面を露出させた後、イオン注入工程によりソース領域／ドレイン領域を形成した後、続いてゲート電極層９０の側壁に残留する埋め込み物質層７０ｂを除去する。埋め込み物質層７０ｂは、第１物質層パターン２０ｂが露出されるまで行い、半導体基板１０の表面が露出されるまで行うか、または図１３に示すように半導体基板１０の表面に埋め込み物質層７０ｃの一部を残留させてもよい。
図１４を参照すれば、図９Ａで説明したような方式で露出された第１物質層パターン２０ｂを選択的にエッチングして除去する。図１４に示すように半導体基板１０と半導体層パターン３０ａとは、互いに分離されるように半導体層パターン３０ａがフローティングされる。第１物質層パターン２０ｂの一部のみが除去されて、外側で半導体基板１０と半導体層パターン３０ａとは、電気的に連結されることもできる。
図１５を参照すれば、前記結果構造物の全面に絶縁性の層間絶縁物質を蒸着した後、表面平坦化を行って層間絶縁層パターン７２ｂを形成する。したがって、第１物質層パターン２０ｂが除去された部分にも絶縁物質の層間絶縁層７２ｂが形成される。
続いて、図１２と同じように第１イオン注入領域９４／第２イオン注入領域９８で構成されたソース領域／ドレイン領域を露出させるコンタクトホールを形成した後、導電物質を充填してソースコンタクト９４Ｓ及びドレインコンタクト９４Ｄを形成して、多重チャンネルを備えるＭＯＳＦＥＴの形成を完了する。
第２実施形態では、ソース／ドレイン領域のためのイオン注入工程を図１１Ｃで説明した段階で予め行った後に図１３の工程を行うか、または図１３の工程段階を終えた後に行ってもよい。
図１６及び図１７は、本発明の第３実施形態を説明するための斜視図及び断面図である。図１６は図１に対応し、図１７は図１０Ｂに対応する。本実施形態では、ナノワイヤー構造の半導体層パターン３０ｂが半導体基板１０の上面に対して垂直な方向に複数形成されることが可能であるということを示す。
図１６を参照すれば、半導体基板１０上に互いにエッチング選択性のある第１物質層２０及び半導体層３０が順次に反復形成される。図１６では、第１物質層２０／半導体層３０単位が２回形成されたことを示しているが、必要によってそれ以上の回数で形成されうる。以後の工程は、第１実施形態と同じように行われる。
図１７を参照すれば、半導体基板１０の上面に垂直な方向に２個の半導体層パターン３０ｂが形成されて、全体的に４個のナノワイヤー形状の半導体層パターン３０ｂ、すなわち４個のチャンネル領域が形成されたことを示す。
図１８及び図１９は、本発明の第４実施形態を説明するための斜視図及び断面図である。図１８は図３に対応し、図１９は図１０Ｂに対応する。本実施形態では、ナノワイヤー構造の半導体層パターン３０ｂが半導体基板１０の上面に対して水平方向に複数形成されることが可能であるということを示す。
図１８を参照すれば、図２における第１パッド層４０上に残留する第１マスク層パターン５０’を第２方向に沿って適切なエッチング方法を使用して、２個の縮小された第１マスク層パターン５０ａを形成した様子を示す。図１８では、第１マスク層パターン５０ａが水平方向に２つ形成されたことを示しているが、必要によってそれ以上の回数で形成されうる。以後の工程は、第１実施形態と同じように行われる。
図１９を参照すれば、半導体基板１０の上面に水平方向に３個の半導体層パターン３０ｂが形成されたものであり、３個のナノワイヤー形状の半導体層パターン３０ｂ、すなわち３個のチャンネル領域が形成されたことを示す。
以上、本発明の実施形態ついて詳細に説明したが、本発明は、前述した実施形態及び添付された図面によって限定されるものではなく、本発明の技術的思想を外れない範囲内で多様な置換、変形、及び変更が可能であるということは、当業者にとって明白である。
本発明は、半導体素子関連の技術分野に有用である。
本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 図７ＡのＡ−Ａ’線の断面図である。 図７ＡのＢ−Ｂ’線の断面図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 図８Ａの図７Ｃと同じようなＢ−Ｂ’線方向の断面図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 図９Ｂの図７Ｃと同じようなＢ−Ｂ’線の断面図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 図１０Ａの図７Ｃと同じようなＢ−Ｂ’線の断面図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 図１１Ａの図７Ｂと同じようなＡ−Ａ’線の断面図であって、チャンネル領域が通過する部分を切断した断面図である。 図１１Ｂと同じ部分を切断した断面図であって、絶縁スペーサが形成された様子を示す断面図である。 本発明の第１実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第２実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第２実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第２実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す斜視図である。 本発明の第３実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す図１に対応する斜視図である。 本発明の第３実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す図１０Ｂに対応する断面図である。 本発明の第４実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す図３に対応する斜視図である。 本発明の第４実施形態による多重チャンネルを有するＭＯＳＦＥＴを製造する過程を示す図１０Ｂに対応する断面図である。 本発明によるＭＯＳＦＥＴのゲート電圧Ｖｇに対するドレイン電流Ｉｄの関係を示すグラフである。 本発明によるＭＯＳＦＥＴのドレイン電圧Ｖｄに対するドレイン電流Ｉｄの関係を示すグラフである。
符号の説明
１０ 半導体基板、
２０ 第１物質層、
３０ 半導体層、
４０ 第１パッド層、
５０ 第１マスク層、
６０ リセス領域、
６２ 第１開口部、
６４ 第１開口部、
７０ 埋め込み物質層、
７２ 層間絶縁層、
８０、８４ 第２マスク層、
８２ 第２パッド層、
９０ ゲート電極層、
９２ａ ゲート絶縁層、
９４ 第１イオン注入領域、
９４Ｓ ソースコンタクト、
９４Ｄ ドレインコンタクト、
９６ 絶縁スペーサ、
９８ 第１イオン注入領域。

Claims (22)

  1. 半導体基板上に互いに対してエッチング選択性のある第１物質層及び半導体層を少なくとも１回以上順次に形成する段階と、
    前記半導体層上で第１方向に延長され、所定の幅を有する第１マスク層パターンを形成する段階と、
    前記第１マスク層パターンをエッチングマスクとして使用して、前記半導体層及び前記第１物質層をエッチングして、前記第１マスク層パターンの両側に前記第１物質層を露出されるリセス領域を形成する段階と、
    前記第１マスク層パターンより狭い幅を有する少なくとも一つの縮小された第１マスク層パターンを形成する段階と、
    前記半導体基板の全面に埋め込み物質層を形成した後、前記縮小された第１マスク層パターンの上面が露出されるように表面を平坦化する段階と、
    前記第１方向に垂直な第２方向に延長され、前記縮小された第１マスク層パターンの上面を露出させる離隔された少なくとも一対の第２マスク層パターンを形成する段階と、
    前記第２マスク層パターン及び前記埋め込み物質層をエッチングマスクとして使用して、前記縮小された第１マスク層パターン、前記半導体層、及び前記第１物質層をエッチングして、前記第１物質層が露出される第１開口部を形成する段階と、
    前記第２マスク層パターンをエッチングマスクとして使用し、前記埋め込み物質層をエッチングして、前記第１物質層が露出される第２開口部を形成する段階と、
    露出された前記第１物質層を除去して、前記半導体層の周囲を露出させる段階と、
    露出された前記半導体層を取り囲むゲート絶縁層及びゲート電極層を形成する段階と、を含む多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  2. 露出された前記半導体層を取り囲むゲート絶縁層及びゲート電極層を形成する段階の後に、
    前記ゲート電極層をエッチングマスクとして使用して、前記第２マスク層パターン及び前記縮小された第１マスク層パターンを除去して、前記半導体層の上面を露出させる段階と、
    前記ゲート電極層をイオン注入マスクとして使用して、不純物イオンを注入して前記ゲート電極層の両側に露出された前記半導体層に第１イオン注入領域を形成する段階と、
    をさらに含むことを特徴とする請求項１に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  3. 前記第１イオン注入領域を形成する段階の後、
    前記ゲート電極層の両側壁に絶縁スペーサを形成した後に、不純物イオンを注入して第２イオン注入領域を形成する段階をさらに含むことを特徴とする請求項２に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  4. 前記第２イオン注入領域を形成する段階の後に、
    前記露出された半導体層の表面をシリサイド化する段階と、
    前記結果物の全面に層間絶縁層を形成する段階と、
    をさらに含むことを特徴とする請求項３に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  5. 前記ゲート電極層をエッチングマスクとして使用して、前記第２マスクパターン及び前記縮小された第１マスクパターンを除去して、前記半導体層の上面を露出させる段階の後、前記第１イオン注入領域を形成する段階の前に、
    前記埋め込み物質層を除去して前記第１物質層を露出させる段階と、
    前記露出された第１物質層を除去する段階と、
    をさらに含むことを特徴とする請求項２に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  6. 前記第１イオン注入領域を形成する段階の後に、
    前記埋め込み物質層を除去して前記第１物質層を露出させる段階と、
    前記露出された第１物質層を除去する段階と、をさらに含むことを特徴とする請求項２に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  7. 前記第１物質層は、ＳｉＧｅ層であり、前記半導体層は、Ｓｉ層であることを特徴とする請求項１に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  8. 前記第１物質層を除去する段階は、過酢酸を含むエッチング液を使用して行うことを特徴とする請求項７に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  9. 前記ＳｉＧｅ層及び前記Ｓｉ層は、エピタキシャル成長によって形成することを特徴とする請求項７に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  10. 前記第１マスク層パターン及び前記第２マスク層パターンは、窒化ケイ素層を含むことを特徴とする請求項１に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  11. 前記第１物質層及び半導体層を少なくとも１回順次に形成する段階の後に、
    前記第１マスク層パターンと前記半導体層との間にパッド層を形成する段階をさらに含むことを特徴とする請求項１に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  12. 前記第１マスク層は、窒化ケイ素層であり、前記縮小された第１マスク層パターンは、前記第１マスク層パターンをリン酸でトリミングして形成することを特徴とする請求項１に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  13. 前記埋め込み物質層は、酸化物層であることを特徴とする請求項１に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  14. 前記第１開口部の底は、前記半導体基板に至ることを特徴とする請求項１に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  15. 露出された前記第１物質層を除去して、前記半導体層の周囲を露出させる段階の後に、
    露出された前記半導体層を水素雰囲気下でアニーリングして、前記半導体層をナノワイヤー形状に形成する段階をさらに含むことを特徴とする請求項１に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法。
  16. 半導体基板と、
    前記半導体基板上で対向する側壁を有し、離隔されている一対の第１物質層パターンと、
    前記第１物質層パターン上に形成され、前記対向する第１物質層パターンの側壁間では、前記半導体基板及び前記半導体基板の上面と水平方向に互いに離隔された少なくとも二つのブリッジ部分を有する半導体層パターンであって、前記ブリッジ部分の半導体層は、チャンネル領域をなし、前記ブリッジ部分と連結される両側の半導体層は、それぞれソース領域及びドレイン領域をなす前記半導体層パターンと、
    前記半導体層パターンの前記チャンネル領域の周囲を取り囲むゲート絶縁層と、
    前記チャンネル領域を取り囲み、前記ゲート絶縁層上に形成されたゲート電極層と、
    を備える多重チャンネルを有するＭＯＳ電界効果トランジスタ。
  17. 前記チャンネル領域は、ナノワイヤー形状を有することを特徴とする請求項１６に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタ。
  18. 前記チャンネル領域は、前記半導体基板の上面と垂直に複数形成されたことを特徴とする請求項１６に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタ。
  19. 前記第１物質層パターンは、半導体層から形成されており、前記ソース領域及びドレイン領域は、前記半導体層パターン及び前記第１物質層まで延びていることを特徴とする請求項１６に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタ。
  20. 前記第１物質層パターンは、ＳｉＧｅ層であり、前記半導体層パターンは、Ｓｉ層であることを特徴とする請求項１６に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタ。
  21. 前記第１物質層は、絶縁物質層から形成されており、前記ソース領域及びドレイン領域は、前記半導体層パターン内にのみ形成されたことを特徴とする請求項１６に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタ。
  22. 前記半導体層パターンは、前記半導体基板からフローティングされていることを特徴とする請求項１６に記載の多重チャンネルを有するＭＯＳ電界効果トランジスタ。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076938A (ja) * 2008-10-17 2009-04-09 National Chiao Tung Univ サスペンデッドナノワイヤチャネルを有するトランジスタ構造とその製造方法
JP2010272859A (ja) * 2009-05-21 2010-12-02 Internatl Business Mach Corp <Ibm> 電界効果トランジスタ（ｆｅｔ）インバータとその製造方法（単一ゲート・インバータのナノワイヤ・メッシュ）
JP2011003797A (ja) * 2009-06-19 2011-01-06 Toshiba Corp 半導体装置及びその製造方法
JP2011066152A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 半導体装置およびその製造方法
JP2011066151A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 半導体装置およびその製造方法
JP2012518269A (ja) * 2009-02-17 2012-08-09 インターナショナル・ビジネス・マシーンズ・コーポレーション ナノワイヤ・メッシュ・デバイス及びその製造方法
JP2014505995A (ja) * 2010-12-01 2014-03-06 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造
JPWO2019150856A1 (ja) * 2018-01-30 2021-01-28 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801063B1 (ko) * 2006-10-02 2008-02-04 삼성전자주식회사 게이트 올 어라운드형 반도체 장치 및 그 제조 방법
US7821061B2 (en) * 2007-03-29 2010-10-26 Intel Corporation Silicon germanium and germanium multigate and nanowire structures for logic and multilevel memory applications
US7727830B2 (en) * 2007-12-31 2010-06-01 Intel Corporation Fabrication of germanium nanowire transistors
KR20090089108A (ko) * 2008-02-18 2009-08-21 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치
US7851790B2 (en) * 2008-12-30 2010-12-14 Intel Corporation Isolated Germanium nanowire on Silicon fin
US8546269B2 (en) * 2009-04-03 2013-10-01 International Business Machines Corporation Top-down nanowire thinning processes
US8384065B2 (en) * 2009-12-04 2013-02-26 International Business Machines Corporation Gate-all-around nanowire field effect transistors
US8129247B2 (en) 2009-12-04 2012-03-06 International Business Machines Corporation Omega shaped nanowire field effect transistors
US8455334B2 (en) * 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8143113B2 (en) * 2009-12-04 2012-03-27 International Business Machines Corporation Omega shaped nanowire tunnel field effect transistors fabrication
US8173993B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
US8722492B2 (en) * 2010-01-08 2014-05-13 International Business Machines Corporation Nanowire pin tunnel field effect devices
US8399314B2 (en) 2010-03-25 2013-03-19 International Business Machines Corporation p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
US8324940B2 (en) 2010-04-13 2012-12-04 International Business Machines Corporation Nanowire circuits in matched devices
US8361907B2 (en) 2010-05-10 2013-01-29 International Business Machines Corporation Directionally etched nanowire field effect transistors
US8324030B2 (en) 2010-05-12 2012-12-04 International Business Machines Corporation Nanowire tunnel field effect transistors
US8835231B2 (en) 2010-08-16 2014-09-16 International Business Machines Corporation Methods of forming contacts for nanowire field effect transistors
US8536563B2 (en) 2010-09-17 2013-09-17 International Business Machines Corporation Nanowire field effect transistors
US8722472B2 (en) 2011-12-16 2014-05-13 International Business Machines Corporation Hybrid CMOS nanowire mesh device and FINFET device
US8563376B2 (en) 2011-12-16 2013-10-22 International Business Machines Corporation Hybrid CMOS nanowire mesh device and bulk CMOS device
US8709888B2 (en) 2011-12-16 2014-04-29 International Business Machines Corporation Hybrid CMOS nanowire mesh device and PDSOI device
CN106887453B (zh) * 2011-12-19 2020-08-21 英特尔公司 Ⅲ族-n纳米线晶体管
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
CN104126228B (zh) 2011-12-23 2016-12-07 英特尔公司 非平面栅极全包围器件及其制造方法
WO2013101237A1 (en) * 2011-12-31 2013-07-04 Intel Corporation Hard mask etch stop for tall fins
US8889564B2 (en) * 2012-08-31 2014-11-18 International Business Machines Corporation Suspended nanowire structure
US8679902B1 (en) 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor
US9035277B2 (en) 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9224866B2 (en) * 2013-08-27 2015-12-29 Globalfoundries Inc. Suspended body field effect transistor
US9070770B2 (en) 2013-08-27 2015-06-30 International Business Machines Corporation Low interfacial defect field effect transistor
US9362397B2 (en) 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
CN104517847B (zh) * 2013-09-29 2017-07-14 中芯国际集成电路制造(上海)有限公司 无结晶体管及其形成方法
US9508796B2 (en) * 2013-10-03 2016-11-29 Intel Corporation Internal spacers for nanowire transistors and method of fabrication thereof
US9570609B2 (en) 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
US9484423B2 (en) 2013-11-01 2016-11-01 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet III-V channel FETs
US9093302B2 (en) * 2013-11-13 2015-07-28 Globalfoundries Inc. Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices
US9966471B2 (en) * 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9647098B2 (en) 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US9343529B2 (en) * 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
US9362354B1 (en) 2015-02-18 2016-06-07 International Business Machines Corporation Tuning gate lengths in semiconductor device structures
US20160372600A1 (en) * 2015-06-19 2016-12-22 International Business Machines Corporation Contact-first field-effect transistors
US9627330B2 (en) * 2015-07-13 2017-04-18 International Business Machines Corporation Support for long channel length nanowire transistors
KR102373620B1 (ko) 2015-09-30 2022-03-11 삼성전자주식회사 반도체 장치
US10204985B2 (en) * 2015-11-16 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9431301B1 (en) * 2015-12-10 2016-08-30 International Business Machines Corporation Nanowire field effect transistor (FET) and method for fabricating the same
KR102409962B1 (ko) * 2015-12-16 2022-06-16 삼성전자주식회사 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324200A (ja) * 2002-05-02 2003-11-14 Tokyo Inst Of Technol 電界効果トランジスタ及びその製造方法
JP2004128508A (ja) * 2002-10-01 2004-04-22 Samsung Electronics Co Ltd 多重チャンネルを有するモストランジスター及びその製造方法
JP2004349702A (ja) * 2003-05-20 2004-12-09 Sharp Corp シリコン・オン・ナッシング製造プロセス
WO2005036638A1 (ja) * 2003-10-10 2005-04-21 Tokyo Institute Of Technology 半導体基板、半導体装置及び半導体基板の作製方法
JP2005142265A (ja) * 2003-11-05 2005-06-02 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3219307B2 (ja) * 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JPH118390A (ja) 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE10036897C1 (de) 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
US6635923B2 (en) 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
US6689650B2 (en) 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
KR100544324B1 (ko) 2003-07-09 2006-01-23 학교법인고려중앙학원 실린더 형태의 게이트를 갖는 나노 전자소자의 제조 방법및 나노 전자소자
KR100515061B1 (ko) * 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324200A (ja) * 2002-05-02 2003-11-14 Tokyo Inst Of Technol 電界効果トランジスタ及びその製造方法
JP2004128508A (ja) * 2002-10-01 2004-04-22 Samsung Electronics Co Ltd 多重チャンネルを有するモストランジスター及びその製造方法
JP2004349702A (ja) * 2003-05-20 2004-12-09 Sharp Corp シリコン・オン・ナッシング製造プロセス
WO2005036638A1 (ja) * 2003-10-10 2005-04-21 Tokyo Institute Of Technology 半導体基板、半導体装置及び半導体基板の作製方法
JP2005142265A (ja) * 2003-11-05 2005-06-02 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076938A (ja) * 2008-10-17 2009-04-09 National Chiao Tung Univ サスペンデッドナノワイヤチャネルを有するトランジスタ構造とその製造方法
JP2012518269A (ja) * 2009-02-17 2012-08-09 インターナショナル・ビジネス・マシーンズ・コーポレーション ナノワイヤ・メッシュ・デバイス及びその製造方法
JP2010272859A (ja) * 2009-05-21 2010-12-02 Internatl Business Mach Corp <Ibm> 電界効果トランジスタ（ｆｅｔ）インバータとその製造方法（単一ゲート・インバータのナノワイヤ・メッシュ）
JP2011003797A (ja) * 2009-06-19 2011-01-06 Toshiba Corp 半導体装置及びその製造方法
JP2011066152A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 半導体装置およびその製造方法
JP2011066151A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 半導体装置およびその製造方法
JP2014505995A (ja) * 2010-12-01 2014-03-06 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造
JPWO2019150856A1 (ja) * 2018-01-30 2021-01-28 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP7289797B2 (ja) 2018-01-30 2023-06-12 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US11728403B2 (en) 2018-01-30 2023-08-15 Sony Semiconductor Solutions Corporation Semiconductor device

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