JP2011066152A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】駆動電流の増大を図る。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層１１と、前記第１半導体層上に形成された第１部分１２ａと、前記ソース／ドレイン領域の間に位置するチャネル領域に線状に形成された第２部分１２ｂと、を有する第２半導体層１２と、前記第２半導体層の前記第２部分の周囲に絶縁膜１７を介して形成されたゲート電極１８と、を具備し、前記第２半導体層の前記第２部分の膜厚は、前記第２半導体層の前記第１部分の膜厚より小さい。
【選択図】 図２

Description

本発明は、ＧＡＡ（Gate All Around）構造のトランジスタを有する半導体装置およびその製造方法に関する。
例えばスピン注入型のＭＲＡＭは、メモリセルに対して書き込み経路と読み出し経路とが同一である。このため、書き込み動作では大電流、読み出し動作では低リーク電流が求められる。すなわち、ＭＲＡＭは、セルトランジスタに高いオンオフ比が求められる。このような高いオンオフ比を有するセルトランジスタとして、ＧＡＡ（Gate All Around）トランジスタが提案されている（例えば、非特許文献１参照）。
ＧＡＡトランジスタは、ソース・ドレイン拡散層となるシリコン（Ｓｉ）膜をチャネルとなる細いＳｉナノワイヤーで接続している。このＳｉナノワイヤーを囲むように、ゲート電極が形成されている。ＧＡＡトランジスタは、微細なＳｉナノワイヤーをチャネルとして有するため、チャネル領域に不純物を注入することなくチャネルを形成することができる。このため、ＧＡＡトランジスタは、オン状態において移動中の電子が不純物等に衝突して散乱することが低減されるため、バリスティック電導が期待されている。
しかしながら、ＧＡＡトランジスタは、微細な構造のため、寄生容量や寄生抵抗が高く、高速性や駆動電流が低下する。例えば、Ｓｉナノワイヤーを微細化すると、拡散層となるＳｉ膜も微細化（薄膜化）される。これにより、拡散層部分の抵抗が増大し、寄生抵抗が高くなる。この高寄生抵抗によって、トランジスタの駆動電流が低減するという問題が生じる。
Ming Li, et. al., Int. Electron Devices Meet. 2007, 899
本発明は、駆動電流の増大を図ることが可能な半導体装置およびその製造方法を提供する。
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層と、前記第１半導体層上に形成された第１部分と、前記ソース／ドレイン領域の間に位置するチャネル領域に線状に形成された第２部分と、を有する第２半導体層と、前記第２半導体層の前記第２部分の周囲に絶縁膜を介して形成されたゲート電極と、を具備し、前記第２半導体層の前記第２部分の膜厚は、前記第２半導体層の前記第１部分の膜厚より小さい。
本発明の第２の視点による半導体装置の製造方法は、半導体基板上に、第１半導体層を形成し、前記第１半導体層上に、第２半導体層を形成し、前記第２半導体層を加工して、前記第１および第２半導体層によるソース／ドレイン領域と、前記第１および第２半導体層による前記ソース／ドレイン領域の間に位置するチャネル形成領域と、を形成し、前記チャネル形成領域の前記第１半導体層を除去して、前記第２半導体層による線状のチャネル領域と、を形成し、前記チャネル領域の前記第２半導体層の表面を酸化し、前記チャネル領域の酸化された前記第２半導体層の表面を除去して、前記チャネル領域の前記第２半導体層の膜厚を前記ソース／ドレイン領域の前記第２半導体層の膜厚より小さくし、前記チャネル領域の前記第２半導体層の周囲に、絶縁膜を介してゲート電極を形成する。
本発明によれば、駆動電流の増大を図ることが可能な半導体装置およびその製造方法を提供できる。
本発明の実施形態に係るＧＡＡトランジスタの構造を示す斜視図。 図２（ａ）は、本発明の実施形態に係るＧＡＡトランジスタの構造を示すものであり、図１のII−II線に沿った断面図、図２（ｂ）は、本発明の実施形態に係るＧＡＡトランジスタの構造を示す平面図。 本発明の実施形態に係るＧＡＡトランジスタの変形例を示す平面図。 本発明の実施形態に係るＧＡＡトランジスタの変形例を示す断面図。 本発明の実施形態に係るＧＡＡトランジスタの製造工程を示す斜視図。 図５に続く、製造工程を示す斜視図。 図７（ａ）は、図６のVIIA−VIIA線に沿った断面図、図７（ｂ）は、図６のVIIB−VIIB線に沿った断面図。 図８（ａ）は、図７（ａ）に続く、製造工程を示す断面図、図８（ｂ）は、図７（ｂ）に続く、製造工程を示す断面図。 図９（ａ）は、図８（ａ）に続く、製造工程を示す断面図、図９（ｂ）は、図８（ｂ）に続く、製造工程を示す断面図。 図１０（ａ）は、図９（ａ）に続く、製造工程を示す断面図、図１０（ｂ）は、図９（ｂ）に続く、製造工程を示す断面図。 図１１（ａ）は、図１０（ａ）に続く、製造工程を示す断面図、図１１（ｂ）は、図１０（ｂ）に続く、製造工程を示す断面図。 図１２（ａ）は、図１１（ａ）に続く、製造工程を示す断面図、図１２（ｂ）は、図１１（ｂ）に続く、製造工程を示す断面図。
本発明の実施の形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
＜構造＞
まず、本発明の実施形態に係るＧＡＡトランジスタの構造について説明する。図１は、ＧＡＡトランジスタの斜視図を示している。
図１に示すように、ＧＡＡトランジスタは、ソース／ドレイン領域Ｓ／Ｄおよびチャネル領域ＣＨを有している。
ソース／ドレイン領域Ｓ／Ｄは、半導体基板１０上に、所定の間隔をおいて形成されている。このソース／ドレイン領域Ｓ／Ｄには、例えば図示せぬシリコンゲルマニウム（ＳｉＧｅ）膜と図示せぬシリコン（Ｓｉ）膜との積層膜１３が形成されている。Ｓｉ膜は、不純物拡散層を有し、ソース／ドレインとして機能する。この積層膜１３上に、酸化膜（ＳｉＯ２膜）１４が形成されている。これらＳｉＯ２膜１４および積層膜１３内で、ソース／ドレイン領域Ｓ／Ｄの中央部に、コンタクトプラグ１９が形成されている。
チャネル領域ＣＨは、半導体基板１０上で、２つのソース／ドレイン領域Ｓ／Ｄの間に形成されている。このチャネル領域ＣＨには、ワイヤー状のＳｉ（Ｓｉナノワイヤー）１２ｂが形成されている。このＳｉナノワイヤー１２ｂがチャネルとなることで、２つのソース／ドレイン領域Ｓ／Ｄが電気的に接続される。すなわち、Ｓｉナノワイヤー１２ｂは、ソース／ドレイン領域Ｓ／Ｄにおける積層膜１３のＳｉ膜から連続して形成されている。このＳｉナノワイヤー１２ｂの周囲に、図示せぬゲート絶縁膜を介してゲート電極１８が形成されている。
図２（ａ）は、図１のII−II線に沿った断面図を示している。図２（ｂ）は、図１におけるＧＡＡトランジスタの平面図を示している。
図２（ａ）に示すように、本実施形態に係るＧＡＡトランジスタは、ソース／ドレイン領域Ｓ／Ｄと、これらソース／ドレイン領域Ｓ／Ｄを接続するチャネル領域ＣＨとで構成されている。
ソース／ドレイン領域Ｓ／Ｄのそれぞれには、ＳｉＧｅ膜１１、Ｓｉ膜１２ａ、酸化膜１４およびコンタクトプラグ１９が形成されている。
ＳｉＧｅ膜１１は、半導体基板１０上に形成されている。このＳｉＧｅ膜１１上に、Ｓｉ膜１２ａが形成されている。このＳｉ膜１２ａは、例えばチャネルに接続されるＮ−型の領域１２ａ−１とコンタクトプラグ１９に接続されるＮ＋型の領域１２ａ−２とで構成されている。
Ｓｉ膜１２ａ上に、酸化膜１４が形成されている。この酸化膜１４内に、Ｓｉ膜１２ａのＮ＋型の領域１２ａ−２に電気的に接続されるコンタクトプラグ１９が形成されている。
チャネル領域ＣＨには、Ｓｉ膜１２ｂ、ゲート絶縁膜１７およびゲート電極１８が形成されている。
Ｓｉ膜１２ｂは、Ｓｉ膜１２ａと同一レベルに形成されている。また、図２（ｂ）に示すように、Ｓｉ膜１２ｂは、ワイヤー状に形成されている（以下、Ｓｉナノワイヤー１２ｂと称す）。このＳｉナノワイヤー１２ｂは、後述するように、Ｓｉ膜１２ａと同一の膜であり、２つのソース／ドレイン領域Ｓ／ＤにおけるＳｉ膜１２ａを電気的に接続している。すなわち、Ｓｉ膜１２ａとＳｉナノワイヤー１２ｂとで、Ｓｉ膜１２が構成されている。
また、Ｓｉナノワイヤー１２ｂの膜厚は、Ｓｉ膜１２ａの膜厚より小さい。すなわち、チャネル領域ＣＨにおけるＳｉ膜１２の膜厚は、ソース／ドレイン領域Ｓ／ＤにおけるＳｉ膜１２の膜厚より小さくなるように形成されている。このとき、Ｓｉナノワイヤー１２ｂの膜厚は例えば数ｎｍであり、Ｓｉ膜１２ａの膜厚は例えば１０ｎｍから１００ｎｍであることが望ましい。これにより、Ｓｉナノワイヤー１２ｂのバリスティック伝導が期待できるとともに、Ｓｉ膜１２ａの寄生抵抗を十分低減することができる。
ここで、Ｓｉナノワイヤー１２ｂは、例えば端部付近に形成されたＮ−型の領域１２ｂ−１とチャネルとして機能する真正半導体領域１２ｂ−２とで構成されている。このチャネルとして機能する真正半導体領域１２ｂ−２の膜厚が、Ｓｉ膜１２ａの膜厚より小さくなるように形成されていればよい。
なお、Ｓｉナノワイヤー１２ｂ全体に均等に電界をかけるために、Ｓｉナノワイヤー１２ｂは円柱状であることが望ましい。この場合、Ｓｉナノワイヤー１２ｂの径がソース／ドレイン領域Ｓ／ＤにおけるＳｉ膜１２の膜厚より小さくなるように形成される。
このＳｉナノワイヤー１２ｂの周囲全面に、ゲート絶縁膜１７が形成されている。このゲート絶縁膜１７の周囲全面に、ゲート電極１８が形成されている。すなわち、Ｓｉナノワイヤー１２ｂの周囲全面は、ゲート絶縁膜１７を介してゲート電極１８で覆われている。
なお、図２において、２つのソース／ドレイン領域Ｓ／Ｄに対して１本のＳｉナノワイヤー１２ｂが形成された例を示したが、図３に示すように、半導体基板１０に平行な平面内（同一のＳｉ膜内）に複数形成されてもよい。また、図４に示すように、ＳｉＧｅ膜１１とＳｉ膜１２とを複数積層することで、半導体基板１０に垂直方向に複数のＳｉナノワイヤーが形成されてもよい。
＜製造方法＞
次に、本発明の実施形態に係るＧＡＡトランジスタの製造方法について説明する。図５および図６は、ＧＡＡトランジスタの製造工程の斜視図を示している。
まず、図５に示すように、半導体基板１０上に、ＳｉＧｅ膜１１とＳｉ膜１２とが順に形成される。これらＳｉＧｅ膜１１およびＳｉ膜１２は、例えばエピタキシャル成長により形成される。次に、Ｓｉ膜１２上に、ＳｉＯ２膜１４が形成される。このＳｉＯ２膜１４上に、リソグラフィにより、後に形成されるＳｉナノワイヤーに対応するレジストパターン１５が形成される。なお、図示はしないが、Ｓｉ膜１２が形成された後、ソース／ドレイン領域Ｓ／Ｄからチャネル領域の端部付近まで不純物イオンが注入される。
次に、図６に示すように、ＳｉＯ２膜１４にレジストパターン１５が転写され、レジストパターン１５が剥離される。このＳｉＯ２膜１４をハードマスクとして、例えばＲＩＥ（Reactive Ion Etching）により、Ｓｉ膜１２が加工される。これにより、チャネル領域ＣＨのＳｉ膜１２は、ワイヤー状に形成される。なお、このとき、ＲＩＥによりチャネル領域ＣＨのＳｉＧｅ膜１１まで加工されてもよい。その後、チャネル領域ＣＨのＳｉＯ２膜１４は、除去される。
図７（ａ）は、図６におけるVIIＡ−VIIＡ線に沿った断面図であり、図７（ｂ）は、図６におけるVIIＢ−VIIＢ線に沿った断面図である。
図７（ａ）に示すように、VIIＡ−VIIＡ線に沿った断面（チャネル断面）において、チャネル領域ＣＨにＳｉ膜１２がワイヤー状に形成されている。一方、図７（ｂ）に示すように、VIIＢ−VIIＢ線に沿った断面（非チャネル断面）において、チャネル領域ＣＨにＳｉ膜１２は形成されていない。
図８（ａ）乃至図１２（ａ）は、図７（ａ）に続く、ＧＡＡトランジスタの製造工程を示す断面図である。図８（ｂ）乃至図１２（ｂ）は、図７（ｂ）に続く、ＧＡＡトランジスタの製造工程を示す断面図である。
図８（ａ）および図８（ｂ）に示すように、Ｓｉ膜１２が加工された後、全面に、ＳｉＮ膜１６が形成される。このとき、チャネル断面におけるチャネル領域ＣＨのＳｉ膜１２上の膜厚Ａ、およびチャネル領域ＣＨのＳｉ膜１２の側面（Ｓｉナノワイヤーの側面）の膜厚Ｂが、非チャネル断面におけるＳｉＯ２膜１４およびＳｉ膜１２の側面の膜厚Ｃより小さくなるように、ＳｉＮ膜１６は形成される。
次に、図９（ａ）および図９（ｂ）に示すように、エッチバックにより、Ｓｉ層１２の側面部以外のＳｉＮ膜１６が除去される。このＳｉＮ膜１６は、ＳｉＯ２膜１４の膜厚を調整して膜厚Ａ，Ｂ，Ｃを制御することにより、ソース／ドレイン領域Ｓ／ＤのＳｉ膜１２の側面のみに選択的に残存する。したがって、Ｓｉナノワイヤーの上面および側面が露出される。
次に、図１０（ａ）および図１０（ｂ）に示すように、ＳｉＧｅ膜１１に対して選択比の大きな薬液を用いて、チャネル領域ＣＨにおけるＳｉＧｅ膜１１が除去される。この薬液としては、ドライエッチングで行う場合、例えば三フッ化塩素（ＣｌＦ３）を含んだガスが用いられ、ウェットエッチングで行う場合、例えばフッ硝酸が用いられる。これにより、チャネル領域ＣＨにおけるＳｉ膜１２の周囲全面が露出され、Ｓｉナノワイヤー１２ｂが形成される。
その後、Ｓｉナノワイヤー１２ｂの表面を、例えば約８００度のＨ２雰囲気でアニールしてもよい。これにより、Ｓｉナノワイヤー１２ｂが円柱状になる。この場合、レジストパターン１５を調整することにより、Ｓｉナノワイヤー１２ｂの膜厚と幅（図面の紙面奥行き方向の幅）とを同程度にしておくことが望ましい。
次に、図１１（ａ）および図１１（ｂ）に示すように、酸素雰囲気中で熱処理することにより、Ｓｉナノワイヤー１２ｂの周囲全面が酸化される。このとき、ＳｉＮ膜１６が形成されていることにより、ソース／ドレイン領域Ｓ／ＤのＳｉ膜１２（Ｓｉ膜１２ａ）の側面が酸化されることを防ぐことができる。すなわち、チャネル領域のＳｉ膜１２（Ｓｉナノワイヤー１２ｂ）の表面のみが酸化される。これにより、Ｓｉナノワイヤー１２ｂの表面に、ＳｉＯ２膜１２ｃが形成される。
次に、図１２（ａ）および図１１（ｂ）に示すように、ＳｉＯ２膜１２ｃに対して選択比の大きな薬液を用いて、Ｓｉナノワイヤー１２ｂ表面のＳｉＯ２膜１２ｃが除去される。この薬液としては、例えばＤＨＦ（diluted hydrofluoric acid）が用いられる。これにより、Ｓｉナノワイヤー１２ｂの表面がスリミングされ、Ｓｉナノワイヤー１２ｂの膜厚がＳｉ膜１２ａの膜厚より小さくなる。すなわち、チャネル領域ＣＨにおけるＳｉ膜１２の膜厚は、ソース／ドレイン領域Ｓ／ＤにおけるＳｉ膜１２の膜厚より小さくなる。なお、Ｓｉナノワイヤー１２ｂは円柱状であれば、Ｓｉナノワイヤー１２ｂの径がＳｉ膜１２ａの膜厚より小さくなる。
次に、図２（ａ）に示すように、Ｓｉナノワイヤー１２ｂの周囲全面に、ゲート絶縁膜１７が形成される。このゲート絶縁膜１７は、例えば酸化膜である。ゲート絶縁膜１７上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、ゲート電極１８が形成される。これにより、Ｓｉナノワイヤー１２ｂの周囲全面に、ゲート絶縁膜１７を介してゲート電極１８が形成される。その後、ソース／ドレイン領域Ｓ／Ｄにおける酸化膜１４内に、チタンまたはタングステン、あるいはこれらの積層膜で構成されるコンタクトプラグ１９が形成される。
＜効果＞
本実施形態によれば、チャネル領域におけるＳｉ膜１２（Ｓｉナノワイヤー１２ｂ）の膜厚は、ソース／ドレイン領域Ｓ／ＤにおけるＳｉ膜１２（Ｓｉ膜１２ａ）の膜厚より小さい。すなわち、微細化されたＳｉナノワイヤー１２ｂに対して、Ｓｉ膜１２ａの膜厚はある程度の大きさを保っている。このように、Ｓｉナノワイヤー１２ｂの膜厚を小さくすることにより、電界が集中しやすくバリスティック伝導になる。これにより、駆動電流を増大することができ、Ｓｉ膜１２のチャネルとしての機能を向上することができる。一方、微細化されたＳｉナノワイヤー１２ｂに対して、Ｓｉ膜１２ａの膜厚を大きくすることにより、ソース／ドレイン領域Ｓ／Ｄ（拡散層部分）の抵抗を小さくし、寄生抵抗を低減できる。すなわち、本実施形態では、チャネルのバリスティック伝導を向上させるとともに、ソース／ドレインの寄生抵抗を低減することができる。
また、本実施形態における製造方法によれば、Ｓｉナノワイヤー１２ｂの周囲全面を酸化させることで、Ｓｉナノワイヤー１２ｂの周囲全面をスリミングしている。これにより、Ｓｉナノワイヤー１２ｂの膜厚だけではなく、周囲全面を小さくすることができる。したがって、膜厚のみを微細化する場合よりもバリスティック伝導を期待することができる。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１０…半導体基板、１１…ＳｉＧｅ膜、１２，１２ｂ…Ｓｉ膜、１２ａ…Ｓｉナノワイヤー、１４…ＳｉＯ２膜、１６…ＳｉＮ膜、１７…絶縁膜、１８…ゲート電極。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上のソース／ドレイン領域に形成された第１半導体層と、
    前記第１半導体層上に形成された第１部分と、前記ソース／ドレイン領域の間に位置するチャネル領域に線状に形成された第２部分とを有する第２半導体層と、
    前記第２半導体層の前記第２部分の周囲に絶縁膜を介して形成されたゲート電極と、
    を具備し、
    前記第２半導体層の前記第２部分の膜厚は、前記第２半導体層の前記第１部分の膜厚より小さい
    ことを特徴とする半導体装置。
  2. 前記第２半導体層の前記第２部分は円柱状に形成され、前記第２半導体層の前記第２部分の径は前記第２半導体層の前記第１部分の膜厚より小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体層の前記第２部分の径は数ｎｍであり、前記第２半導体層の前記第１部分の膜厚は１０ｎｍから１００ｎｍであることを特徴とする請求項２に記載の半導体装置。
  4. 半導体基板上に、第１半導体層を形成し、
    前記第１半導体層上に、第２半導体層を形成し、
    前記第２半導体層を加工して、前記第１および第２半導体層によるソース／ドレイン領域と、前記第１および第２半導体層による前記ソース／ドレイン領域の間に位置するチャネル形成領域と、を形成し、
    前記チャネル形成領域の前記第１半導体層を除去して、前記第２半導体層による線状のチャネル領域と、を形成し、
    前記チャネル領域の前記第２半導体層の表面を酸化し、
    前記チャネル領域の酸化された前記第２半導体層の表面を除去して、前記チャネル領域の前記第２半導体層の膜厚を前記ソース／ドレイン領域の前記第２半導体層の膜厚より小さくし、
    前記チャネル領域の前記第２半導体層の周囲に、絶縁膜を介してゲート電極を形成する
    ことを特徴とする半導体装置の製造方法。
  5. 前記チャネル領域の前記第２半導体層の表面を酸化する前に、
    前記ソース／ドレイン領域の前記第２半導体層上に、酸化膜を形成し、
    前記ソース／ドレイン領域の前記第２半導体層の側面に、窒化膜を形成する、
    ことを特徴とする請求項４に記載の半導体装置の製造方法。
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