CN109216371B - 制造半导体器件的方法以及半导体器件 - Google Patents

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Abstract

一种包括非易失性存储器(NVM)单元的半导体器件。NVM单元包括设置在绝缘层上方的半导体布线，其中，该绝缘层设置在衬底上。NVM单元包括选择晶体管和控制晶体管。选择晶体管包括设置在半导体布线周围的栅极介电层和设置在栅极介电层上的选择栅电极。控制晶体管包括设置在半导体布线周围的堆叠的介电层和设置在堆叠的介电层上的控制栅电极。堆叠的介电层包括电荷捕获层。选择栅电极设置为与控制栅电极相邻，其中，堆叠的介电层插接在选择栅电极和控制栅电极之间。本发明的实施例还涉及制造半导体器件的方法。

Description

制造半导体器件的方法以及半导体器件
技术领域
本发明涉及制造半导体集成电路的方法，并且更特别地涉及包括非易失性存储器的半导体器件及其制造方法。
背景技术
随着半导体产业在追求更高的器件密度、更高的性能和更低的成本过程中已经进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起三维设计的发展。半导体器件中的非易失性存储器的集成实现了半导体器件的更高功能。
发明内容
本发明的实施例提供了一种形成包括非易失性存储器(NVM)单元的半导体器件的方法，所述方法包括：在设置在衬底上的绝缘层上方形成半导体布线；在所述半导体布线周围形成栅极介电层；在由所述栅极介电层包裹的所述半导体布线周围形成选择栅电极；形成包裹在未被所述选择栅电极覆盖的所述半导体布线周围的第一堆叠的介电层，并且在所述选择栅电极上形成第二堆叠的介电层；以及在被所述第一堆叠的介电层包裹的所述半导体布线周围形成控制栅电极，所述控制栅电极与所述选择栅电极的一面相邻，其中，所述第二堆叠的介电层插接在所述选择栅电极和所述控制栅电极之间。
本发明的另一实施例提供了一种包括非易失性存储器(NVM)单元的半导体器件，其中：非易失性存储器单元包括设置在绝缘层上方的半导体布线，其中，所述绝缘层设置在衬底上，所述非易失性存储器单元包括选择晶体管和控制晶体管，所述选择晶体管包括设置在所述半导体布线周围的栅极介电层和设置在所述栅极介电层上的选择栅电极，所述控制晶体管包括设置在所述半导体布线周围的第一堆叠的介电层和设置在所述第一堆叠的介电层上的控制栅电极，所述选择栅电极设置为与所述控制栅电极相邻，其中，第二堆叠的介电层插接在所述选择栅电极和所述控制栅电极之间，以及所述第一堆叠的介电层和所述第二堆叠的介电层包括电荷捕获层。
本发明的又一实施例提供了一种包括非易失性存储器(NVM)单元的半导体器件，其中：非易失性存储器单元包括设置在绝缘层上方的半导体布线，其中，所述绝缘层设置在衬底上，所述非易失性存储器单元包括沿所述半导体布线的延伸方向依次布置的第一控制晶体管、第一选择晶体管、第二选择晶体管和第二控制晶体管，所述第一选择晶体管和所述第二选择晶体管包括设置在所述半导体布线周围的栅极介电层和设置在所述栅极介电层上的选择栅电极，所述第一控制晶体管和所述第二控制晶体管包括设置在所述半导体布线周围的第一堆叠的介电层和设置在所述第一堆叠的介电层上的控制栅电极，所述选择栅电极设置为与所述控制栅电极相邻，其中，第二堆叠的介电层插接在所述选择栅电极和所述控制栅电极之间，所述第一堆叠的介电层和所述第二堆叠的介电层包括电荷捕获层，以及所述半导体布线包括设置在所述第一选择晶体管的选择栅电极和所述第二选择晶体管的选择栅电极之间的共用的漏极部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据本发明的实施例的非易失性存储器单元的立体图。图1B是与沿着图1A的线X1-X1的平面PXY相对应的截面图，图1C是与图1A的线Y2-Y2相对应的截面图，以及图1D是与图1A的线Y1-Y1相对应的截面图。图1E是根据本发明的实施例的非易失性存储器阵列的立体图。
图2示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图3示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图4示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图5示出根据本发明的实施例的具有截面图的半导体器件制造工艺中的各个阶段中的一个。
图6示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图7示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图8示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图9示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图10示出根据本发明的实施例的具有放大图的半导体器件制造工艺中的各个阶段中的一个。
图11示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图12示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图13示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图14示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图15示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图16示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个。
图17示出根据本发明的其他实施例的半导体器件制造工艺中的各个阶段中的一个。
图18示出根据本发明的其他实施例的半导体器件制造工艺中的各个阶段中的一个。
图19示出根据本发明的其他实施例的半导体器件制造工艺中的各个阶段中的一个。
图20示出根据本发明的其他实施例的具有截面图的半导体器件制造工艺中的各个阶段中的一个。
图21示出根据本发明的其他实施例的具有截面图的半导体器件制造工艺中的各个阶段中的一个。
图22A示出根据本发明的其他实施例的半导体器件制造工艺中的各个阶段中的一个。图22B是与图22A的线Y2-Y2相对应的截面图，以及图22C是与图22A的线Y1-Y1相对应的截面图
图23示出根据本发明的其他实施例的半导体器件制造工艺中的各个阶段中的一个。
图24示出根据本发明的其他实施例的半导体器件制造工艺中的各个阶段中的一个。
图25示出根据本发明的其他实施例的半导体器件制造工艺中的各个阶段中的一个。
图26示出根据本发明的其他实施例的半导体器件制造工艺中的各个阶段中的一个。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。在附图中，为了简明，可省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。
在一些实施例中，半导体器件包括诸如半导体-氧化物-氮化物-氧化物半导体(SONOS)型NVM单元的非易失性存储器(NVM)单元。特别地，本实施例涉及利用全环栅极结构的1.5晶体管(1.5T)SONOS NVM单元。
图1A至图1D示出根据本发明的一些实施例的1.5T SONOS NVM单元的结构。图1B是与沿着图1A的线X1-X1的平面PXY相对应的截面图，图1C是与图1A的线Y2-Y2相对应的截面图，以及图1D是与图1A的线Y1-Y1相对应的截面图。
如图1A至图1D所示，1.5T SONOS NVM单元包括两对控制晶体管CG和选择晶体管SG，它们都是GAA FET。在设置在衬底10上的绝缘层20上方设置这些晶体管。由于两个存储器单元共用一个漏极，图1A至图1D的器件是1.5T NVM器件。
选择晶体管SG包括沿X方向延伸的半导体布线35、包裹在半导体布线(沟道)35C1或35C2的部分周围的栅极介电层130以及形成在包裹在半导体布线35C1或35C2的部分周围的栅极介电层130上的选择栅(SG)电极70S。在一些实施例中，还在绝缘层20上设置栅极介电层130。
该对控制晶体管CG和选择晶体管SG共用作为半导体布线35的部分的漏极35D，并且具有也作为半导体布线35的部分的源极35S1和35S2。在本发明中，术语“源极”和“漏极”可以用于将一个与另一个区分开，并且可以互换使用。
控制晶体管CG包括半导体布线35、包裹在半导体布线(沟道)35C1或35C2的部分周围的堆叠的介电层120以及形成在包裹在半导体布线35C1或35C2的部分周围的堆叠的介电层120上和周围的控制栅(CG)电极70C。在一些实施例中，在CG电极70C和SG电极70S之间设置堆叠的介电层120，并且还在绝缘层20上设置堆叠的介电层120。
半导体布线35形成为一个布线结构并且具有对应的锚部分30。半导体布线35由诸如硅或锗的合适的半导体；诸如Ⅳ族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓、砷化铟镓、InGaAs、砷化铟、磷化铟、锑化铟、磷砷化镓或磷化铟镓)等的合适的合金或化合物半导体制成。利用杂质适当地掺杂半导体布线35。在一些实施例中，选择晶体管SG和控制晶体管CG中的半导体布线35的厚度T1、T2在从约3nm至约25nm的范围内，以及半导体布线35的宽度W1、W2在从约3nm至10nm的范围内。半导体布线35的截面形状可以大致是具有圆角的正方形、具有圆角的矩形、具有圆角的三角形、具有圆角的多边形、椭圆形、圆形等。
在一些实施例中，栅极介电层130由通过化学汽相沉积(CVD)或原子层沉积(ALD)形成的SiO2制成。在其他实施例中，栅极介电层130包括介电常数大于SiO2的介电常数的一个或多个高k介电层。例如，栅极介电层130可以包括Hf、Al、Zr的金属氧化物或硅酸盐的一层或多层、它们的组合和它们的多层。其他合适的材料包括金属氧化物、金属合金氧化物和它们的组合的形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy和LaAlO3等。在一些实施例中，栅极介电层130具有约1nm至约8nm的厚度T3。
堆叠的介电层120包括设置在半导体布线35上和周围的第一介电层121、设置在第一介电层121上的第二介电层122和设置在第二介电层上的第三介电层123。如图1D所示，还在绝缘层20上设置堆叠的介电层120。在一些实施例中，第一介电层121和第三介电层123由SiO2或其他合适的金属氧化物介电材料制成。在一些实施例中，堆叠的介电层120具有约5nm至约25nm的厚度T4。在一些实施例中，第一介电层具有约1nm至约5nm的厚度，第三介电层具有约2nm至约8nm的厚度。在一些实施例中，用作NVM单元的电荷捕获层的第二介电层122由SiN、SiON、HfO2、ZrO2或其他合适的介电材料中的一种或多种制成。在特定实施例中，Si点可用作电荷捕获层。在一些实施例中，第二介电层122具有约2nm至约12nm的厚度。
栅电极70S和70C包括诸如W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和/或Zr或任何其他合适的材料的一种或多种导电材料。在一些实施例中，栅电极70S和70C包括诸如TiN、WN、TaN和/或Ru的导电材料。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta等的金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在本发明的特定实施例中，栅电极70S和70C包括设置在栅极介电层130上的一个或多个功函数调整层。功函数调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层的导电材料、或这些材料的两种或多种的多层、或任何其他合适的导电材料制成。对于n沟道FinET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种或任何其他合适的导电材料用作功函数调整层，并且对于p沟道FinET，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种或任何其他合适的导电材料用作功函数调整层。
在一些实施例中，选择栅电极70S的宽度L1在从约5nm至约50nm的范围内，并且控制栅电极70C的宽度L2在从约5nm至约50nm的范围内。宽度L1可以与宽度L2相同或不同。一个选择栅电极的端部与另一选择栅电极的端部之间的间隔S1在从约30nm至约200nm的范围内，并且控制栅电极的端部与锚部分的端部之间的间隔S2在从约30nm至约200nm的范围内。在一些实施例中，在选择栅电极70S的一侧和控制栅电极70C的一侧上设置一个或多个侧壁间隔件(未示出)。在一些实施例中，控制栅电极70C的高度H1大于选择栅电极70S的高度H2。
在一些实施例中，衬底10可以由诸如硅、金刚石或锗的合适的半导体；诸如Ⅳ族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓、砷化铟镓InGaAs、砷化铟、磷化铟、锑化铟，磷砷化镓或磷化铟镓)的合适的合金或化合物半导体、或任何其他合适的材料制成。绝缘层20可以由SiO2或其他合适的绝缘材料制成。
图1E是根据本发明的实施例的非易失性存储器单元阵列的立体图。在图1E中，在衬底上方设置两条或多条半导体布线，并且在两条或多条半导体布线上方设置选择栅电极和控制栅电极。漏极连接至位线，并且选择栅电极和控制栅电极用作字线。源极可以连接至适当的电源。
图2至图16示出根据本发明的实施例的半导体器件制造工艺的各个阶段。应当理解，在由图2至图16示出的工艺之前、期间和之后可以提供额外的操作，并且对于方法的额外实施例，可以替代或消除下面描述的一些操作。可互换操作/工艺的顺序。
在图2中，制备包括衬底10、绝缘层20和上半导体层28的半导体-绝缘体-半导体结构。在一些实施例中，半导体-绝缘体-半导体结构是绝缘体上硅(SOI)晶圆。在一些实施例中，绝缘层20的厚度在从约100nm至3000nm的范围内。在一些实施例中，上半导体层28的厚度在从约10nm至200nm的范围内。
如图3所示，将杂质引入上半导体层28，从而形成掺杂的上半导体层29。通过一个或多个离子注入操作和适当的光刻操作引入诸如P、As、In、B和/或BF2的杂质。在一些实施例中，掺杂的上半导体层29的掺杂浓度在从约10×1012至约10×1015cm-3的范围内。在一些实施例中，不在制造操作的该阶段实施注入操作，而是在稍后阶段实施注入操作。
然后，如图4所示，在掺杂的上半导体层29上方形成掩模图案40。掩模图案40可以是光刻胶图案或通过SiO2和SiN的一层或多层或任何其他合适的材料形成的硬掩模图案。掩模图案40可以具有“I”形状，“I”形状具有主要部分和设置在主要部分的两端处的锚部分。
接下来，如图5所示，图5也示出截面图，通过使用掩模图案40作为蚀刻掩模来图案化掺杂的上半导体层29，并且通过干蚀刻和/或湿蚀刻来凹进绝缘层20。如图5所示，通过该凹槽蚀刻，去除位于掺杂的上半导体层29的“I”形的主要部分下方的绝缘层20，从而形成半导体布线35和锚部分30。在一些实施例中，在形成布线结构35之后对掺杂的上半导体层实施注入操作。随后，去除掩模图案40。
如图6所示，在形成半导体布线之后，在半导体布线35周围且在包括凹进的绝缘层20的上表面的其他部分上形成栅极介电层130。可以通过热氧化、化学汽相沉积(CVD)、物理汽相沉积(PVD)或原子层沉积(ALD)形成栅极介电层130。
随后，如图7所示，通过CVD、PVD或ALD或任何其他合适的方法在栅极介电层130上方形成第一栅极层70。第一栅极层70可以是掺杂的多晶硅或掺杂的非晶硅。在包裹在半导体布线35周围的栅极介电层130上且在形成在其他部分处的栅极介电层130上形成第一栅极层70。半导体布线35和栅极介电层130完全嵌入第一栅极层70中。
然后，如图8所示，在第一栅极层70上方形成掩模图案42。通过使用干蚀刻操作，将第一栅极层70图案化成选择栅电极70S。如图9所示，通过使用合适的蚀刻气体，进一步蚀刻除了位于选择栅电极下方的区域之外的栅极介电层130。在通过蚀刻形成选择栅电极70S之后，暴露除了被选择栅电极70S覆盖的部分之外的半导体布线35。
在特定实施例中，掩模图案42是光刻胶图案，并且通过使用光刻胶图案来蚀刻第一栅极层70。在其他实施例中，在第一栅极层70上形成由SiO2和SiN的一层或多层制成的硬掩模层，并且通过使用抗蚀剂掩模图案42的蚀刻来图案化硬掩模层。此外，通过使用图案化的硬掩模层来图案化第一栅极层70。
在形成选择栅电极70S之后，形成堆叠的介电层120。如图10所示，堆叠层120包括形成在暴露的半导体布线35上和周围的第一部分，以及形成在包括选择栅电极70S的其他剩余部分上和衬底上方的第二部分。可以通过热氧化、化学汽相沉积(CVD)、物理汽相沉积(PVD)或原子层沉积(ALD)来形成包括第一介电层121、第二介电层122和第三介电层123的堆叠的介电层120。
然后，如图11所示，在堆叠的介电层120上方形成第二栅极层95。第二栅极层95可以是掺杂的多晶硅或掺杂的非晶硅。然后，如图12所示，实施使用干蚀刻的回蚀刻操作以暴露堆叠的介电层120的形成在选择栅电极70S上和形成在半导体布线35上的上部。通过回蚀刻操作，在覆盖有堆叠的介电层120的选择栅电极70S的相对侧面上形成侧壁结构96、97。
此外，如图13所示，在图12的结构上方形成掩模图案44。在一些实施例中，掩模图案44是抗蚀剂图案。掩模图案44覆盖侧壁结构96。然后，通过使用干蚀刻和/或湿蚀刻，去除未被掩模图案44覆盖的第二栅极层95，从而形成控制栅电极70C。
接下来，如图15所示，通过干蚀刻和/或湿蚀刻去除第三介电层123和第二介电层122。因此，如图15所示，第一介电层121保留在锚部分30上、绝缘层20上和选择栅电极的上表面上。在一些实施例中，不去除第三介电层123和第二介电层122，或仅去除第三介电层123。
随后，如图16所示，实施具有或不具有抗蚀剂掩模的一个或多个离子注入操作，以将掺杂剂引入由堆叠的介电层120覆盖的半导体布线的源极区35S1、35S2和漏极区35D中。在一些实施例中，杂质是例如Ge、C、P、As、In、B和/或BF2。在一些实施例中，掺杂浓度在从约10×1012至约10×1015cm-3的范围内。
如图16所示，控制栅电极和选择栅极彼此相邻，仅有堆叠的介电层120(堆叠的介电层的第二部分)插接在它们之间(没有其他层存在)。此外，栅极介电层130的部分设置在选择栅电极70S和绝缘层20之间，堆叠的介电层120的部分(堆叠的介电层的第三部分)设置在控制栅电极70C和绝缘层20之间。在一些实施例中，没有栅极介电层插接在控制栅电极70C和堆叠的介电层120之间。
在一些实施例中，在离子注入之前和/或之后，在控制栅电极70C的不面向选择栅电极70S的一个侧面上且在覆盖有第一介电层121的选择栅电极的不面向控制栅电极70C的一个侧面上形成一组或多组侧壁间隔件。侧壁间隔件可以包括SiO2、SiN、SiON、SiOCN或其他合适的介电材料的一层或多层，并且可以通过沉积膜和各向异性蚀刻来形成。在一些实施例中，侧壁间隔件的厚度在从约5nm至约50nm的范围内。此外，在一些实施例中，在图16的结构上方形成底部接触蚀刻停止层(BESL)，并且此外，在BESL上形成一层或多层层间介电(ILD)层。在一些实施例中，BESL的厚度在从约5nm至约30nm的范围内。
在形成图16的结构之后，进一步实施CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
图17至图21示出根据本发明的其他实施例的半导体器件制造工艺的各个阶段。应该理解，可以在图17至图21所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替代或消除下面描述的一些操作。可互换操作/工艺的顺序。可以在接下来的实施例中应用与相关于图1A至图16描述的实施例相同或类似的材料、配置、工艺和/或操作，并且可以省略其详细说明以避免重复。
如图17所示，制备衬底(例如，Si晶圆)10'。在其他实施例中，衬底10'可以由Ge、IV族化合物半导体或Ⅲ-Ⅴ族化合物半导体或者任何其他合适的材料制成。然后，如图18所示，类似于图3的操作，将杂质引入衬底10'的上部，从而形成掺杂层29'。如图19所示，类似于图4，在掺杂层29'上方形成掩模图案40。
然后，如图20所示，蚀刻掺杂层29'和衬底10'以形成半导体布线35'和锚部分30'，图20也示出了截面图。为了形成半导体布线，使用各向异性蚀刻和各向同性蚀刻的组合。在各向异性蚀刻中，采用了使用SF6的硅的各向同性蚀刻操作和使用C4F8的侧壁钝化步骤的组合。重复这两个步骤以形成垂直凹槽，接着使用SF6进行各向同性蚀刻。由于沿着横向和垂直方向进行使用SF6的蚀刻，因此去除衬底10'的位于掩模图案下方(将要形成的半导体布线下方)的部分，从而从衬底10'释放半导体布线。在一些实施例中，如图20所示，可以在半导体布线35'下方形成突起19。
随后，如图21所示，在凹进的衬底10'中形成绝缘层20'。绝缘层20'可以由诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、它们的组合等的合适的介电材料制成。在一些实施例中，绝缘层20'通过诸如CVD、可流动的CVD(FCVD)或旋涂玻璃工艺的工艺形成，但是可以使用任何可接受的工艺。随后，使用例如蚀刻工艺、化学机械抛光(CMP)等去除绝缘层20'的不需要的部分。在形成层20'之后，实施如图6至图16所解释的形成NVM单元结构的操作。
图22A示出根据本发明的其他实施例的半导体器件制造工艺中的各个阶段中的一个。图22B是与图22A的线Y2-Y2相对应的截面图，以及图22C是与图22A的线Y1-Y1相对应的截面图。图22A至图22C的结构与图1A至图1D的结构大致相同，除了突起19形成在半导体布线35'下方并嵌入绝缘层20'中之外。
图23至图26示出根据本发明的其他实施例的半导体器件制造工艺的各个阶段。应当理解，可以在图23至图26所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外实施例，可以替代或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中可以应用与相对于图1A至图22C描述的实施例相同或类似的材料、配置、工艺和/或操作，并且可以省略其详细说明以避免重复。
如图23所示，在衬底10”上外延形成第一半导体层11，并且在第一半导体层11上外延形成第二半导体层12。在一些实施例中，衬底10”是Si，第一半导体层11由SiGe制成，并且第二半导体层12由Si制成。
然后，如图24所示，类似于图3的操作，在第二半导体层12中引入杂质，从而形成掺杂的第二半导体层29”。如图25所示，类似于图4，在掺杂的第二半导体层29”上方形成掩模图案40。
然后，如图26所示，蚀刻掺杂的第二半导体层29”和衬底10”以形成半导体布线35”和锚部分30”。为了形成半导体布线，通过使用掩模图案40作为蚀刻掩模来蚀刻第二半导体层12，并且然后去除第一半导体层11的部分。可以使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液的湿蚀刻剂来选择性地除去第一半导体层11。随后，去除掩模图案40。
在一些实施例中，在半导体布线35”下方形成类似于图20所示的突起。
随后，如图11所示，在凹进的第一半导体层11中形成绝缘层。在一些实施例中，完全去除位于半导体布线35”下方的第一半导体层以暴露衬底10”。在形成绝缘层之后，实施如图6至图16所解释的用于形成NVM单元结构的操作。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
例如，在本发明中，采用具有选择晶体管和控制晶体管的1.5T-SONOS NVM单元，与具有浮置栅极的NVM单元相比，1.5T-SONOS NVM单元更容易按比例缩小。此外，通过采用全环栅极结构，可以更精确地控制存储器操作并改进写入/读取/擦除操作。此外，可以进一步减小器件尺寸。
根据本发明的一个方面，在形成包括非易失性存储器(NVM)单元的半导体器件的方法中，在设置在衬底上的绝缘层上方形成半导体布线。栅极介电层形成为包裹在半导体布线周围。在由栅极介电层包裹的半导体布线周围形成选择栅电极。在未被选择栅电极覆盖的半导体布线周围形成第一堆叠的介电层，并且在选择栅电极上形成第二堆叠的介电层。控制栅电极形成在由第一堆叠的介电层包裹的半导体布线周围并且与选择栅电极的一面相邻，其中，在选择栅电极和控制栅电极之间插接第二堆叠的介电层。在一个或多个前述或后续实施例中，半导体布线通过以下方法形成：在设置在绝缘层上的半导体层上形成掩模图案，通过使用掩模图案作为蚀刻掩模来图案化半导体层，并且去除绝缘层的部分，从而形成半导体布线。在一个或多个前述或后续实施例中，在形成掩模图案之前，通过一个或多个离子注入操作在半导体层中形成掺杂层。在一个或多个前述或后续实施例中，在形成半导体布线之后，实施一个或多个离子注入操作，从而将杂质引入到半导体布线中。在一个或多个前述或后续实施例中，半导体布线通过以下方法形成：在衬底上形成掩模图案，蚀刻衬底，从而在衬底中形成凹槽并且在凹槽上方设置半导体布线，并且在凹槽中形成绝缘层。在一个或多个前述或后续实施例中，在形成掩模图案之前，通过一个或多个离子注入操作在衬底中形成掺杂层。在一个或多个前述或后续实施例中，在形成半导体布线之后，实施一个或多个离子注入操作，从而将杂质引入到半导体布线中。在一个或多个前述或后续实施例中，第一堆叠的介电层和第二堆叠的介电层包括设置在半导体布线的控制栅极部分上的第一介电层、设置在第一介电层上的第二介电层和设置在第二介电层上的第三介电层。在一个或多个前述或后续实施例中，第二介电层包括从由SiN、SiON、HfO2、ZrO2和Si点组成的组中选择的一种或多种材料。在一个或多个前述或后续实施例中，在形成控制栅电极之后，去除未被选择栅电极覆盖的第一堆叠的介电层。
根据本发明的另一方面，一种半导体器件包括非易失性存储器(NVM)单元。NVM单元包括设置在绝缘层上方的半导体布线，其中，该绝缘层设置在衬底上。NVM单元包括选择晶体管和控制晶体管。选择晶体管包括设置在半导体布线周围的栅极介电层和设置在栅极介电层上的选择栅电极。控制晶体管包括设置在半导体布线周围的第一堆叠的介电层和设置在第一堆叠的介电层上的控制栅电极。选择栅电极设置为与控制栅电极相邻，并且第二堆叠的介电层插接在它们之间。第一堆叠的介电层和第二堆叠的介电层包括电荷捕获层。在一个或多个前述或后续实施例中，第一堆叠的介电层和第二堆叠的介电层还包括由氧化物制成的第一介电层和由氧化物制成并设置在电荷捕获层上的第三介电层，并且电荷捕获层设置在第一介电层上。在一个或多个前述或后续实施例中，电荷捕获层包括从由SiN、SiON、HfO2、ZrO2和Si点组成的组中选择的一种或多种材料。在一个或多个前述或后续实施例中，栅极介电层的部分设置在选择栅电极和绝缘层之间。在一个或多个前述或后续实施例中，第二堆叠的介电层的部分设置在控制栅电极和绝缘层之间。在一个或多个前述或后续实施例中，控制栅电极的高度大于选择栅电极的高度。
根据本发明的另一方面，半导体器件包括非易失性存储器(NVM)单元。NVM单元包括设置在绝缘层上方的半导体布线，其中，该绝缘层设置在衬底上。NVM单元包括沿半导体布线的延伸方向依次布置的第一控制晶体管、选择晶体管、第二选择晶体管和第二控制晶体管。第一选择晶体管和第二选择晶体管包括设置在半导体布线周围的栅极介电层和设置在栅极介电层上的选择栅电极。第一控制晶体管和第二控制晶体管包括设置在半导体布线周围的第一堆叠的介电层和设置在堆叠的介电层上的控制栅电极。第一选择栅电极设置为与第一控制栅电极相邻，其中第二堆叠的介电层插接在它们之间，并且第二选择栅极设置为与第二控制栅电极相邻，其中，第三堆叠的介电层插接在它们之间。第一至第三堆叠的介电层包括电荷捕获层。半导体布线包括设置在第一选择晶体管的选择栅电极和第二选择晶体管的选择栅电极之间的共用的漏极部分。在一个或多个前述或后续实施例中，第一堆叠的介电层和第二堆叠的介电层还包括由氧化物制成的第一介电层和由氧化物制成并设置在电荷捕获层上的第三介电层，电荷捕获层设置在第一介电层上，并且电荷捕获层包括从由SiN、SiON、HfO2和ZrO2组成的组中选择的一种或多种材料。在一个或多个前述或后续实施例中，栅极介电层的部分设置在选择栅电极和绝缘层之间，并且第二堆叠的介电层的部分设置在控制栅电极和绝缘层之间。在一个或多个前述或后续实施例中，栅极介电层的任何部分都不设置在第一堆叠的介电层和控制栅电极之间。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成包括非易失性存储器(NVM)单元的半导体器件的方法，所述方法包括：
在设置在衬底上的绝缘层上方形成半导体布线，所述半导体布线两端具有对应的锚部分；
在所述半导体布线周围形成栅极介电层；
在由所述栅极介电层包裹的所述半导体布线周围形成选择栅电极；
形成包裹在未被所述选择栅电极覆盖的所述半导体布线周围的第一堆叠的介电层，并且在所述选择栅电极和所述绝缘层上形成第二堆叠的介电层，所述第一堆叠的介电层中具有直接接触所述半导体布线的第一层；以及
在被所述第一堆叠的介电层包裹的所述半导体布线周围形成控制栅电极，所述控制栅电极与所述选择栅电极的一面相邻，其中，所述第二堆叠的介电层具有插接在所述选择栅电极和所述控制栅电极之间的第一部分；
所述第二堆叠的介电层具有：从所述第一部分延伸出来、并且与所述控制栅电极和沟道区之间的第一堆叠的介电层间隔开的第二部分，
其中，所述第一层被与所述选择栅电极相邻的控制栅电极覆盖，并延伸超出所述控制栅电极直至与所述控制栅电极相对的所述锚部分。
2.根据权利要求1所述的方法，其中，形成所述半导体布线包括：
在设置在所述绝缘层上的半导体层上形成掩模图案；
通过使用所述掩模图案作为蚀刻掩模来图案化所述半导体层；以及
去除所述绝缘层的部分，从而形成所述半导体布线。
3.根据权利要求2所述的方法，其中，在形成所述掩模图案之前，通过一个或多个离子注入操作在所述半导体层中形成掺杂层。
4.根据权利要求2所述的方法，其中，在形成所述半导体布线之后，实施一个或多个离子注入操作，从而将杂质引入到所述半导体布线中。
5.根据权利要求1所述的方法，其中，形成所述半导体布线包括：
在所述衬底上形成掩模图案；
蚀刻所述衬底，从而在所述衬底中形成凹槽，并且在所述凹槽上方设置所述半导体布线；以及
在所述凹槽中形成所述绝缘层。
6.根据权利要求5所述的方法，其中，在形成所述掩模图案之前，通过一个或多个离子注入操作在所述衬底中形成掺杂层。
7.根据权利要求5所述的方法，其中，在形成所述半导体布线之后，实施一个或多个离子注入操作，从而将杂质引入到所述半导体布线中。
8.根据权利要求1所述的方法，其中，所述第一堆叠的介电层和所述第二堆叠的介电层包括设置在所述半导体布线的控制栅极部分上的第一介电层、设置在所述第一介电层上的第二介电层和设置在所述第二介电层上的第三介电层。
9.根据权利要求8所述的方法，其中，所述第二介电层包括从由SiN、SiON、HfO2、ZrO2和Si点组成的组中选择的一种或多种材料。
10.根据权利要求8所述的方法，其中，在形成所述控制栅电极之后，去除未被所述控制栅电极覆盖的所述第一堆叠的介电层。
11.一种包括非易失性存储器(NVM)单元的半导体器件，其中：
非易失性存储器单元包括设置在绝缘层上方的半导体布线，所述半导体布线两端具有对应的锚部分，其中，所述绝缘层设置在衬底上，
所述非易失性存储器单元包括选择晶体管和控制晶体管，
所述选择晶体管包括设置在所述半导体布线周围的栅极介电层和设置在所述栅极介电层上的选择栅电极，
所述控制晶体管包括设置在所述半导体布线周围的第一堆叠的介电层和设置在所述第一堆叠的介电层上的控制栅电极，所述第一堆叠的介电层中具有直接接触所述半导体布线的第一层，
所述选择栅电极设置为与所述控制栅电极相邻，其中，第二堆叠的介电层包括插接在所述选择栅电极和所述控制栅电极之间的第一部分，以及
所述第一堆叠的介电层和所述第二堆叠的介电层包括电荷捕获层，
所述第二堆叠的介电层还包括：从所述第一部分延伸出来、并且与所述控制栅电极和沟道区之间的第一堆叠的介电层间隔开的第二部分，
其中，所述第一层被与所述选择栅电极相邻的控制栅电极覆盖，并延伸超出所述控制栅电极直至与所述控制栅电极相对的所述锚部分。
12.根据权利要求11所述的半导体器件，其中：
所述第一堆叠的介电层和所述第二堆叠的介电层还包括由氧化物制成的第一介电层和由氧化物制成并设置在所述电荷捕获层上的第三介电层，以及
所述电荷捕获层设置在所述第一介电层上。
13.根据权利要求12所述的半导体器件，其中，所述电荷捕获层包括从由SiN、SiON、HfO2、ZrO2和Si点组成的组中选择的一种或多种材料。
14.根据权利要求11所述的半导体器件，其中，所述栅极介电层的部分设置在所述选择栅电极和所述绝缘层之间。
15.根据权利要求11所述的半导体器件，其中，所述选择栅电极和所述控制栅电极包括设置在所述栅极介电层上的一个或多个功函数调整层。
16.根据权利要求11所述的半导体器件，其中，所述控制栅电极的高度大于所述选择栅电极的高度。
17.一种包括非易失性存储器(NVM)单元的半导体器件，其中：
非易失性存储器单元包括设置在绝缘层上方的半导体布线，所述半导体布线两端具有对应的锚部分，其中，所述绝缘层设置在衬底上，
所述非易失性存储器单元包括沿所述半导体布线的延伸方向依次布置的第一控制晶体管、第一选择晶体管、第二选择晶体管和第二控制晶体管，
所述第一选择晶体管和所述第二选择晶体管包括设置在所述半导体布线周围的栅极介电层和设置在所述栅极介电层上的选择栅电极，
所述第一控制晶体管和所述第二控制晶体管包括设置在所述半导体布线周围的第一堆叠的介电层和设置在所述第一堆叠的介电层上的控制栅电极，所述第一堆叠的介电层中具有直接接触所述半导体布线的第一层，
所述选择栅电极设置为与所述控制栅电极相邻，其中，第二堆叠的介电层包括插接在所述选择栅电极和所述控制栅电极之间的第一部分，
所述第一堆叠的介电层和所述第二堆叠的介电层包括电荷捕获层，以及
所述半导体布线包括设置在所述第一选择晶体管的选择栅电极和所述第二选择晶体管的选择栅电极之间的共用的漏极部分，
所述第二堆叠的介电层具有：从所述第一部分延伸出来、并且与所述控制栅电极和沟道区之间的第一堆叠的介电层间隔开的第二部分，
其中，所述第一层被与所述选择栅电极相邻的控制栅电极覆盖，并延伸超出所述控制栅电极直至与所述控制栅电极相对的所述锚部分。
18.根据权利要求17所述的半导体器件，其中：
所述第一堆叠的介电层和所述第二堆叠的介电层还包括由氧化物制成的第一介电层和由氧化物制成并设置在所述电荷捕获层上的第三介电层，
所述电荷捕获层设置在所述第一介电层上，以及
所述电荷捕获层包括从由SiN、SiON、HfO2和ZrO2组成的组中选择的一种或多种材料。
19.根据权利要求17所述的半导体器件，其中：
所述栅极介电层的部分设置在所述选择栅电极和所述绝缘层之间。
20.根据权利要求19所述的半导体器件，其中，所述栅极介电层的部分都不设置在所述第一堆叠的介电层和所述控制栅电极之间。
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