DE10241170A1 - Hochdichter NROM-FINFET - Google Patents

Hochdichter NROM-FINFET Download PDF

Info

Publication number
DE10241170A1
DE10241170A1 DE10241170A DE10241170A DE10241170A1 DE 10241170 A1 DE10241170 A1 DE 10241170A1 DE 10241170 A DE10241170 A DE 10241170A DE 10241170 A DE10241170 A DE 10241170A DE 10241170 A1 DE10241170 A1 DE 10241170A1
Authority
DE
Germany
Prior art keywords
layer
rib
semiconductor memory
fin
memory according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10241170A
Other languages
English (en)
Inventor
Wolfgang RÖSNER
Franz Hofmann
Michael Specht
Erhard Landsgraf
R. Johannes Lyken
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10241170A priority Critical patent/DE10241170A1/de
Priority to EP03793747A priority patent/EP1535336A2/de
Priority to CNA038212412A priority patent/CN1689162A/zh
Priority to PCT/EP2003/009297 priority patent/WO2004023519A2/de
Priority to JP2004533386A priority patent/JP2005538540A/ja
Priority to AU2003258649A priority patent/AU2003258649A1/en
Priority to TW092123328A priority patent/TWI241015B/zh
Publication of DE10241170A1 publication Critical patent/DE10241170A1/de
Priority to US11/073,017 priority patent/US7208794B2/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/905—Plural dram cells share common contact or common trench

Abstract

Die Erfindung betrifft einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen, wobei jede Speicherzelle umfaßt: DOLLAR A - einen ersten leitfähig dotierten Kontaktbereich (S/D), einen zweiten leitfähig dotierten Kontaktbereich (S/D) und einen dazwischen angeordneten Kanalbereich, welche in einer stegartigen Rippe (FIN) aus Halbleitermaterial ausgebildet und in dieser Reihenfolge in Längsrichtung der Rippe (FIN) hintereinander angeordnet sind, wobei die Rippe (FIN) zumindest in dem Kanalbereich in einem senkrecht zu der Längsrichtung der Rippe (FIN) verlaufenden Schnitt eine im wesentlichen rechteckförmige Gestalt mit einer Rippenoberseite (10) und gegenüberliegenden Rippenseitenflächen (12, 14) aufweist; DOLLAR A - eine zum Programmieren der Speicherzelle ausgelegte Speicherschicht (18), welche durch eine erste Isolatorschicht (20) beabstandet auf der Rippenoberseite (10) angeordnet ist, wobei die Speicherschicht (18) über zumindest eine der Rippenseitenflächen (12) in Normalenrichtung der einen Rippenseitenfläche (12) hinausragt, so daß die eine Rippenseitenfläche (12) und die Rippenoberseite (10) eine Injektionskante (16) zur Injektion von Ladungsträgern von dem Kanalbereich in die Speicherschicht (18) bilden; und DOLLAR A - zumindest eine Gateelektrode (WL1), welche durch eine zweite Isolatorschicht (22) von der einen Rippenseitenfläche (12) und durch eine dritte Isolatorschicht (29) von der Speicherschicht (18) beabstandet ist, wobei die Gateelektrode (WL1) gegenüber dem ...

Description

  • Die Erfindung betrifft einen Halbleiterspeicher gemäß Anspruch 1 sowie ein Verfahren zur Herstellung eines Halbleiterspeichers gemäß Anspruch 19.
  • Konventionelle nichtflüchtige Halbleiterspeicherelemente existieren je nach Anwendung in einer Vielzahl verschiedener Ausführungen, z.B. PROM, EPROM, EEPROM, FLASH EEPROM, SONGS etc. Diese unterschiedlichen Ausführungsformen unterscheiden sich insbesondere in Löschoption, Programmierbarkeit und Programmierzeit, Haltezeit, Speicherdichte sowie ihren Herstellungskosten. Ein besonderer Bedarf besteht an hochdichten und preiswerten Flash-Halbleiterspeichern. Bekannte Ausführungen sind insbesondere sogenannte NAND und ETOX-Speicherzellen, deren Speicherdichte jedoch mehr als 4F2 erfordert, wobei F die kleinste im Prozeß vorkommende Strukturabmessung der Halbleiterspeicher ist. In der Veröffentlichung von B. Eitan et al. "NROM: A novel localized trapping, 2-bit nonvolatile Memory Cell", IEEE Electron Device Letters vol.21, n.11, November 2000, ist ein sogenannter NROM-Speicher beschrieben, welcher mit Hilfe einer 2-Bit Zelle eine Speicherzelle mit einem 2F2 Flächenmaß ermöglicht.
  • Alle oben genannten nichtflüchtigen Speicherelemente benötigen jedoch vergleichsweise hohe Spannungen von zumindest 10 V zum Programmieren bzw. Löschen der in einer Speicherschicht gespeicherten Bits. Beispielsweise ist eine NROM-Speicherzelle auf Gatespannungen im Bereich von 9 V angewiesen. Da in den typischen Einsatzfeldern von Flash-Speicherelementen keine externen Spannungen von 10 V oder mehr zur Verfügung stehen, müssen derartige Spannungen "on- chip" generiert werden. Zwar sind die hierzu notwendigen Ladungspumpen (charge pumps) allgemein bekannt, jedoch benötigen diese einen erheblichen Flächenbedarf auf dem Speicherchip, wodurch dessen Integrationsgrad geschmälert und folglich die Herstellungskosten in nachteiliger Weise erhöht werden.
  • Aufgabe der Erfindung ist es demgemäß, einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen anzugeben, welcher insbesondere kleinere Programmierspannungen benötigt und ein hochdichtes Speicherzellenfeld gestattet. Ferner ist es Aufgabe der Erfindung, ein Herstellungsverfahren für einen derartigen Halbleiterspeicher anzugeben.
  • Diese Aufgabe wird durch einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen gemäß Anspruch 1 bzw. durch ein Verfahren zur Herstellung eines Halbleiterspeichers gemäß Anspruch 19 gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
  • Erfindungsgemäß umfaßt ein Halbleiterspeicher eine Vielzahl von Speicherzellen, wobei jede Speicherzelle umfaßt:
    • – einen ersten leitfähig dotierten Kontaktbereich, einen zweiten leitfähig dotierten Kontaktbereich und einen dazwischen angeordneten Kanalbereich, welche in einer stegartigen Rippe aus Halbleitermaterial ausgebildet und in dieser Reihenfolge in Längsrichtung der Rippe hintereinander angeordnet sind, wobei die Rippe zumindest in dem Kanalbereich in einem senkrecht zu der Längsrichtung der Rippe verlaufenden Schnitt eine im wesentlichen rechtecksförmige Gestalt mit einer Rippenoberseite und gegenüberliegenden Rippenseitenflächen aufweist;
    • – eine zum Programmieren der Speicherzelle ausgelegte Speicherschicht, welche durch eine erste Isolatorschicht beabstandet auf der Rippenoberseite angeordnet ist, wobei die Speicherschicht über zumindest eine der Rippenseitenflächen in Normalenrichtung der einen Rippenseitenfläche hinausragt, so daß die eine Rippenseitenfläche und die Rippenoberseite eine Injektionskante zur Injektion von Ladungsträgern von dem Kanalbereich in die Speicherschicht bilden; und
    • – zumindest eine Gateelektrode, welche durch eine zweite Isolatorschicht von der einen Rippenseitenfläche und durch eine dritte Isolatorschicht von der Speicherschicht beabstandet ist, wobei die Gateelektrode gegenüber dem Kanalbereich elektrisch isoliert und zur Steuerung von dessen elektrischer Leitfähigkeit ausgelegt ist.
  • Bei dem Halbleiterspeicher handelt es sich um einen nichtflüchtigen Halbleiterspeicher, welcher elektrisch löschbar ist (EEPROM), insbesondere um einen FLASH-Halbleiterspeicher. Die Speicherung einer binären Information, d.h. eines "Bits", erfolgt in bekannter Weise mit Hilfe einer zum Programmieren der Speicherzelle ausgelegten Speicherschicht. Diese Speicherschicht ist zum Einfangen und Abgeben von Ladungsträgern von und in den Kanalbereich des Transistors ausgelegt, welcher sich in Längsrichtung der Rippe zwischen zwei dotierten Kontaktbereichen (Source- und Drainbereich des Transistors) erstreckt. Das Tansistorlayout ähnelt somit demjenigen eines sogenannten FINFETs. Die Speicherschicht ist gegenüber den dotierten Kontaktbereichen sowie der Gateelektrode des Transistors elektrisch isoliert.
  • In der Speicherschicht eingefangene Elektronen bewirken über den Feldeffekt in bekannter Weise eine Verschiebung der Kennlinie des Transistors, insbesondere von dessen Einsatzspannung (Threshold-Spannung). Bei vorbestimmter Gatespannung sowie vorbestimmter Source-Drain-Spannung kann somit über die elektrische Leitfähigkeit des Transistorkanals festgestellt werden, ob in der Speicherschicht Ladungsträger eingefangen sind oder nicht.
  • Um die Speicherschicht zu "programmieren", um beispielsweise eine logische "1" zu speichern, müssen beispielsweise Elektronen aus dem Kanalbereich des FINFETs in die Speicherschicht injiziert werden. Herkömmlicherweise sind für einen derartigen Injektionsprozeß unabhängig von dem zugrundeliegenden physikalischen Injektionsmechanismus (über heiße Elektronen (channel hot electrons, CHE) oder über einen feldunterstützten Tunnelprozeß (Fowler-Nordheim-Tunneln)) hohe Spannungsunterschiede zwischen den Kontaktbereichen bzw. der Gateelektroden notwendig.
  • Die Erfindung löst dieses Problem dadurch, daß eine spezielle Kanal-, Isolator- und Gategeometrie zum Einsatz kommt, welche zur Ausbildung einer Injektionskante zur Injektion von Ladungsträgern von dem Kanalbereich in die Speicherschicht führt. Die Injektionskante ist derart gestaltet, daß es in ihrer unmittelbaren Umgebung zu einer lokalen Feldüberhöhung kommt, so daß bereits bei vergleichsweise kleinen elektrischen Potentialunterschieden zwischen dem Kanalbereich und der Gateelektrode effizient Ladungsträger in die Speicherschicht injiziert werden können. Hierbei kann der Injektionsprozeß über heiße Elektronen (CHE) oder über feldunterstütztes Tunneln (Fowler-Nordheim-Tunneln) erfolgen. Der Kanteneffekt führt zu einer signifikanten Verminderung der notwendigen Programmierspannung des erfindungsgemäßen Halbleiterspeichers im Vergleich zu herkömmlichen nichtflüchtigen Speicherelementen.
  • Der Kanalbereich des Halbleiterspeichers ist in einer stegartigen Rippe aus Halbleitermaterial, insbesondere aus Silizium, ausgebildet. In Längsrichtung der Rippe befinden sich vorzugsweise gleichmäßig voneinander beabstandete leitfähig dotierte Kontaktbereiche, welche später die Source- bzw. Drainkontakte der Transistoren darstellen. Jeder Kontaktbereich stellt einen Sourcekontakt eines Transistors und einen Drainkontakt eines benachbarten Transistors dar.
  • Die Rippe weist eine im wesentlichen rechtecksförmige Gestalt in einer Schnittebene auf, welche senkrecht zu der Rippenlängsachse verläuft. Parallel zu dem Halbleitersubstrat, in welchem die Rippe gebildet ist, verläuft die Rippenoberseite, während die einander gegenüberliegende Rippenseitenflächen senkrecht zu der Substratebene angeordnet sind. In jedem Kanalbereich der Rippe ist auf der Rippenoberseite eine erste Isolatorschicht, beispielsweise eine Oxidschicht, angeordnet. Die Speicherschicht ist auf der ersten Isolatorschicht aufgebracht. Die Speicherschicht ragt über zumindest eine der Rippenseitenflächen in einer Richtung hinaus, welche parallel zu der Normalenrichtung dieser Rippenseitenfläche verläuft.
  • Die Injektionskante zur Injektion von Ladungsträgern von dem Kanalbereich in die Speicherschicht wird durch die Kante gebildet, welche durch diese Rippenseitenfläche und die Rippenoberseite definiert wird. Die Rippenseitenfläche ist von der Gateelektrode, über welche die Leitfähigkeit des Kanalbereichs über den Feldeffekt gesteuert werden kann, durch eine zweite Isolatorschicht beabstandet. Die Gateelektrode erstreckt sich in Normalenrichtung des Halbleitersubstrats über die Rippenoberseite hinaus bis vorzugsweise zur Oberseite der Speicherschicht. Die Gateelektrode ist in diesem Bereich durch die dritte Isolatorschicht von der Speicherschicht beabstandet.
  • Ein elektrischer Potentialunterschied zwischen dem Kanalbereich und der Gateelektrode führt bei einer derartigen Geometrie zu einer lokalen Feldüberhöhung im Bereich der Injektionskante, so daß bei vergleichsweise kleinen Potentialdifferenzen Ladungsträger den Kanalbereich an der Injektionskante verlassen und von der Speicherschicht eingefangen werden können.
  • Bevorzugt ragt die Speicherschicht in einer Richtung, welche parallel zu den Normalenrichtungen der Rippenseitenflächen verläuft, über beide Rippenseitenflächen der Rippe hinaus. In dieser quer zu der Rippe verlaufenden Richtung ist die Rippenbreite somit vorzugsweise kleiner als die Speicherschichtbreite. Wenn – wie oben beschrieben – auch auf dieser Rippenseite eine Gateelektrode angeordnet wird, so stellt der Kantenbereich zwischen der Rippenoberseite und der zweiten Rippenseitenfläche im Kanalbereich eine zweite Injektionskante für Ladungsträger in die Speicherschicht dar.
  • Vorzugsweise weist die zweite Isolatorschicht eine größere Schichtdicke als die dritte Isolatorschicht auf. Beispielsweise weist die dritte Isolatorschicht eine Schichtdicke von 3 nm bis 6 nm, typischerweise 5 nm, auf, während die zweite Isolatorschicht um etwa 2 nm bis 5 nm dicker ist. Die erste Isolatorschicht weist typischerweise eine Schichtdicke von 2 bis 5 nm auf, wenn sie aus Siliziumdioxid gebildet ist.
  • Vorzugsweise weist die zweite Isolatorschicht eine zumindest an der einen Rippenseitenfläche angeordnete innere Oxidschicht und eine an der inneren Oxidschicht angeordnete äußere Oxidschicht auf.
  • Vorzugsweise wird die dritte Isolatorschicht durch die äußere Oxidschicht gebildet. Die äußere Oxidschicht erstreckt sich in Normalenrichtung des Halbleitersubstrats über die innere Oxidschicht hinaus und trennt die Gateelektrode von der Speicherschicht. Vorzugsweise bildet die nach außen weisende Oberfläche der äußeren Oxidschicht eine im wesentlichen ebene Fläche, insbesondere im Bereich der Rippenoberseite.
  • Vorzugsweise ist die innere Oxidschicht ein thermisches Oxid und die äußere Oxidschicht ein HT-Oxid (high temperature oxide, HTO). Wenn die innere Oxidschicht durch Oxidation des Halbleitermaterials der Rippe gebildet wird, ergibt sich eine besonders vorteilhafte Injektionskantengeometrie. Der Oxidationsprozeß des Halbleitermaterials der Rippe bei bereits aufgebrachter erster Isolatorschicht und Speicherschicht bewirkt nämlich, daß die Injektionskante in einer senkrecht zur Rippenlängsachse verlaufenden Schnittfläche einen Innenwinkel bildet, welcher kleiner als 90° ist. Diese Injektionskantengeometrie ergibt sich aufgrund der Oxidationsratenvariation des Halbleitermaterials der Rippe im Bereich der ersten Isolatorschicht. Eine derartig spitz zulaufende Injektionskante ist in besonderer Weise geeignet, eine lokale Felderhöhung hervorzurufen, durch welche die Programmierspannungen der Speicherschicht weiter gesenkt werden können.
  • Vorzugsweise ist die erste Isolatorschicht aus. einem thermischen Oxid gebildet. Die Schichtdicke des thermischen Oxids beträgt beispielsweise 2 bis 5 nm.
  • Vorzugsweise ist die Rippe in einer Top-Siliziumschicht eines SOI-Substrats (silicon-on insulator) angeordnet. Die der Rippenoberseite gegenüberliegende Fläche der Rippe grenzt an das "vergrabene Oxid" (burried oxide; BOX) des SOI-Substrats an. Die Top-Siliziumschicht (auch body-Siliziumschicht genannt) des SOI-Substrats weist typischerweise eine Schichtdicke von 20 nm bis 50 nm auf. Die Breite der in dieser Top-Siliziumschicht strukturierten Rippe, welche auch als Finne bezeichnet wird, liegt beispielsweise zwischen 40 und 100 nm. Alternativ kann die Rippe auch durch eine hochdotierte Wanne unterhalb der Rippe gegenüber benachbarten Rippen isoliert werden. Ist das Halbleitermaterial der Rippe beispielsweise schwach p-dotiert, kann eine hochdotierte p+-Wanne zur elektrischen Isolierung der Rippen zueinander zum Einsatz kommen.
  • Vorzugsweise ist eine Vielzahl von gleichmäßig voneinander beabstandeten Rippen vorgesehen, deren Längsachsen parallel zueinander verlaufen, und in jeder der Rippen ist eine Vielzahl von Speicherzellen ausgebildet. Die Abstände zwischen den parallel verlaufenden Rippen werden durch die zu strukturierende Gateelektrode sowie die zur Verfügung stehenden Prozeßtechniken beschränkt.
  • Vorzugsweise ist die Speicherschicht eine sogenannte Trapping-Schicht (trapping layer) oder ein Floating-Gate. Bei der Trapping-Schicht handelt es sich um eine elektrisch nicht leitfähige Schicht mit einer großen Anzahl von sogenannten "Trapping-Zuständen", welche Ladungsträger einfangen können. Das Floating Gate ist hingegen elektrisch leitfähig.
  • Vorzugsweise ist die Trapping-Schicht eine Nitridschicht, eine siliziumreiche Oxidschicht (silicon rich oxide) oder eine undotierte Poly-Siliziumschicht, welche von dem Kanalbereich und der Gateelektrode durch Oxidschichten getrennt sind. Wenn die Trapping-Schicht eine durch Oxid, insbesondere Siliziumdioxid, umhüllte Siliziumnitridschicht ist, handelt es sich bei der Speicherschichtanordnung um einen sogenannten ONO-Stack). Das Programmieren einer derartigen Trapping-Schicht erfolgt vorzugsweise über heiße Kanalelektronen (channel hot electrons; CHE), welche durch eine starke Vorwärtsspannung und eine positive Gatespannung beschleunigt und in die Speicherschicht hineingezogen werden. Das Löschen der Trapping-Schicht erfolgt vorzugsweise über eine Injektion "heißer Löcher" in die Trapping-Schicht (sogenanntes "band-to-band tunnel enhanced hot hole injection") analog zu dem Löschprozeß bei den eingangs genannten NROM-Speicherzellen.
  • Durch den Spitzeneffekt der Injektionskante sind bereits Gatespannungen im Bereich von 5 bis 7 V ausreichend, um Feldstärken zu erzeugen, um Elektronen (oder Löcher eines p-Kanaltransistors) auf die Trapping-Schicht zu bringen. Für das Löschen der Trapping-Schicht sind ebenfalls Spannungen von etwa 5 V ausreichend.
  • Vorzugsweise sind zwei elektrisch voneinander isolierte Gateelektroden für die zumindest eine Rippe vorgesehen, wobei sich die Gateelektroden in Richtung der Rippenlängsachse erstrecken und durch zweite Isolatorschichten von den gegenüberliegenden Rippenseitenflächen beabstandet sind. In diesem Fall sind für jeden Kanalbereich jeder Rippe vorzugsweise zwei Injektionskanten vorgesehen, welche durch die Kanten zwischen den gegenüberliegenden Rippenseitenflächen und der Rippenoberseite gebildet werden. Die Gateelektroden verlaufen entlang den Flanken der Rippenstruktur parallel zu der Rippenlängsachse. Sie bilden die Wortleitungen des Halbleiterspeichers.
  • Bei einer derartigen Anordnung können in jeder Trapping-Schicht oberhalb jedes Kanalbereichs maximal 4 Bit gespeichert werden. So können 2 Bit in der Speicherschicht nahe dem ersten Kontaktbereich jeweils dicht bei den gegenüberliegenden Injektionskanten gespeichert werden. Weitere 2 Bit können in der Speicherschicht nahe dem zweiten Kontaktbereich in Regionen nahe den gegenüberliegenden Injektionskanten gespeichert werden. Diese Anordnung gestattet somit eine Ausbildung einer 2 Bit Speicherzelle, welche ein 2F2 Flächenmaß aufweist, wobei F die kleinste Strukturgröße des Halbleiterspeichers ist. Zum Auslesen der Bits wird vorzugsweise das von B. Eitan in der eingangs genannten Veröffentlichung vorgeschlagene Leseverfahren herangezogen, wie es bei NROM-Speicherelementen bekannt ist. In diesem Zusammenhang wird auf den Offenbarungsgehalt der eingangs genannten Veröffentlichung von B. Eitan et al. sowie auf die internationale Patentanmeldung WO 99/07000 (PCT/IL 98/00363) in vollem Umfang Bezug genommen, welche hinsichtlich des darin beschriebenen Lese-, Programmier- und Löschverfahrens integraler Bestandteil der Offenbarung der vorliegenden Anmeldung sind.
  • Vorzugsweise sind die Gateelektroden aus hochdotiertem Poly-Silizium gebildet. Derartige Gateelektroden können vorzugsweise durch ein sogenanntes Spacerätzverfahren selbstjustierend hergestellt werden. Zwischen den Gateelektroden benachbarter Rippen ist vorzugsweise Nitrid zu Isolierung vorgesehen. Die Dotierung der beiden Gateelektroden jeder Rippe kann unterschiedlich sein, um unterschiedliche Kennlinienverläufe des linken und rechten Seitenwandtransistors zu bewirken.
  • Vorzugsweise sind für jede der Rippen zwei voneinander isolierte Gateelektroden als Wortleitungen des Halbleiterspeichers, welcher eine Vielzahl von gleichmäßig voneinander beabstandeten Rippen aufweist, vorgesehen.
  • Vorzugsweise umfaßt der Halbleiterspeicher eine Vielzahl von senkrecht zu den Wortleitungen verlaufenden Bitleitungen, wobei jede der Bitleitungen mit einem der Kontaktbereiche jeder Rippe elektrisch verbunden ist. Wort- und Bitleitungen ergeben eine spalten- und zeilenweise Anordnung eines Speicherzellenfeldes, bei welchem jeder Source- bzw. Drainkontakt der Rippentransistoren gezielt ansteuerbar ist, so daß ein sogenanntes "virtual ground array (VGA)" gebildet wird.
  • Alternativ zu einer als Trapping-Schicht ausgebildeten Speicherschicht kann die Speicherschicht auch ein Floating-Gate aus Metall oder hochdotiertem Poly-Silizium sein.
  • Gemäß einer bevorzugten Ausführungsform umfaßt der Halbleiterspeicher eine Vielzahl der Gateelektroden, wobei jedem der Kanalbereiche in einer der Rippen genau eine der Gateelektroden zugeordnet ist, welcher als Wortleitung des Halbleiterspeichers senkrecht zur Längsachse der Rippe über eine Vielzahl von Rippen verläuft. Im Gegensatz zu der zuvor beschriebenen Ausführungsform verlaufen bei der vorliegenden Ausführungsform die Gateelektroden, d.h. die Wortleitungen, senkrecht zu den Rippen. "Bitleitungen" im engeren Sinn sind bei dieser NAND-Anordnung nicht vorhanden, sondern werden durch eine Serienschaltung der Rippentransistoren entlang jeder Rippe gebildet. Das Programmieren der Speicherschichten derartiger Speicherzellen erfolgt über feldunterstütztes Tunneln, welches als Fowler-Nordheim-Tunneln bekannt ist. Auch in diesem Fall führt die lokale Felderhöhung entlang der Injektionskante zu einer deutlichen Senkung der notwendigen Programmierspannungen.
  • Vorzugsweise weist das Floating-Gate zumindest eine Löschkante zur Injektion von Ladungsträgern von dem Floating-Gate zu der (Steuer-)Gateelektrode durch die dritte Isolatorschicht auf. Die Löschkante befindet sich vorzugsweise in unmittelbarer Nähe zu der Injektionskante. Die Löschkante des Floating-Gates grenzt vorzugsweise an einen Kantenbereich an, welcher durch die erste Isolatorschicht und die dritte Isolatorschicht gebildet wird. In anderen Worten wird die Löschkante durch dasjenige Speicherschichtmaterial gebildet, welches an die Kante angrenzt, welche durch die erste Isolatorschicht und die dritte Isolatorschicht definiert wird. Durch eine geeignete Vorwärtsspannung des Kanalbereichs gegenüber der Gateelektrode kann ein feldunterstütztes Tunneln von Elektronen ausgehend von der Löschkante in den Kanalbereich bzw. Gateelektrodenbereich ausgelöst werden.
  • Die Speicherdichte einer derartigen NAND-Anordnung ist kleiner als bei dem oben beschriebenen "virtual ground array (VGA)" und beträgt etwa 4 bis 5 F2. Gegenüber konventionellen NAND-Speichern erwartet man jedoch eine merkliche Reduzierung der notwendigen Programmier- und Löschspannungen. Damit sinkt die für Ladungspumpen notwendige Fläche, wodurch der Integrationsgrad gesteigert und somit die Herstellungskosten gesenkt werden können. Ferner ist eine gesteigerte Ausleserate erzielbar, da der Lesestrom der einzelnen Speicherzellen durch die Seitenwandtransistoren gegenüber herkömmlichen planaren Bauelementen verstärkt wird.
  • Gemäß der Erfindung umfaßt ein Verfahren zur Herstellung eines erfindungsgemäßen Halbleiterspeichers folgende Schritte:
    • – Bereitstellen eines SOI-Substrats mit einer Top-Siliziumschicht;
    • – Aufbringen der ersten Isolatorschicht auf die Top-Siliziumschicht;
    • – Aufbringen der Speicherschicht auf die erste Isolatorschicht;
    • – Strukturieren der Top-Siliziumschicht, der ersten Isolatorschicht und der Speicherschicht in zumindest eine stegartige Rippenform, wobei die erste Isolatorschicht auf der Rippenoberseite der aus Silizium bestehenden Rippe und die Speicherschicht auf der ersten Isolatorschicht angeordnet ist;
    • – Oxidieren der Rippenseitenflächen der Rippe zur Bildung einer inneren Oxidschicht der zweiten Isolatorschicht;
    • – Aufbringen der dritten Isolatorschicht;
    • – Aufbringen der zumindest einen Gateelektrode; und
    • – lokales Dotieren der Rippe zur Bildung von dotierten Kontaktbereichen.
  • Gemäß dem erfindungsgemäßen Verfahren wird zunächst die Top-Siliziumschicht mit der darauf angeordneten ersten Isolatorschicht und der Speicherschicht in eine stegartige Rippenform strukturiert. Quer zur Rippe aus Halbleitermaterial weisen die erste Isolatorschicht sowie die Speicherschicht in diesem Prozeßstadium dieselbe Breite auf. Nachfolgend wird ein Oxidationsschritt der Rippenseitenflächen der Rippe zur Bildung einer inneren Oxidschicht ausgeführt, welche einen Teil der zweiten Isolatorschicht darstellt. Durch die im Kantenbereich nahe der ersten Isolatorschicht unterschiedlichen Oxidationsraten wird eine spitzwinklige Injektionskante in der Rippe im Kantenbereich der Rippenoberseite mit jeder der Rippenseitenflächen erzeugt, was für eine effiziente Ladungsträgerinjektion vorteilhaft ist. Im Anschluß wird die dritte Isolatorschicht definiert.
  • Vorzugsweise umfaßt das Aufbringen der dritten Isolatorschicht das Aufbringen einer äußeren Oxidschicht, welche an der Speicherschicht und an der inneren Oxidschicht angeordnet ist. Die dritte Isolatorschicht, welche die Gateelektrode von der Speicherschicht trennt, kann beispielsweise aus einem CVD-abgeschiedenen Hochtemperaturoxid (HTO) bestehen, welches an der Außenfläche der inneren Oxidschicht sowie die freiliegenden Flächen der Speicherschicht umgebend abgeschieden wird.
    •
  • Nachfolgend wird die Erfindung anhand begleitender Zeichnungen bevorzugter Ausführungsformen beispielhaft beschrieben. Es zeigt:
  • 1 eine vereinfachte, schematische Aufsicht auf ein Speicherzellenfeld einer bevorzugten Ausführungsform des erfindungsgemäßen Halbleiterspeichers in einer "virtual ground array" Anordnung;
  • 2 eine schematische Querschnittsansicht entlang der Linie A-A von 1;
  • 3 eine schematische Querschnittsansicht entlang der Linie B-B in 1,
  • 4 eine schematische Aufsicht eines Zellenfeldes einer weiteren bevorzugten Ausführungsform eines erfindungsgemäßen Halbleiterspeichers in einer "NAND"-Anordnung;
  • 5 eine schematische Querschnittsansicht entlang der Linie A-A von 4;
  • 6–9 schematische Querschnittsansichten von Zwischenprodukten des in 1 dargestellten bevorzugten Halbleiterspeichers entlang der Linie A-A; und
  • 10–14 schematische Querschnittsansichten von Zwischenprodukten des in 1 dargestellten Halbleiterspeichers entlang der Linie C-C.
  • In 1 ist eine stark schematisierte Aufsicht auf ein Speicherzellenfeld einer bevorzugten Ausführungsform eines erfindungsgemäßen Halbleiterspeichers dargestellt. Mit WL1, WL2, WL3 und WL4 sind Wortleitungen bezeichnet, welche sich entlang Flanken zweier stegartiger Rippen (Finnen) aus Silizium erstrecken. Die erste stegartige Rippe erstreckt sich zwischen der Wortleitung WL1 und der Wortleitung WL2 in der durch den Pfeil (FIN) bezeichneten Richtung und ist mit dem Bezugszeichen FIN1 versehen. Die zweite Rippe erstreckt sich zwischen der Wortleitung WL3 und der Wortleitung WL4 und trägt das Bezugszeichen FIN2. Es sollte verstanden werden, daß 1 lediglich einen kleinen Ausschnitt eines großen Speicherzellenfeldes darstellt, bei welchem eine Vielzahl von zueinander parallel verlaufenden Rippen FIN gleichmäßig voneinander beabstandet vorgesehen sind.
  • In den Rippen FIN sind um einen Abstand F voneinander beabstandete hochdotierte Kontaktbereiche S/D vorgesehen, welche in 1 durch ein Punktmuster hervorgehoben sind. Jeweils zwei benachbarte Kontaktbereiche S/D jeder Rippe FIN bilden den Source- bzw. Drainanschluß eines FINFETs, dessen Kanalbereich in der Rippe FIN zwischen diesen Kontaktbereichen S/D angeordnet ist. Die Kontaktbereiche S/D sind über Bitleitungen BL kontaktiert, welche im wesentlichen senkrecht zu den Wortleitungen WL verlaufen. Durch jede Bitleitung WL wird pro Rippe FIN ein Kontaktbereich S/D kontaktiert. Die Bitleitungen BL sind in 1 gestrichelt dargestellt.
  • In 2 ist eine schematische Querschnittsansicht entlang der Linie A-A von 1 gezeigt. Die Rippen FIN1, FIN2 weisen in dieser senkrecht zu ihrer Längsachse verlaufenden Schnittebene eine im wesentlichen rechteckigsförmige Gestalt auf. Die Rippen FIN sind in einer Top-Siliziumschicht (body-Siliziumschicht) eines SOI-Substrats ausgebildet, dessen vergrabene Oxidschicht mit BOX bezeichnet ist. Unterhalb der vergrabenen Oxidschicht BOX befindet sich typischerweise ein Silizium-Wafer, welcher in 2 nicht näher dargestellt ist. Die Rippen FIN weisen eine der vergrabenen Oxidschicht BOX abgewandte Rippenoberseite 10 und zwei einander gegenüberliegende Rippenseitenflächen 12, 14 auf. Die Rippenoberseite 10 verläuft im wesentlichen parallel zu der SOI-Substratebene, d.h. parallel zu der vergrabenen Oxidschicht BOX. Die Rippenseitenflächen 12, 14 stehen im wesentlichen senkrecht auf der Substratebene. Die Rippenseitenflächen 12, 14 sind vorzugsweise 40–200 nm, besonders bevorzugt 40–60 nm voneinander beabstandet.
  • In dem in 2 dargestellten Inset ist die Kantenregion zwischen der Rippenseitenfläche 12 und der Rippenoberseite 10 der Rippe FIN1 vergrößert dargestellt. Die Rippenseitenfläche 12 bildet an ihrem Berührungspunkt mit der Rippenoberseite 10 eine Injektionskante 16 aus, deren Effekte nachfolgend näher beschrieben werden. Die Rippenoberseite 10 der Rippen FIN ist von einer Speicherschicht 18 durch eine erste Isolatorschicht 20 getrennt. Bei der in 2 dargestellten Ausführungsform besteht die erste Isolatorschicht 20 aus einer Siliziumdioxidschicht, vorzugsweise aus einer thermischen Siliziumdioxidschicht. Die Speicherschicht 18 ist als eine sogenannte Trapping-Schicht ausgelegt, welche eine große Anzahl von "trap"-Zuständen zum Einfangen von Ladungsträgern aufweist. Beispielsweise besteht die Speicherschicht 18 aus Siliziumnitrid.
  • In dem in 2 dargestellten Querschnitt weist die Speicherschicht 18 einen im wesentlichen rechtecksförmigen Querschnitt auf, wobei die Breite der Speicherschicht 18 größer als die Breite der Rippen FIN (Abstand zwischen den Rippenseitenflächen 12 und 14) ist. Der Kanalbereich der Rippen FIN, welcher in 2 dargestellt ist, ist durch zweite Isolatorschichten 22, 24 von den angrenzenden Wortleitungen WL1 und WL2 bzw. WL3 und WL4 getrennt. Die Wortleitungen WL bilden die Gateelektroden der "Seitenwandtransistoren" mit FINFET ähnlichem Aufbau. Die erste Isolatorschicht 22 besteht vorzugsweise aus einer inneren Oxidschicht 26 und einer äußeren Oxidschicht 28. In identischer Weise besteht die zweite Isolatorschicht 24, welche die Rippenseitenfläche 14 von der Wortleitung WL2 bzw. WL4 trennt, ebenfalls aus einer inneren und einer äußeren Oxidschicht. Wenn die Rippen FIN aus Silizium gebildet sind, kommt vorzugsweise Siliziumdioxid für die Oxidschichten zum Einsatz. Die innere Oxidschicht 26 und die äußere Oxidschicht 28 weisen vorzugsweise jeweils eine Schichtdicke von etwa 2–5 nm auf.
  • Die äußere Oxidschicht 28 erstreckt sich vorzugsweise von der vergrabenen Oxidschicht BOX entlang der Außenfläche der inneren Oxidschicht 26 und entlang den Seitenflächen der Speicherschicht 18. Somit ragt die Speicherschicht 18 in einer parallel zu der Normalenrichtung der Rippenseitenflächen 12, 14 um die Schichtdicke der inneren Oxidschicht 26 hinaus. Die Wortleitungen WL(Gateelektroden) grenzen an die Außenflächen der äußeren Oxidschichten 28 an. Der Abschnitt der äußeren Oxidschicht 28, welcher zwischen einer WL und der zugeordneten Speicherschicht 18 angeorndet ist, wird als dritte Isolatorschicht 29 bezeichnet.
  • Vorzugsweise sind die Wortleitungen aus hochdotiertem Polysilizium gebildet, wobei es möglich ist, die einer Rippe FIN zugeordneten beiden Wortleitungen WL unterschiedlich zu dotieren. Beispielsweise kann die "linke" Wortleitung WL1 der Rippe FIN1 n+-dotiert sein während die "rechte" Wortleitung WL2 p+-dotiert ist. Hierdurch lassen sich unterschiedliche Einsatzspannungen (Threshold-Spannungen) der Seitenwandtransistoren erzielen. Sämtliche weitere Flächen der Speicherschicht 18 werden ebenfalls durch Isolatorschichten, vorzugsweise Oxidschichten, begrenzt, so daß die Speicherschicht 18 von ihrer Umgebung vollständig elektrisch isoliert ist.
  • Um ein "Bit" in der Speicherschicht 18 zu "programmieren" wird beispielsweise ein Injektionsprozeß heißer Kanalelektronen verwendet. Hierzu wird eine starke Vorwärtsspannung in dem Transistorkanal aufgebaut, in dem beispielsweise ein erster Kontaktbereich S/D (Source-Kontakt) auf 0 V und ein benachbarter, zweiter Kontaktbereich S/D (Drain-Kontakt) je nach Kanallänge auf 2 bis 5 V gelegt wird. Zusätzlich wird beispielsweise die Wortleitung WL1, welcher dieser Rippe FIN1 zugeordnet ist, auf ein Potential von 5–7 V gelegt. Wenn es sich bei dem Transistor um einen n-Kanal-Transistor handelt, werden bei diesen Potentialverhältnissen in bekannter Weise heiße Kanalelektronen nahe dem Drainkontakt erzeugt. Durch die Injektionskante 16 kommt es aufgrund des Kanteneffekts zu einer lokalen Feldüberhöhung zwischen dem Kanalbereich (d.h. der Rippe FIN1) und der Wortleitung WL1 (Gateelektrode), wobei der Pfad mit der größten Feldstärke von der Injektionskante 16 durch die Speicherschicht 18 zu der Gateelektrode verläuft. Somit werden die heißen Elektronen nahe dem zweiten Kontaktbereich (Drainbereich) von der Injektionskante 16 in einen Bereich der Speicherschicht 18 injiziert, welcher nahe an der Injektionskante 16 liegt. Bei einer als Trapping-Schicht ausgelegten Speicherschicht 18 werden die so in die Speicherschicht 18 eingebrachten Elektronen "getrappt" und in der Speicherschicht 18 gehalten.
  • Wie beispielsweise bei NROMs bekannt, führen die in der Speicherschicht 18 getrappten Ladungsträger zu einer Verschiebung der Einsatzspannung des zugeordneten Seitenwandtransistors, was beim Auslesen der Zelle nachgewiesen werden kann. Hierbei kommt vorzugsweise das Leseverfahren zum Einsatz, welches von B. Eitan et al. in "NROM: A novel localized trapping, 2-bit nonvolatile Memory Cell" in IEEE Electron Device Letters vol. 21, n. 11, November 2000, sowie in WO 99/97000 beschrieben ist. Hinsichtlich des Programmier-, Lösch- und Leseverfahrens wird auf die oben genannten Veröffentlichungen in vollem Umfang Bezug genommen, so daß deren Offenbarungsgehalt integraler Bestandteil der Gesamtoffenbarung der vorliegenden Anmeldung ist.
  • Die in 1 und 2 dargestellte Ausführungsform zeichnet sich insbesondere dadurch aus, daß die notwendigen Programmierspannungen über den "channel hot electron (CHE)" erheblich geringer als die von herkömmlichen EEPROM Speichern bekannten Programmierspannungen sind, da eine gezielt aufgebaute, lokale Feldüberhöhung zwischen der Injektionskante 16 und den Wortleitungen WL zur Injektion der Ladungsträger aus dem Drain-nahen Kanalbereich in die Speicherschicht 18 erfolgt. Somit muß auf dem Speicherchip weniger Fläche für erhöhte Programmierspannungen vorgesehen werden, wodurch eine höhere Integrationsdichte des Speichers und damit kleinere Herstellungskosten möglich sind.
  • Die Rippen FIN sind hinsichtlich ihrer Breite derart dimensioniert, daß ein beispielsweise nahe der Wortleitung WL1 gespeichertes Bit in der Speicherschicht 18 lediglich einen Einfluß auf die Kanalleitfähigkeit des Seitenwandtransistors an der Rippenseitenfläche 12 hat, jedoch nicht zu einer wesentlichen Kennlinien- bzw. Threshold-Verschiebung des Seitenwandtransistors führt, welcher an der Rippenseitenfläche 14 gebildet wird. Das "Übersprechen" des Einflusses des "linken" und "rechten" Bits in der Speicherschicht 18 begrenzt die minimale Breite der Rippen FIN.
  • Zum Löschen der im Programmierschritt in die Speicherschicht 18 eingebrachten Ladungsträger (Elektronen oder Löcher) wird beispielsweise an dem zweiten Kontaktbereich (Drain-Kontakt) 0 V, am ersten Kontaktbereich (Source-Kontakt) 5V und an der Gateelektrode –5 V angelegt wird. Durch diese Potentialverhältnisse wird der n-Kanal Seitenwandtransistor in starke Akkumulation getrieben, was zu sogenanntem "band to band tunnel enhanced hot hole injection" führt. Die von der Injektionkante 16 in die Speicherschicht 18 injizierten heißen Löcher neutralisieren die beim Programmieren eingebrachten heißen Elektronen. Das Programmieren und Löschen eines p-Kanal Transistors erfordert jeweils umgekehrte Spannungsverhältnisse.
  • Vorzugsweise weisen die Rippen FIN eine Höhe (Abstand der an die vergrabene Oxidschicht BOX angrenzenden Rippenunterseite zu der Rippenoberseite 10) von 20 bis 50 nm auf. Durch die getrennte Ansteuerung des linken und rechten Seitenwandtransistors (an den Rippenseitenflächen 12 bzw. 14 verlaufende Transistorkanäle) lassen sich in der Speicherschicht 18 beidseitig Ladungen speichern. Unter Verwendung der von NROMs bekannten Auslesetechnik können somit in jeder Speicherschicht 18 in deren Eckbereichen nahe den Kontaktbereichen S/D insgesamt 4 Bit gespeichert werden. Dies ermöglicht die Ausbildung eines hochdichten 1F2-Speicherelements mit einer 2F2 Zelle mit jeweils 2 Bit. Die 2F2-Zellen ist schematisch in 1 dargestellt.
  • 3 zeigt eine schematische Querschnittsansicht entlang der Schnittlinie B-B von 1. Die Schnittebene verläuft durch die Bitleitung BL1 und einen der Kontaktbereiche S/D des Zellenfeldes. Die Gateelektroden WL sind voneinander durch eine Isolierumhüllung 30, vorzugsweise bestehend aus Siliziumnitrid, elektrisch isoliert. Die Längsrichtung der Rippe FIN1 ist in 3 durch einen mit (FIN) bezeichneten Pfeil schematisch angedeutet. Die Bitleitung BL1 ist über eine Diffusionsbarriere 34 mit einem hochdotierten Kontaktbereich S/D elektrisch verbunden. Die Bitleitung BL1 besteht aus Metall, vorzugsweise Wolfram, und ist in der in 3 dargestellten Schnittebene durch Spacer 36, welche vorzugsweise aus einem HTO-Oxid (high temperature oxide) bestehen, von der Speicherschicht 18 und den Wortleitungen WL getrennt.
  • Die anhand von 1 bis 3 beschriebene bevorzugte Ausführungsform eines erfindungsgemäßen Halbleiterspeichers zeichnet sich insbesondere durch niedrigere Programmierspannungen als bei herkömmlichen NROM- oder ETOX-Zellen aus. Ferner besteht ein geringerer Flächenbedarf für Ladungspumpen durch die Verringerung der benötigten Spitzenspannung. Die getrennte Ansteuerung der linken und rechten Flanke der FINFETs (linker und rechter Seitenwandtransistor) ermöglicht ferner die ausgezeichnete Speicherdichte von 1F2 pro Bit.
  • 4 zeigt eine schematische Aufsicht einer weiteren Ausführungsform eines erfindungsgemäßen Halbleiterspeichers. Bereits im Zusammenhang mit 1–3 beschriebene gleiche oder ähnliche Merkmale sind in 4 und 5 mit gleichen Bezugszeichen versehen und auf eine erneute Beschreibung wird verzichtet. Während es sich bei der anhand von 1–3 beschriebenen Ausführungsform um ein sogenanntes "virtual ground array (VGA)" handelt, ist in 4 und 5 ein Speicherzellenfeld in sogenannter NAND-Anordnung gezeigt. Die Verlaufsrichtung der stegartigen Rippen FIN aus Halbleitermaterial ist wiederum durch einen mit (FIN) bezeichneten Pfeil dargestellt. Im Unterschied zu der in 1 dargestellten Anordnung verlaufen jedoch die Wortleitungen WL im wesentlichen senkrecht zur Längsrichtung (FIN) der Rippen FIN. "Bitleitungen" im engeren Sinn sind bei einer derartigen NAND-Anordnung von Speicherzellen nicht vorhanden, sondern bestehen aus einer Serienschaltung einer Vielzahl von Transistoren mit FINFET-artigem Aufbau.
  • 5 zeigt einen schematischen Querschnitt entlang der Schnittlinie A-A von 4. Die Schnittebene verläuft durch die Rippen FIN1 und FIN2 entlang der Wortleitung WL1. Im Gegensatz zu der zuvor beschriebenen Ausführungsform verlaufen die Wortleitungen WL, d.h. die Gateelektroden, senkrecht zu den Rippenlängsachsen. Die Speicherschicht 18 ist als ein elektrisch leitfähiges Floating-Gate ausgebildet, welches beispielsweise aus hochdotiertem Polysilizium besteht. Eine starke positive Beaufschlagung der Wortleitung WL gegenüber dem Kanalbereich der Transistoren führt zu einer feldunterstützten Tunnelinjektion von Elektronen von der Injektionskante 16 zu dem Floating-Gate 18 durch die erste Isolatorschicht 20 (vgl. inset von 5). Durch den Kanteneffekt der Injektionskante 16 reichen für dieses sogenannte Fowler-Nordheim-Tunneln der Ladungsträger aus dem Kanalbereich in die Speicherschicht 18 bereits Potentialunterschiede aus, welche deutlich geringer als die bei herkömmlichen NAND-Speicherzellen bekannten Programmierspannungen sind.
  • Zum Löschen des leitfähigen Floating-Gates kommt vorzugsweise eine Löschkante 32 zum Einsatz, welche in dem Floating-Gate 18 im Kantenbereich der ersten Isolatorschicht 20 mit der äußeren Oxidschicht 28 gebildet ist. Die Speicherdichte dieser Ausführungsform ist mit 4 bis 5 F2 (vgl. die in 4 eingezeichnete 4 F2-Speicherzelle) zwar geringer als der in Zusammenhang mit 1–3 beschriebenen ersten Ausführungsform. Gegenüber konventionellen NAND-Speichern erwartet man jedoch eine deutliche Spannungsreduzierung durch die Ausnutzung eines Spitzen- bzw. Kanteneffekts sowohl für die Programmierung als auch für die Löschung der Speicherschicht 18. Ferner ist eine höhere Ausleserate erzielbar, da der Lesestrom der einzelnen Speicherzellen durch die Seitenwandtransistoren gegenüber konventionellen planaren Bauelementen verstärkt wird.
  • 6–14 zeigen schematische Schnittansichten von Zwichenprodukten eines bevorzugten erfindungsgemäßen Halbleiterspeichers, wie er in Zusammenhang mit 1–3 beschrieben wurde. 6 zeigt eine schematische Querschnittsansicht eines Zwischenprodukts des Halbleiterspeichers von 1 entlang der Linie A-A. Auf einem SOI-Wafer (silicon on insulator wafer) wurde zunächst ein thermisches Oxid gebildet, welches später die erste Isolatorschicht 20 darstellt. Auf die Oxidschicht 20 wird eine Siliziumnitridschicht aufgebracht, welche später die Speicherschicht 18 (trapping-Schicht) bildet. Nachfolgend wird eine Schicht aus TEOS auf die Nitridschicht 18 aufgebracht. Mittels optischer Lithographie oder Elektronenstrahllithographie werden in dem Resist zwischen den Rippen FIN Fenster geöffnet und durch einen Ätzschritt die TEOS-, Nitrid-, Oxid- und Top-Siliziumschicht abgetragen, so daß eine stegartige Rippenstruktur (Finnenstruktur) gebildet wird. Anschließend wird der Resist sowie die TEOS-Schicht entfernt. Das nach diesem Verfahrensschritt erhaltene Zwischenprodukt ist in 6 dargestellt.
  • Nachfolgend werden die Rippenseitenflächen 12, 14 thermisch oxidiert, um die Injektionskanten 16 zu erzeugen. Aufgrund der geringeren Oxidationsrate der Rippen FIN nahe der ersten Isolatorschicht 20 weisen die Rippenseitenflächen 12, 14 nahe der ersten Isolatorschicht 20 einen gekrümmten Verlauf auf. Die Injektionskanten 16 werden daher nicht wie vereinfacht in den Figuren dargestellt ein rechteckiges Kantenprofil aufweisen. Die unterschiedlichen Oxidationsraten im Bereich der Rippenoberseite 10 führen dazu, daß die Injektionskanten 16 einen Innenwinkel aufweisen, welcher kleiner als 90° ist. Derartige Injektionskanten 16 sind für lokale Feldüberhöhungen – und damit geringere notwendige Programmierspannungen – besonders geeignet. Im Anschluß an die thermische Oxidation zur Erstellung der inneren Oxidschichten 26 erfolgt die Abscheidung eines Hochtemperaturoxids (high temperature oxide; HTO) als äußere Oxidschicht 28. Die Oxidschicht 28 bildet das sogenannte "control gate oxid", welches die dritte Isolatorschicht 29 darstellt. Das Zwischenprodukt nach diesem Verfahrensschritt ist in 7 dargestellt.
  • Anschließend erfolgt eine Abscheidung von Poly-Silizium, welches in situ zur Ausbildung der Wortleitungen hochdotiert wird. Wie in 8 dargestellt ist, erhält man den schematisch dargestellten Querschnitt der Wortleitungen WL durch eine Spacerätzung, welche ohne zusätzliche Maskentechnik selbstjustiert zu Wortleitungen WL führt, welche entlang den Flanken der Rippen FIN verlaufen. Dieser Zustand ist in 8 schematisch dargestellt.
  • Nach dem Auffüllen der Zwischenräume durch Nitrid (vgl. 9 erfolgt die Strukturierung der Bitleitungen. 10 zeigt in einer schematischen Querschnittsansicht entlang der Linie C-C von 1 des späteren Halbleiterspeichers einen Schnitt entlang der Bitleitung BL1. Die Bitleitung BL1, welche später parallel zu der Zeichenebene von 10–14 verläuft, wird durch einen Fotoschritt mit nachfolgenden Ätzschritten der die Isolierumhüllung 30 bildenden Nitridschicht, der auf der Speicherschicht 18 angeordneten HTO-Schicht, der Speicherschicht 18 (Nitridschicht), einer Rückätzung der Poly-Siliziumwortleitung WL sowie einer Ätzung der ersten Isolatorschicht 20 (Oxidschicht) vorbereitet (vgl. 10). Anschließend wird in den rückgeätzten Wortleitungsraum Nitrid aufgefüllt und rückgeätzt (11). In der in 12 dargestellten Querschnittsansicht läßt sich die nachfolgende HTO Abscheidung und Spacerätzung des HTO-Oxids zur Herstellung der in 3 gezeigten Spacerschicht 36 nicht erkennen. Die HTO-Spacerschicht 36 schützt die Speicherschicht 18 (Nitrid-Trapping-Schicht) an der Wand zur Wortleitung WL und vermeidet einen Kurzschluß mit dieser.
  • 13 zeigt das Zwischenprodukt nach erfolgter n+-Implantation der Kontaktbereiche S/D. Die Kontaktbereiche S/D (Source- bzw. Drainkontaktbereiche der FINFETs) werden durch senkrecht zu den Wortleitungen WL verlaufende Bitleitungen BL über eine Diffusionsbarriere 34 mit einer metallischen Bitleitung BL elektrisch verbunden. Zum Abtragen und Planarisieren der Oberfläche der Bitleitung BL wird ein CMP-Schritt (chemical mechanical polishing) eingesetzt. In diesem
  • Zustand ist die Halbleiterspeichervorrichtung in 14 dargestellt.
    • 10
    Rippenoberseite
    12
    (linke) Rippenseitenfläche
    14
    (rechte) Rippenseitenfläche
    16
    Injektionskante
    18
    Speicherschicht, insbesondere Trapping-Schicht oder
    Floating-Gate
    20
    erste Isolatorschicht
    22
    (linke) zweite Isolatorschicht
    24
    (rechte) zweite Isolatorschicht
    26
    innere Oxidschicht
    28
    äußere Oxidschicht
    29
    dritte Isolatorschicht (control gate Oxid; vorzugsweise
    gebildet durch äußere Oxidschicht 28)
    30
    Isolierumhüllung
    32
    Löschkante für NAND-Zelle über F/N-Tunneln
    34
    Diffusionsbarriere
    36
    Spacerschicht aus HTO
    BL
    Bitleitung
    FIN
    Rippe aus Halbleitermaterial
    WL
    Wortleitung

Claims (20)

  1. Halbleiterspeicher mit einer Vielzahl von Speicherzellen, wobei jede Speicherzelle umfaßt: – einen ersten leitfähig dotierten Kontaktbereich (S/D), einen zweiten leitfähig dotierten Kontaktbereich (S/D) und einen dazwischen angeordneten Kanalbereich, welche in einer stegartigen Rippe (FIN) aus Halbleitermaterial ausgebildet und in dieser Reihenfolge in Längsrichtung der Rippe (FIN) hintereinander angeordnet sind, wobei die Rippe (FIN) zumindest in dem Kanalbereich in einem senkrecht zu der Längsrichtung der Rippe (FIN) verlaufenden Schnitt eine im wesentlichen rechtsecksförmige Gestalt mit einer Rippenoberseite (10) und gegenüberliegenden Rippenseitenflächen (12, 14) aufweist; – eine zum Programmieren der Speicherzelle ausgelegten Speicherschicht (18), welche durch eine erste Isolatorschicht (20) beabstandet auf der Rippenoberseite (10) angeordnet ist, wobei die Speicherschicht (18) über zumindest eine (12) der Rippenseitenflächen (12) in Normalenrichtung der einen Rippenseitenfläche (12) hinausragt, so daß die eine Rippenseitenfläche (12) und die Rippenoberseite (10) eine Injektionskante (16) zur Injektion von Ladungsträgern von dem Kanalbereich in die Speicherschicht (18) bilden; und – zumindest eine Gateelektrode (WL1), welche durch eine zweite Isolatorschicht (22) von der einen Rippenseitenfläche (12) und durch eine dritte Isolatorschicht (29) von der Speicherschicht (18) beabstandet ist, wobei die Gateelektrode (WL1) gegenüber dem Kanalbereich elektrisch isoliert und zur Steuerung von dessen elektrischer Leitfähigkeit ausgelegt ist.
  2. Halbleiterspeicher nach Anspruch 1, wobei die zweite Isolatorschicht (22) eine größere Schichtdicke als die dritte Isolatorschicht (29) aufweist.
  3. Halbleiterspeicher nach Anspruch 1 oder 2, wobei die zweite Isolatorschicht (22) eine zumindest an der einen Rippenseitenfläche (12) angeordnete innere Oxidschicht (26) und eine an der inneren Oxidschicht (26) angeordnete äußere Oxidschicht (28) aufweist.
  4. Halbleiterspeicher nach Anspruch 3, wobei die äußere Oxidschicht (28) die dritte Isolatorschicht (29) bildet.
  5. Halbleiterspeicher nach einem der Ansprüche 3 oder 4, wobei die innere Oxidschicht (26) ein thermisches Oxid und die äußere Oxidschicht (28) ein HT-Oxid ist.
  6. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei die erste Isolatorschicht (20) aus einem thermischen Oxid gebildet ist.
  7. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei die Rippe (FIN) in einer Top-Siliziumschicht eines SOI-Substrats angeordnet ist.
  8. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei eine Vielzahl von gleichmäßig voneinander beabstandeten Rippen (FIN1, FIN2) vorgesehen ist, deren Längsachsen parallel zueinander verlaufen, und in jeder der Rippen (FIN1, FIN2) eine Vielzahl von Speicherzellen ausgebildet ist.
  9. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei die Speicherschicht (18) eine Trapping-Schicht oder ein Floating-Gate ist.
  10. Halbleiterspeicher nach Anspruch 9, wobei die Trapping-Schicht eine Nitridschicht, eine siliziumreiche Oxidschicht (Silicon rich Oxide) oder eine undotierte Poly-Siliziumschicht ist, welche von dem Kanalbereich und der Gateelektrode (WL) durch Oxidschichten (20, 29) getrennt sind.
  11. Halbleiterspeicher nach Anspruch 10, wobei zwei elektrisch voneinander isolierte Gateelektroden (WL1, WL2) für die zumindest eine Rippe (FIN1) vorgesehen sind, wobei sich die Gateelektroden (WL1, WL2) in Richtung der Rippenlängsachse erstrecken und durch zweite Isolatorschichten (22, 24) von den gegenüberliegenden Rippenseitenflächen (12, 14) beabstandet sind.
  12. Halbleiterspeicher nach Anspruch 11, wobei die Gateelektroden (WL) aus hochdotiertem Poly-Silizium gebildet sind.
  13. Halbleiterspeicher nach einem der Ansprüche 11 oder 12 und Anspruch 8, wobei für jede der Rippen (FIN1; FIN2) zwei voneinander isolierte Gatelektroden als Wortleitungen (WL1, WL2; WL3, WL4) des Halbleiterspeichers vorgesehen sind.
  14. Halbleiterspeicher nach Anspruch 13 mit einer Vielzahl von senkrecht zu den Wortleitungen (WL) verlaufenden Bitleitungen (BL), wobei jede der Bitleitungen (BL) mit einem der Kontaktbereiche (S/D) jeder Rippe (FIN) elektrisch verbunden ist.
  15. Halbleiterspeicher nach Anspruch 9, wobei das Floating-Gate aus Metall oder hochdotiertem Poly-Silizium besteht.
  16. Halbleiterspeicher nach Anspruch 15 und Anspruch 8 mit einer Vielzahl der Gateelektroden (WL), wobei jedem der Kanalbereiche in einer der Rippen (FIN) genau eine der Gatelektroden (WL) zugeordnet ist, welche als Wortleitung (WL) des Halbleiterspeichers senkrecht zur Längsachse der Rippen (FIN) über eine Vielzahl von Rippen (FIN) verläuft.
  17. Halbleiterspeicher nach einem der Ansprüche 15 oder 16, wobei das Floating-Gate zumindest eine Löschkante (32) zur Injektion von Ladungsträgern von dem Floating-Gate zu der Gateelektrode (WL) durch die dritte Isolatorschicht (29) aufweist.
  18. Halbleiterspeicher nach Anspruch 17, wobei die Löschkante (32) des Floating-Gates an einen Kantenbereich angrenzt, welcher durch die erste Isolatorschicht (20) und die dritte Isolatorschicht (29) gebildet wird.
  19. Verfahren zur Herstellung eines Halbleiterspeichers nach einem der vorangegangenen Ansprüche mit den Schritten: – Bereitstellen eines SOI-Substrats mit einer Top-Siliziumschicht; – Aufbringen der ersten Isolatorschicht (20) auf die Top-Siliziumschicht; – Aufbringen der Speicherschicht (18) auf die erste Isolatorschicht (20); – Strukturieren der Top-Siliziumschicht, der ersten Isolatorschicht (20) und der Speicherschicht (18) in zumindest eine stegartige Rippenform, wobei die erste Isolatorschicht (20) auf der Rippenoberseite (10) der aus Silizium bestehenden Rippe (FIN) und die Speicherschicht (18) auf der ersten Isolatorschicht (20) angeordnet ist; – Oxidieren der Rippenseitenflächen (12, 14) der Rippe (FIN) zur Bildung einer inneren Oxidschicht (26) der zweiten Isolatorschicht (22, 24); – Aufbringen der dritten Isolatorschicht (29); – Aufbringen der zumindest einen Gatelektrode (WL); und – lokales Dotieren der Rippe (FIN) zur Bildung von dotierten Kontaktbereichen (S/D).
  20. Verfahren nach Anspruch 19, wobei das Aufbringen der dritten Isolatorschicht (29) das Aufbringen einer äußeren Oxidschicht (28) umfaßt, welche an der Speicherschicht (18) und an der inneren Oxidschicht (26) angeordnet ist.
DE10241170A 2002-09-05 2002-09-05 Hochdichter NROM-FINFET Withdrawn DE10241170A1 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE10241170A DE10241170A1 (de) 2002-09-05 2002-09-05 Hochdichter NROM-FINFET
EP03793747A EP1535336A2 (de) 2002-09-05 2003-08-21 Hochdichter nrom-finfet
CNA038212412A CN1689162A (zh) 2002-09-05 2003-08-21 高密度氮化物只读存储器鳍形场效晶体管
PCT/EP2003/009297 WO2004023519A2 (de) 2002-09-05 2003-08-21 Hochdichter nrom-finfet
JP2004533386A JP2005538540A (ja) 2002-09-05 2003-08-21 高密度ｎｒｏｍ−ｆｉｎｆｅｔ
AU2003258649A AU2003258649A1 (en) 2002-09-05 2003-08-21 High-density nrom-finfet
TW092123328A TWI241015B (en) 2002-09-05 2003-08-25 High-density nrom-finfet
US11/073,017 US7208794B2 (en) 2002-09-05 2005-03-04 High-density NROM-FINFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10241170A DE10241170A1 (de) 2002-09-05 2002-09-05 Hochdichter NROM-FINFET

Publications (1)

Publication Number Publication Date
DE10241170A1 true DE10241170A1 (de) 2004-03-18

Family

ID=31724384

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10241170A Withdrawn DE10241170A1 (de) 2002-09-05 2002-09-05 Hochdichter NROM-FINFET

Country Status (8)

Country Link
US (1) US7208794B2 (de)
EP (1) EP1535336A2 (de)
JP (1) JP2005538540A (de)
CN (1) CN1689162A (de)
AU (1) AU2003258649A1 (de)
DE (1) DE10241170A1 (de)
TW (1) TWI241015B (de)
WO (1) WO2004023519A2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006034854A2 (en) * 2004-09-29 2006-04-06 Infineon Technologies Ag Semiconductor memory device having charge-trapping memory cells
DE102013215671B4 (de) * 2012-08-20 2020-12-10 Globalfoundries Singapore Pte. Ltd. Mehrfach programmierbarer Speicher

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US6924561B1 (en) 2003-12-08 2005-08-02 Advanced Micro Devices, Inc. SRAM formation using shadow implantation
US7133316B2 (en) * 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
US20070166903A1 (en) * 2006-01-17 2007-07-19 Bohumil Lojek Semiconductor structures formed by stepperless manufacturing
US20070166971A1 (en) * 2006-01-17 2007-07-19 Atmel Corporation Manufacturing of silicon structures smaller than optical resolution limits
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US7749838B2 (en) 2007-07-06 2010-07-06 Macronix International Co., Ltd. Fabricating method of non-volatile memory cell
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
MY167970A (en) 2008-07-16 2018-10-09 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9214529B2 (en) * 2011-03-14 2015-12-15 Globalfoundries Inc. Fin Fet device with independent control gate
US9190323B2 (en) 2012-01-19 2015-11-17 GlobalFoundries, Inc. Semiconductor devices with copper interconnects and methods for fabricating same
US9041127B2 (en) 2013-05-14 2015-05-26 International Business Machines Corporation FinFET device technology with LDMOS structures for high voltage operations
CN104425591B (zh) * 2013-08-20 2017-06-16 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
KR102310043B1 (ko) * 2014-12-23 2021-10-08 인텔 코포레이션 종횡비 트렌치 기반 프로세스들을 이용하여 형성되는 균일층들
US10276728B2 (en) 2017-07-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including non-volatile memory cells

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5411905A (en) * 1994-04-29 1995-05-02 International Business Machines Corporation Method of making trench EEPROM structure on SOI with dual channels
US5691552A (en) * 1994-10-26 1997-11-25 Nec Corporation Nonvolatile semiconductor memory formed with silicon-on-insulator structure
US5796141A (en) * 1996-05-31 1998-08-18 United Microelectronics Corporation Compact contactless trenched flash memory cell
US5834806A (en) * 1996-12-16 1998-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Raised-bitline, contactless, trenched, flash memory cell
WO1999007000A2 (en) * 1997-08-01 1999-02-11 Saifun Semiconductors Ltd. Two bit eeprom using asymmetrical charge trapping
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155057A (en) * 1990-11-05 1992-10-13 Micron Technology, Inc. Stacked v-cell capacitor using a disposable composite dielectric on top of a digit line
US5236860A (en) * 1991-01-04 1993-08-17 Micron Technology, Inc. Lateral extension stacked capacitor
JP2668461B2 (ja) 1991-06-05 1997-10-27 株式会社三井ハイテック リードフレーム製造装置
JPH05343681A (ja) * 1992-06-11 1993-12-24 Kawasaki Steel Corp 半導体装置
JPH0982924A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体記憶装置の製造方法
US5648291A (en) * 1996-06-03 1997-07-15 Vanguard International Semiconductor Corporation Method for fabricating a bit line over a capacitor array of memory cells
KR100221619B1 (ko) * 1996-12-28 1999-09-15 구본준 플래쉬 메모리 셀의 제조방법
US6288431B1 (en) * 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US6069042A (en) * 1998-02-13 2000-05-30 Taiwan Semiconductor Manufacturing Company Multi-layer spacer technology for flash EEPROM
DE19823733A1 (de) * 1998-05-27 1999-12-02 Siemens Ag Halbleiter-Speicherzellenanordnung und entsprechendes Herstellungsverfahren
JP2001244351A (ja) * 2000-02-29 2001-09-07 Sharp Corp 不揮発性半導体記憶装置及びその製造方法
US6445029B1 (en) * 2000-10-24 2002-09-03 International Business Machines Corporation NVRAM array device with enhanced write and erase
WO2003015172A2 (en) * 2001-08-06 2003-02-20 Koninklijke Philips Electronics N.V. Method of manufacturing a non-volatile memory
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US6800905B2 (en) * 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
TW573344B (en) * 2002-05-24 2004-01-21 Nanya Technology Corp Separated gate flash memory and its manufacturing method
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5411905A (en) * 1994-04-29 1995-05-02 International Business Machines Corporation Method of making trench EEPROM structure on SOI with dual channels
US5691552A (en) * 1994-10-26 1997-11-25 Nec Corporation Nonvolatile semiconductor memory formed with silicon-on-insulator structure
US5796141A (en) * 1996-05-31 1998-08-18 United Microelectronics Corporation Compact contactless trenched flash memory cell
US5834806A (en) * 1996-12-16 1998-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Raised-bitline, contactless, trenched, flash memory cell
WO1999007000A2 (en) * 1997-08-01 1999-02-11 Saifun Semiconductors Ltd. Two bit eeprom using asymmetrical charge trapping
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Eitan, B. et al., <<NROM: A novel localized trapping, 2-bit nonvolatile Memory Cell>>, IEEE Electron Device Letters, Vol. 21, No. 11, Novem- ber 2000 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006034854A2 (en) * 2004-09-29 2006-04-06 Infineon Technologies Ag Semiconductor memory device having charge-trapping memory cells
WO2006034854A3 (en) * 2004-09-29 2006-06-22 Infineon Technologies Ag Semiconductor memory device having charge-trapping memory cells
US7423310B2 (en) 2004-09-29 2008-09-09 Infineon Technologies Ag Charge-trapping memory cell and charge-trapping memory device
DE102013215671B4 (de) * 2012-08-20 2020-12-10 Globalfoundries Singapore Pte. Ltd. Mehrfach programmierbarer Speicher

Also Published As

Publication number Publication date
AU2003258649A1 (en) 2004-03-29
EP1535336A2 (de) 2005-06-01
CN1689162A (zh) 2005-10-26
WO2004023519A2 (de) 2004-03-18
WO2004023519A3 (de) 2004-06-10
AU2003258649A8 (en) 2004-03-29
TWI241015B (en) 2005-10-01
TW200405554A (en) 2004-04-01
JP2005538540A (ja) 2005-12-15
US7208794B2 (en) 2007-04-24
US20050186738A1 (en) 2005-08-25

Similar Documents

Publication Publication Date Title
DE10241170A1 (de) Hochdichter NROM-FINFET
DE102005029493B4 (de) Integrierte Speicherschaltungsanordnung mit Tunnel-Feldeffekttransistoren und zugehöriges Verfahren
EP1535334B1 (de) Wort- und bitleitungsanordnung für einen finfet- halbleiterspeicher
DE4404270C2 (de) Halbleiterspeichervorrichtungen, die Information elektrisch schreiben und löschen können und Verfahren zur Herstellung derselben
DE102004060171B4 (de) Charge-trapping-Speicherzelle und deren Herstellungsverfahren
DE10220923B4 (de) Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
DE102004006505B4 (de) Charge-Trapping-Speicherzelle und Herstellungsverfahren
DE102008018744A1 (de) SONOS-Stapelspeicher
DE10039441A1 (de) Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
DE112004001049T5 (de) Nichtflüchtige Speichervorrichtung
DE102007016302A1 (de) Verfahren zum Herstellen eines Nanodraht-Transistors, Nanodraht-Transistor-Struktur und Nanodraht-Transistor-Feld
DE102006007714A1 (de) Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung desselben
DE112017006252T5 (de) Split-Gate-Flashzelle, die auf ausgeschnittenem Substrat geformt ist
DE102006028954A1 (de) Speichereinrichtung und Verfahren zur Herstellung einer Speichereinrichtung
DE102007052217A1 (de) Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen
EP0946985B1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
DE19807010B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung
DE19807009B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung mit Programmierleitungen
DE19748495C2 (de) EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld
EP1704595A2 (de) Steg-feldeffekttransistor-speicherzellen-anordnung und herstellungsverfahren
DE102005048197B3 (de) Halbleiterspeicherbauelement mit vergrabenen Bitleitungen und selbstjustierenden Bitleitungskontakten und dessen Herstellungsverfahren
EP1514304B1 (de) Verfahren zur herstellung einer nrom-speicherzellenanordnung
EP1374308B1 (de) Speicherzellenanordnung mit individuel adressierbaren speicherzellen und verfahren zur herstellung derselben
DE10130765A1 (de) Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung
WO2003105231A1 (de) Verfahren zur herstellung von nrom-speicherzellen mit grabentransistoren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee