CN1689162A - 高密度氮化物只读存储器鳍形场效晶体管 - Google Patents

高密度氮化物只读存储器鳍形场效晶体管 Download PDF

Info

Publication number
CN1689162A
CN1689162A CNA038212412A CN03821241A CN1689162A CN 1689162 A CN1689162 A CN 1689162A CN A038212412 A CNA038212412 A CN A038212412A CN 03821241 A CN03821241 A CN 03821241A CN 1689162 A CN1689162 A CN 1689162A
Authority
CN
China
Prior art keywords
rib shape
layer
insulating barrier
semiconductor memory
shape matter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA038212412A
Other languages
English (en)
Inventor
F·霍夫曼恩
E·兰德格拉夫
R·J·鲁肯
W·雷斯纳
M·斯佩奇特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1689162A publication Critical patent/CN1689162A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/905—Plural dram cells share common contact or common trench

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明是关于一种具有多个单元的半导体存储器，其中各该存储单元包含了：一第一传导性掺杂接触区域(S/D)、一第二传导性掺杂接触区域(S/D)与排列在后者间的一信道区域，该等区域是形成于由半导体材料所制成的一网状肋形物中(FIN)且于该肋形物(FIN)的纵向方向上先后依序排列；一存储层(18)，其于该肋形物的该上侧边(10)上与一绝缘层(20)间隔排列；以及至少一栅极电极(WL1)，其藉由一第二绝缘层(22)而自该一肋形物侧面隔开，并藉由一第三绝缘层(29)而自该存储层(18)隔开，其中该栅极电极(WL1)与该信道区域电性绝缘且用于控制其电传导性。

Description

高密度氮化物只读存储器鳍形场效晶体管
技术领域
本发明是关于一种半导体存储器，以及一种半导体存储器制造方法。
背景技术
传统的可编程半导体存储组件根据应用而有许多不同的设计，例如PROM、EPROM、EEPROM、FLASH EEPROM与SONOS等；这些不同设计的差异特别在于抹除选择、编程能力与编程时间、保持时间、存储密度、以及其制造成本；而目前则特别需要高密度与符合经济效益的快闪半导体存储器。特别是，习知的设计是关于NAND与ETOX存储单元，然而其存储密度需高于4F2(其中F是在制程中，该半导体存储器的最小结构尺寸)。在B.Eitan等人于IEEE Electron Device Letters第21卷第11期(2000年11月)所公开的文献“NROM：A novellocalized trapping，2-bit nonvolatile Memory Cell”中，即说明了一种利用2位单元之NROM存储器，其使得存储单元具有2F2的表面密度。
然而，上述所有的可编程存储组件皆需要较高的电压(至少为10V)来对储存于一存储层中的位进行编程与抹除；举例而言，一NROM存储单元在作用时必须具备的栅极电压范围为9V，由于一般用于快闪存储组件的电场产生的外部电压为10V或10V以上，因而该等电压必须于芯片上产生(on-chip)。虽然一般已习知其所需的电荷泵(chargepumps)，然其需要占据该存储芯片一可观的表面积大小，因而降低了其集成程度，并且增加了其后续之制造成本。
因此本发明的目的之一在于说明一种具有多个存储单元的半导体存储器，特别是，其所需要的编程电压相对较低且达成了一种高密度存储单元数组。此外，本发明的目的之一在于说明此一半导体存储器的制造方法。
此目的可藉由一种如权利要求1所述的半导体存储器而实现，其中该半导体存储器具有多个之存储单元，以及藉由如权利要求19所述的半导体存储器制造方法而实现；而较佳实施例则为独立之权利要求项的标的。
发明内容
根据本发明，一半导体存储器包含了多个之存储单元，各该存储单元包含：
-一第一传导性掺杂接触区域、一第二传导性掺杂接触区域与排列在后者间的一信道区域，该等区域是形成于由半导体材料所制成的一网状肋形物中且于该肋形物的纵向方向上先后依序排列，其中该肋形物至少在与该肋形物的纵向方向垂直运行的信道区域中具有一本质上为矩形的形状，且该肋形物的上侧边与肋形物侧面相对；
-一存储层，用于编程该存储单元且于该肋形物的该上侧边上与一绝缘层间隔排列，其中该存储层以该一肋形物侧面的法线方向突出于至少一之该等肋形物侧面，使得该肋形物侧面与该肋形物之该上侧边形成一注入边缘以自该信道区域注入电荷载子至该存储层中；以及
-至少一栅极电极，其藉由一第二绝缘层而自该一肋形物侧面隔开，并藉由一第三绝缘层而自该存储层隔开，其中该栅极电极与该信道区域电性绝缘且用于控制其电传导性。
该半导体存储器本身是一种可电子抹除的可编程半导体存储器(EEPROM)，特别是一种快闪半导体存储器；一二进制信息项目，亦即“位(bit)”，是以一种已知型式而利用一可用于编程该存储单元的存储层加以储存。此一存储层是设计为自该晶体管的信道区域捕捉电荷载子或是发射电荷载子至该处，该信道区域是延伸于两掺杂接触区域(该晶体管的源极与汲极区域)间的肋形物纵向方向，因此该晶体管的布局系与一鳍形场效晶体管(FINFET)的布局方式相似；该存储层则与该掺杂接触区域及该晶体管的栅极电极电性绝缘。
该存储层对电子的捕捉是藉由场效应的方式而以一习知型式(即该晶体管特性曲线的位移)产生，特别是其容限电压(thresholdvoltage)；因此，当给定一预定的栅极电压与一预定的源极-汲极电压时，其可藉由该晶体管信道的电传导性而侦测出该存储层是否捕捉到电子。
为了达到“编程(program)”该存储层的目的，举例而言，为了储存一逻辑态“1”，必须从该FINFET的信道区域将电子注入该存储层；传统上，这样的注入过程需要在该接触区域与该栅极电极之间具备较大的电压差，无论其物理注入机制是利用热电子(信道热电子，CHE)、或是利用场助穿隧(field-supported tunneling)效应(福勒-诺德汉穿隧，Fowler-Nordheim tunneling)。
本发明利用一种特别的信道、绝缘体与栅极之几何形状来解决上述问题；所使用的几何形状可自该信道区域至所形成的存储层间产生一注入电荷载子之注入边缘，该注入边缘可于其附近产生电场的局部增加，以使得电荷电子能够有效注入该存储层，即使在该信道区域与该栅极电极之间存在的电位差比较小。同时，注入过程亦可藉由热电子(CHE)方式执行、或藉由场助穿隧(field-supported tunneling)效应(福勒-诺德汉穿隧)而执行。与传统的可编程存储组件相比，本发明之半导体存储器的边缘效应可明显降低所需的编程电压。
该半导体存储器的信道区域是形成于由半导体材料所组成(特别是由硅所组成)的网状肋形物中；传导性掺杂之接触区域是位于该肋形物的纵向方向上，其将继而形成晶体管的源极或汲极接触，且较佳为彼此均匀地间隔排列；各接触区域构成了一晶体管的源极接触与一邻近晶体管的汲极接触。该肋形物具有一本质上为矩形的截面，其垂直运行于该肋形物的纵轴；该肋形物的上侧边与形成有该肋形物的基板平行，且彼此相对的肋形物侧面是相对于该基板平面垂直排列。一第一绝缘层，例如一氧化物层，则排列在该肋形物各信道区域中的肋形物之上侧边；而该存储器则是固定在该第一绝缘层上，该存储层以该一肋形物侧面的法线方向突出于至少一之该等肋形物侧面。
自该信道区域注入电荷载子至该存储层中之注入边缘是由该肋形物侧面与该肋形物之该上侧边定义的边缘所形成，该肋形物侧面藉由一第二绝缘层而与栅极电极隔开，其可由该栅极电极而利用场效应的方式来控制信道区域的传导性；该栅极电极沿着该半导体基板的法线方向而延伸于在该肋形物上侧边(较佳为远达该存储层的上侧边)；在此区域中，该栅极电极是藉由第三绝缘层而与该存储层相隔开来。
藉由该等几何形状，在该信道区域与该栅极电极之间的电位差可产生注入边缘区域电场的局部增加，使得在电位差较小时，电荷载子能够离开该注入边缘的信道区域而被该存储层捕捉。
较佳为，该存储层以一与该等肋形物侧面的法线方向平行的运行方向而突出于该肋形物的两肋形物侧面，因此在该肋形物横向运行的方向上，该肋形物的宽度会小于该存储层的宽度；如上述说明，当一栅极电极亦同样排列于该肋形物侧边时，信道区域中的该肋形物上侧边与第二肋形物侧面之间的边缘区域便构成了一第二注入边缘以将电荷载子注入至该存储器。
较佳为，该第二绝缘层的厚度大于该第三绝缘层的厚度，举例而言，该第三绝缘层具有的厚度为3nm至6nm(一般为5nm)，而该第二绝缘层则约为2nm至5nm厚；一般而言，若该第一绝缘层是由二氧化硅所形成，则其具有的厚度约为2至5nm。
较佳为，该第二绝缘层具有一排列在至少该一肋形物侧面上的内氧化物层，以及一排列在该内氧化物层上的外氧化物层。
较佳为，该第三绝缘层是由该外氧化物层所形成，该外氧化物层延伸于该半导体基板的法线方向而达该内氧化物层，且将该栅极电极与该存储层隔离；较佳为，该外氧化物层向外的表面形成了一本质上为平坦的表面，特别是在该肋形物上侧边的区域中。
该内氧化物层最好是一热氧化物，而该外氧化物层是一HT氧化物(高温氧化物，HTO)；若该内氧化物层是藉由该肋形物之半导体材料氧化而形成，则可产生特别有利的注入边缘之几何形状。当已形成该第一绝缘层与该存储层时，该肋形物之半导体材料的氧化过程可于与该肋形物纵轴垂直运行之一截面中形成该注入边缘，一内角系小于90°。此一注入边缘几何形状是由于该第一绝缘层区域中的肋形物半导体材料的氧化速率变化而产生，使得一注入边缘可到达一个适合产生电场局部增加的点，因此能够进而降低该存储层的编程电压。
较佳为，该第一绝缘层是由一热氧化物形成，而举例而言，该热氧化物层的膜层厚度为2至5nm。
较佳为，该肋形物是排列在一SOI(绝缘层上覆硅)基板之一顶部硅层中，相对该肋形物上侧边的肋形物表面则紧邻该SOI基板的埋藏氧化物(buried oxide，BOX)。该SOI基板之该顶部硅层(亦称为主体硅层)一般具有膜厚为20nm至50nm，举例而言，成形于此一顶部硅层(亦称为一鳍(fin))的肋形物宽度是在40至100nm之间。另外，该肋形物亦可藉由在该肋形物下方的一高度掺杂井而与邻近的肋形物绝缘；举例而言，若该肋形物之半导体材料是稀薄的p型掺杂，则可使用高度掺杂的p+型井来将该等肋形物彼此电性绝缘。
较佳为，提供彼此之间均匀间隔开的多个肋形物，该等肋形物之纵轴系为彼此平行运行，且多个之存储单元则形成于各该等肋形物中。彼此平行运行之该等肋形物间的距离则由欲成形的栅极电极与可用之处理技术所限制。
该存储层较佳则作为一捕捉层或一浮动栅极；该捕捉层是一非导电层，且具有多个之捕捉状态(trapping states)，其可捕获电荷载子。相比之下，该浮动栅极则为电传导性。
该捕捉层较佳为一氮化物层、一硅充足之氧化物层、或一未掺杂的多晶硅层，其藉由氧化物层而与该信道区域与该栅极电极分隔开来。若该捕捉层是一由氧化物(特别是二氧化硅)所包围的氮化硅层，则该存储层排列可视为一ONO堆栈；这样的捕捉层最好是藉由热信道电子(信道热电子，CHE)的方式加以编程，其可由一强前向电压与一正栅极电压加速，而移动至该存储层。该捕捉层之抹除则最好是藉由将“热电洞(hot holes)”注入该捕捉层而实施(称为“价带-至-价带穿隧增强热电洞注入”)，其方式可比拟为一开始所述之NROM存储单元中的抹除过程。
由于该注入边缘的点效应之故，即使是5至7V的栅极电压范围亦足以产生电场强度以将电子(或一p型信道晶体管的电洞)移动至该捕捉层上；而约5V的电压亦足以抹除该捕捉层。
彼此电性绝缘的两栅极电极最好是供该至少一肋形物之用，其中该等栅极电极延伸于该肋形物的纵轴方向，且藉由第二绝缘层而与相对的肋形物侧面分隔开；在此情形中，各肋形物的各信道区域最好是具有两注入边缘，所述之注入边缘则由相对的肋形物侧面与肋形物上侧边之间的边缘形成。该等栅极电极沿着平行于该等肋形物纵轴的肋形物结构边缘而运行，其形成该半导体存储器的字符线。
在此一排列中，在各信道区域上的各捕捉层中最多可储存4位，因此，2位可储存于接近第一接触区域的存储层中，其各与相对的注入边缘接近；而另外2位可储存于接近第二接触区域的存储层，其位于接近该相对的注入边缘之范围中。因此这样的排列可形成了一表面密度为2F2的2位存储单元，其中F为该半导体存储器的最小结构尺寸。为了读取位，系使用由B.Eitan在先前所述的著作中所提出的读取方法，且此方法已被广知于NROM存储组件中。在本文中，以B.Eitan等人在先前所述的著作中之揭露内容以及国际专利申请案WO99/07000(PCT/IL 98/00363)为参考，该等文件已列为本发明所揭露者中有关读取、编程与抹除方法之一整合要素。
较佳为，该等栅极电极是由高度掺杂的多晶硅所形成，这样的栅极电极可藉由一间隔物蚀刻方法而以一自排列形式形成。最好是使用氮化物来作为相邻的肋形物之栅极电极间的绝缘。可分别掺杂各肋形物的两栅极电极，以产生不同的左、右侧壁晶体管之特性曲线图形。
彼此绝缘的两栅极电极最好是作为各该等肋形物之半导体存储器的字符线，所述之半导体存储器具有彼此均匀隔开的多个肋形物。
较佳为，该半导体存储器具有与该等字符线垂直运行之多个位线，各该等位线则电性连接至各肋形物之该等接触区域其中之一；该等字符线与位线产生了一存储单元数组之行列排列，其中该等肋形物晶体管之源极接触与汲极接触可选择性加以驱动，而形成一虚拟接地数组(VGA)。
另，除了作为一捕捉层外，亦可将存储层作为一由金属或高度掺杂之多晶硅所构成的浮动栅极。
根据一较佳实施例，该半导体存储器包含了多个之栅极电极，一该等肋形物中的各该等信道区域系被精确指定了作为一该等栅极电极，其作为该半导体存储器的一字符线，并且在多个之肋形物上方而垂直运行于该等肋形物之纵轴方向。相较于上述实施例，在本实施例中，该等栅极电极(亦即该等字符线)系垂直运行于该等肋形物，于此一NAND排列中，并不存在较狭义之“位线”，取而代之的是沿各肋形物所形成之该等肋形物晶体管的一串联电路。此存储单元的该等存储层是藉由习知的福勒-诺德汉穿隧而以一场助穿隧(field-supportedtunneling)的方式加以编程；同样的，在此情形中，沿着注入边缘的电场局部增加可使所需之编程电压明显降低。
该浮动栅极最好是具有至少一抹除边缘，以经由该第三绝缘层而自该浮动栅极注入电荷载子至该(控制)栅极电极。该抹除边缘最好是直接位于该注入边缘的邻近处，该浮动栅极的抹除边缘最好是贴近一由该第一绝缘层与该第三绝缘层所形成的边缘区域；换言之，该抹除区域是由贴近该第一绝缘层与该第三绝缘层所定义之边缘的存储层材料所形成。藉由与该栅极电极有关之信道区域的一适合前向电压，则可起始电子之场助穿隧，其从该抹除边缘开始，而至该信道区域、或栅极电极区域。
此一NAND排列的存储密度小于前述之虚拟接地数组(VGA)而约为4至5F2；然而与传统的NAND存储器相比，其所需的编程与抹除电压明显降低，因此，其所需的电荷泵面积便可减少，使得其整合程度得以提升，且因而降低生产成本。此外，与传统的侧壁晶体管之平面组件相比，由于在本发明中，个别存储单元的读取电流增加，因而亦可实现较高的读取速率。
根据本发明，一种用于制造本发明之半导体存储器的方法包含下列步骤：
-提供一具有一顶部硅层的SOI基板；
-形成该第一绝缘层于该顶部硅层上；
-形成该存储层于该第一绝缘层上；
-成形该顶部硅层、该第一绝缘层与该存储层为至少一网状肋形之形状，其中该第一绝缘层是排列于由硅构成的肋形物的肋形物上侧，而该存储层是排列在该第一绝缘层上；
-氧化该肋形物的肋形物侧面，以形成该第二绝缘层之一内氧化物层；
-形成该第三绝缘层；
-形成该至少一栅极电极；以及
-局部掺杂该肋形物以形成掺杂之接触区域。
根据本发明之方法，该顶部硅层首先是以排列在其上方的第一绝缘层与该存储层而加以成形为一网状肋形之形状，由半导体材料所构成的该肋形物横向看来，在此一处理阶段中，该第一绝缘层与该存储层具有相同的宽度。接着执行该肋形物之肋形物侧面之一氧化步骤，以形成一内氧化物层，其构成了部分的第二绝缘层。一锐角注入边缘则产生于该肋形物上侧边与各该肋形物侧面之边缘区域中的肋形物中，其系藉由接近该第一绝缘层的边缘区域中的氧化速率不同所产生，而有助于有效之电荷载子注入。接着则定义该第三绝缘层。
该第三绝缘层的形成最好是包含了形成一外氧化物层，该外氧化物层是排列在该存储层与该内氧化物层上方。该第三绝缘层将该栅极电极自该存储层隔离，其可藉由例如一CVD沉积之高温氧化物(HTO)所形成，该HTO则完全沉积在该内氧化物层的外表面与该存储层的曝露表面上。
附图说明
本发明将参考下列图式及较佳实施例加以说明，在图式中：
图1为一简化之平面示意图，说明在一“虚拟接地数组”中，根据本发明之半导体存储器之一较佳实施例的存储单元数组；
图2为沿图1中的A-A线所示之一截面示意图；
图3为沿图1中的B-B线所示之一截面示意图；
图4为一平面示意图，说明在一“NAND”数组中，根据本发明之半导体存储器之一较佳实施例的存储单元数组；
图5为沿图4中的A-A线所示之一截面示意图；
图6至图9为沿图1中的A-A线之一截面示意图，说明图1所示之较佳半导体存储器的中间产品；以及
图10至图14为沿图1中的C-C线之一截面示意图，说明图1所示之较佳半导体存储器的中间产品。
具体实施方式
图1为根据本发明之一半导体存储器的一较佳实施例之一存储单元数组的平面示意图。延着由硅所构成的两网状肋形物(fins)边缘而延伸的字符县市标注为WL1、WL2、WL3与WL4。该第一网状肋形物延伸于字符线WL1与字符线WL2之间箭号(FIN)所示的方向，且标注为FIN1；该第二肋形物延伸于字符线WL3与字符线WL4之间，且标注为FIN2。需注意的是，图1仅建构了一个大存储单元数组中的一小细节，其具有彼此平行运行且均匀隔开的多个之肋形物FIN。
彼此以一距离F而间隔开的高度掺杂之接触区域S/D是位于该等肋形物FIN中，且特别由点状图形标示于图1中。因此，各肋形物的两邻近接触区域S/D便分别形成了一FINFET(鳍形场效晶体管)的源极与汲极终端，该FINFET的信道区域则排列在该等接触区域S/D间的该肋形物FIN中。而本质上与该等字符线垂直运行之位线BL则用以产生与该等接触区域S/D间之接触，与每一肋形物FIN之接触区域S/D间之该接触是藉由各位线BL所产生，该等位线即以图1中的虚线表示。
沿着图1中的A-A线之截面示意图系如图2所示。在与该等肋形物FIN1、FIN2纵轴垂直运行的截面上，该等肋形物FIN1、FIN2具有一本质上为矩形的形状。该等肋形物FIN是形成于一SOI基板之一顶部硅层(主体硅层)中，该SOI基板之埋藏氧化物层系表示为BOX。在该埋藏氧化物层BOX下方一般具有一硅晶圆，其并未详细描述于图2中。该等肋形物FIN具有由该埋藏氧化物层BOX所转出之该肋形物的一上侧边10与彼此相对之两肋形物侧面12、14，该肋形物之该上侧边10本质上是与该SOI基板平面平行运行，亦即与该埋藏氧化物层平行；而该等肋形物侧面12、14则本质上为垂直于该基板平面。该等肋形物侧面12、14是彼此隔开，较佳为彼此隔开40至200nm，特别是最好隔开40至60nm。
在图2的插图中，则以放大图说明了在该肋形物FIN1的该肋形物侧面12与该上侧边10之间的边缘区域。该肋形物侧面12在其与该肋形物上侧边10的接触点处形成了一注入边缘16，该注入边缘16的效应将于下文中加以详细说明。该等肋形物FIN的上侧边10是藉由一第一绝缘层20而与一存储层18隔开；在图2所示的实施例中，该第一绝缘层20是由一二氧化硅层所构成，较佳为一热二氧化硅层；该存储层18则作为一捕捉层，其具有多个之“捕捉”状态，以捕捉电荷载子。举例而言，该存储层18是由氮化硅所构成。
在图2所示的截面中，该存储层18具有一本质上为矩形之截面，该存储层18之宽度则大于该等肋形物FIN之宽度(即该肋形物侧面12与14间之距离)。如图2所示之该等肋形物FIN的信道区域是藉由第二绝缘层22与24而分别自邻近的字符线WL1与WL2、WL3与WL4隔离；该等字符线WL形成了“侧壁晶体管”的栅极电极，其设计与一FINFET相似。该第一绝缘层22最好是由一内氧化物层26与一外氧化物层28所构成；分别将该肋形物侧面14隔离自该字符线WL2或WL4之该第二绝缘层24则同样由一内与一外氧化物层所构成。若该等肋形物FIN是由硅所形成，则最好是使用二氧化硅作为该等氧化物层。该内氧化物层26与该外氧化物层28较佳为具有约2至5nm的膜层厚度。
该外氧化物层28最好是自该埋藏氧化物层BOX而延伸于该内氧化物层26的外表面，以及延神于该存储层18的侧面；因此，该存储层18藉由该内氧化物层26的膜层厚度而突出于该等肋形物侧面12、14之方向，其平行于法线方向。该等字符线WL(栅极电极)邻近该外氧化物层28之外表面，而排列于一WL与其相关之存储层18之间的该外氧化物层之截面则作为一第三绝缘层29。
较佳为，该等字符线是由高到掺杂之多晶硅所构成，指定至一肋形物FIN之两字符线WL可为不同掺杂；举例而言，该肋形物FIN1左边的字符线WL1可为n+型掺杂，而右边的字符线WL2则为p+型掺杂，因此能够产生该侧壁晶体管之不同的容限电压。该存储层18所有的其它表面亦同样由绝缘层(较佳为氧化物层)所包围，因而该存储层18可与其周围物完全绝缘。
举例而言，使用热信道电子之一注入程序以在该存储层18中编程一位；为了此一构想，必须在该晶体管信道中建立一强前向电压，例如其中一第一接触区域S/D(源极接触)是连接至0V，而一邻近的第二接触区域S/D(汲极接触)是连接至2至5V，其端视于该信道长度；此外，例如指定至此一肋形物FIN1之该字符线WL1是连接至一5至7V之电位。若该晶体管是一n型信道晶体管，则接近该汲极接触的热信道电子是产生于藉由一已知形式中所给定之电位条件。由于该注入边缘16之故，可因边缘效应而在该信道区域(亦即该肋形物FIN1)与该字符线WL1(栅极电极)间产生电场的局部增加，自该注入边缘16经由该存储层18而至该栅极电极间运行之路径则具有最大的电场强度。因此，该等热电子是在接近该第二接触区域(汲极区域)处而从该注入边缘16注入至接近该注入边缘16的该存储层18区域。所给定的一存储层18是作为一捕捉层，被引入到该存储层18的该等电子则因而被该存储层18“捕捉”和容持于其中。
举例而言，正如已知的NROMs，由该存储层18所捕捉的该等电荷载子使相关的侧壁晶体管之该容限电压产生了一偏移，其能够在读取该单元时加以侦测。此处所使用的读取方法最好是根据B.Eitan等人于IEEE Electron Device Letters第21卷第11期(2000年11月)所公开的文献“NROM：A novel localized trapping，2-bitnonvolatile Memory Cell”以及专利文献WO 99/97000中所说明的方式。关于编程、抹除与读取的方法，可参考上述著作文献，因此上述著作文献整体之揭露内容可视为本发明所揭露之整合要素。
图1与图2中所示的实施例的特色在于其所使用之“信道热电子(CHE)”的编程电压明显低于传统EEPROM存储器的编程电压，其系因该注入边缘16与该等字符线WL之间产生了一选择性建立之电场局部增加以将该等电荷载子自接近汲极之信道区域注入至该存储层18之故，因此在存储器芯片上较高编程电压所需之面积较小，而使该存储器的整合密度得以提升，且因此亦可降低其生产成本。
该等肋形物FIN是就其宽度而加以尺寸化，因而使得储存于例如靠近该存储层18中的字符线WL1中之一位仅仅影响位于该肋形物侧面12之侧壁晶体管的信道传导性，而不会使形成在该肋形物侧面14上的侧壁晶体管之特性曲线或容限电压产生偏移。在该存储层18左右位之影响间的干扰则限制了该等肋形物FIN之最小宽度。
为了抹除在编程步骤时已注入至该存储层18之该等电荷载子(电子或电洞)，举例而言，可施加0V至该第二接触区域(汲极接触)、施加5V至该第一接触区域(源极接触)、以及施加5V至该栅极电极。该n型信道侧壁晶体管是由该等电位条件而驱动至强累积，其产生了所谓之“价带-至-价带穿隧增强热电子注入”，藉由该注入边缘16而注入该存储层18的该等热电洞中和了编程期间所注入的热电子；至于一p型信道晶体管的编程与抹除则分别需要相反的电压条件。
该等肋形物FIN较佳为具有一高度(即邻近该埋藏氧化物层BOX之肋形物的较低侧边与该肋形物之上侧边10之间的距离)约为20至50nm，其左边与右边的侧壁晶体管(即运行于该肋形物侧面12与14处之晶体管信道)之独立驱动则可储存于该存储层18两侧边的充电器中。藉由使用如NROMs中的读取技术，在各存储层18的角落区域之接近该等接触区域S/D处总共可储存4位，其可形成一高密度1F2存储组件以及各具有2位之一2F2单元，该2F2单元则图标于图1中。
图3为沿图1中的B-B线所示之一截面示意图；该截面之平面是经由该位线BL1与该单元数组之该等接触区域S/D而运行。该等栅极电极WL彼此之间是藉由一绝缘护套(jacket)30而电性绝缘，该绝缘护套30最好是由氮化硅所构成。该肋形物FIN1的纵轴方向则以图3中一箭头(FIN)加以表示。该位线BL1藉由一扩散阻障34而电性连接至一高度掺杂之接触区域S/D，该位线BL1是由金属(最好是钨)所构成，且藉由间隔物36而与该存储层18隔以及在图3所示截面的平面中之该等字符线WL隔开，该等间隔物36较佳为由一HTO氧化物(高温氧化物)所构成。
在图1至图3中所说明之根据本发明一半导体存储器的较佳实施例的特色在于其编程电压较传统之NROM或ETOX单元更低；此外，由于其所需之峰值电压的降低，因而电荷泵所需要的表面积亦较少。该等FINFETs(鳍形场效晶体管)的左右边缘(左边与右边侧壁晶体管)的个别驱动亦允许了每一位为1F2之存储器密度。
图4说明根据本发明之一半导体存储器的另一实施例之平面示意图。与图1至图3中所描述者相同或相似的特征则在图4与图5中亦以相同的符号标注，且不再次赘述。在图1至图3中所述者系为一“虚拟接地数组(VGA)”，而在图4与图5中所说明的存储单元数组则为一NAND排列，由半导体材料所制成的网状肋形物FIN之运行方向同样是由一箭号(FIN)加以表示；然而，相较于图1所示之排列，该等字符线WL本质上是与该等肋形物FIN之纵轴方向(FIN)垂直运行。在该等存储单元之此一NAND排列中并不具有狭义的“位线”，取而代之的是形成具有FINFET式设计之多个晶体管的一串联电路。
图5为沿图4中的A-A线所示之一截面示意图；该平面是经该等肋形物FIN1与FIN2而沿该字符线WL1运行。相较于上述实施例，该等字符线WL(亦即该等栅极电极)则与该等肋形物之纵轴垂直运行。该存储层18系作为一电传导性之浮动栅极，举例而言，其由高度掺杂之多晶硅所构成。对该晶体管之信道区域的该字符线WL施加一强正电荷可产生电子之场助穿隧注入，其系经由该第一绝缘层20(参考图5中的插图)而自该注入边缘16至该浮动栅极18。由于该注入边缘16之边缘效应，即使其所产生之电位差异明显低于由传统NAND存储单元所习知的编程电压，亦足以使电荷载子自该信道区域产生此一所谓的福勒-诺德汉穿隧而至该存储层18。
为了抹除该传导性浮动栅极，较佳为使用一抹除边缘32，其系形成于具有外氧化物层28之第一绝缘层20的边缘区域之浮动栅极18中。此一实施例之存储密度为4至5F2(参考图4所示之4F2存储单元)，其低于图1至3中所示之第一实施例。然而，相较于传统的NAND存储器，由于针对该存储层18之编程与抹除皆使用一峰值或边缘效应，因而可明显降低其电压；此外，相较于传统的平面组件，由于个别存储单元之读取电流已藉由该等侧壁晶体管加以放大，因而此一实施例亦具有较高的读取速率。
图6至图14说明了根据本发明之一较佳半导体存储器(如图1至图3中所示者)的中间产品。图6沿图1中的A-A线之一截面示意图，说明图1所示之较佳半导体存储器的中间产品。首先，形成一热氧化物于一SOI晶圆上(绝缘层上覆硅)，所述之氧化物稍后将构成该第一绝缘层20；形成一氮化硅层于该氧化物层20上，该氮化硅层稍后将形成该存储层18(捕捉层)；接着形成由TEOS制成的一膜层于该氮化物层18上；藉由光微影或电子束微影的方式，在该等肋形物FIN之间的阻质层中形成窗口，且藉由一蚀刻步骤而侵蚀该TEOS、氮化物、氧化物与顶部硅层，因而形成一网状肋形物结构(鳍形结构)；接着移除该组质层与该TEOS层；根据此一方法步骤所制得的中间产品如图6所示。
接着热氧化该等肋形物侧面12、14已产生注入边缘16，由于在接近该第一绝缘层20处的肋形物FIN具有较低的氧化速率，因此该等肋形物侧面12、14在接近该第一绝缘层20处具有一曲线之图形，因而该注入边缘16并不具有如图中之简化形式所述的矩形边缘图形。在该肋形物之上侧面10区域中的不同氧化速率使得该注入边缘具有一小于90°的内角，此注入边缘16特别适合于电场的局部增加以及较低的所需之编程电压。在经热氧化以形成该内氧化物层26后，则沉积一高温氧化物(HTO)以作为一外氧化物层28，该氧化物层28形成了所谓之“控制栅极氧化物”且构成该第三绝缘层29。根据此一方法步骤所制得的中间产品如图7所示。
接着沉积多晶硅且于原处加以高度掺杂以形成该等字符线。如图8所示，其说明了藉由间隔物蚀刻所形成的该等字符线的截面示意图，其系且无须罩幕(mask)技术而以一自排列形式形成了沿着该等肋形物FIN边缘运行之字符线WL。此一状态如图8所示。
在以氮化物填充该等中间间隙之后(参考图9)，则成形(pattern)该等位线。图10为沿图1中的C-C线之一截面示意图，说明了沿着该位线BL1之一截面。该位线BL1稍后将与图10至图14之图式平面平行运行，其系藉由针对该氮化物之一光学步骤与伴随的蚀刻步骤所制备，而产生了形成绝缘护套30之该氮氧化物、排列在该存储层18上的该HTO层、该存储层18(氮化物层)、该多晶硅字符线WL之回蚀以及该第一绝缘层20(氧化物层)之蚀刻(参考图10)。接着将氮化物填充至经回蚀之该等字符间隙并加以回蚀(图11)；如图3所示之接续的HTO沉积与该HTO氧化物之间隔物蚀刻以形成间隔物层36则不图标于图12之截面中。该HTO间隔物层36保护在该字符线WL壁面上的该存储层18(氮化物捕捉层)，并避免了短路。
图13说明了在执行了该等接触区域S/D之n+型布植后的中间产品；藉由与该等字符线WL垂直运行之位线BL的方式，该等接触区域S/D(该FINFETs之源极与汲极接触区域)经由一扩散阻障34而电性连接至一金属位线；接着使用一CMP(化学机械  光)步骤来侵蚀且平坦化该位线BL的表面。在此一状态中所叙述的半导体存储装置则如图14所示。
【组件符号说明】
10    肋形物上侧边
12    (左边)肋形物侧面
14    (右边)肋形物侧面
16    注入边缘
18    存储层，特别是捕捉层或浮动栅极
20    第一绝缘层
22    (左边)第二绝缘层
24    (右边)第二绝缘层
26    内氧化物层
28    外氧化物层
29    第三绝缘层(控制栅极氧化物；特别是由外氧化物28所形成)
30    绝缘护套
32    藉由F/N穿隧之NAND抹除边缘
34    扩散阻障
36    由HTO组成之间隔物层
BL    位线
FIN   由半导体材料所构成的肋形物
WL    字符线

Claims (20)

1.一种具有多个存储单元的半导体存储器，其中各存储单元包含：
-一第一传导性掺杂接触区域(S/D)、一第二传导性掺杂接触区域(S/D)与排列在后者间的一信道区域，该等区域是形成于由半导体材料所制成的一网状肋形物中(FIN)且于该肋形物(FIN)的纵向方向上先后依序排列，其中该肋形物(FIN)至少在与该肋形物(FIN)的纵向方向垂直运行的信道区域中具有一本质上为矩形的形状，且该肋形物的上侧边(10)与肋形物侧面(12，14)相对；
-一存储层(18)，用于编程该存储单元且于该肋形物的该上侧边(10)上与一第一绝缘层(20)间隔排列，其中该存储层(18)以该一肋形物侧面(12)的法线方向突出于至少一该等肋形物侧面(12)，使得该肋形物侧面(12)与该肋形物之该上侧边(10)形成一注入边缘(16)以自该信道区域注入电荷载子至该存储层(18)中；以及
-至少一栅极电极(WL1)，其藉由一第二绝缘层(22)而与该一肋形物侧面隔开，并藉由一第三绝缘层(29)而与该存储层(18)隔开，其中该栅极电极(WL1)与该信道区域电性绝缘且用于控制其电传导性。
2.如权利要求1所述的半导体存储器，其中该第二绝缘层(22)的厚度比该第三绝缘层(29)厚。
3.如权利要求1或2所述的半导体存储器，其中该第二绝缘层(22)具有至少排列于该一肋形物侧面(12)上的一内氧化物层(26)以及排列在该内氧化物层(26)上的一外氧化物层(28)。
4.如权利要求3所述的半导体存储器，其中该外氧化物层(28)形成该第三绝缘层(28)。
5.如权利要求3或4其一所述的半导体存储器，其中该内氧化物层(26)是一热氧化物，而该外氧化物层(28)是一高温氧化物。
6.如前述各项权利要求中任一项所述的半导体存储器，其中该第一绝缘层(20)是由一热氧化物所形成。
7.如前述各项权利要求中任一项所述的半导体存储器，其中该肋形物(FIN)是排列于一绝缘硅(SOI)基板的一顶部硅层中。
8.如前述各项权利要求中任一项所述的半导体存储器，其包含了彼此之间均匀间隔排列的多个肋形物(FIN1，FIN2)，所述肋形物(FIN1，FIN2)的纵轴彼此间为平行运行，而多个存储单元则形成于各该等肋形物(FIN1，FIN2)中。
9.如前述各项权利要求中任一项所述的半导体存储器，其中该存储层(18)是一捕捉层或一浮动栅极。
10.如权利要求9所述的半导体存储器，其中该捕捉层是一氮化物层、一富含硅的氧化层与一未掺杂的多晶硅层，其藉由氧化物层(20，29)而与该信道区域与该栅极电极(WL)隔离。
11.如权利要求10所述的半导体存储器，其中该至少一肋形物(FIN)具有彼此电性绝缘的两栅极电极(WL1，WL2)，其中该等栅极电极(WL1，WL2)延伸于该肋形物的纵轴方向，并藉由第二绝缘层(22，24)而与相对的该等肋形物侧面(12，14)隔开。
12.如权利要求11所述的半导体存储器，其中该等栅极电极(WL)是由高度掺杂的多晶硅形成。
13.如权利要求11或12及权利要求8中任一项所述的半导体存储器，其中彼此绝缘的两栅极电极乃作为各该等肋形物(FIN1；FIN2)半导体存储器的字符线(WL1，WL2；WL3，WL4)。
14.如权利要求13所述的半导体存储器，其具有与该等字符线(WL)垂直运行的多个位线(BL)，各该等位线(BL)乃电连接至各肋形物(FIN)的该等接触区域的其中之一。
15.如权利要求9所述的半导体存储器，其中该浮动栅极是由金属或高度掺杂的多晶硅所构成。
16.如权利要求15与权利要求8所述的半导体存储器，其具有多个栅极电极(WL)，其中在该等肋形物(FIN)中的各该等信道区域乃精确指定至该等栅极电极的其一，该等栅极电极作为该半导体存储器的一字符线(WL)，其垂直于多个肋形物(FIN)的肋形物(FIN)纵轴。
17.如权利要求15或16中任一项所述的半导体存储器，其中该浮动栅极具有至少一抹除边缘(32)以经由该第三绝缘层(29)而自该浮动栅极注入电荷载子至该栅极电极(WL)。
18.如权利要求17所述的半导体存储器，其中该浮动栅极的该抹除边缘(32)邻接于一由该第一绝缘层(20)与该第三绝缘层(29)所形成的一边缘区域。
19.一种用于制造如前述各项权利要求中任一项所述的半导体存储器的方法，其具有的步骤为：
-提供一具有一顶部硅层的绝缘硅(SOI)基板；
-形成一第一绝缘层(20)于该顶部硅层上；
-形成该存储层(18)于该第一绝缘层(20)上；
-对该顶部硅层、该第一绝缘层(20)与该存储层(18)进行图样化以形成至少一网状肋形的形状，其中该第一绝缘层(20)是排列于由硅构成的肋形物(FIN)的肋形物上侧(10)，而该存储层(18)是排列在该第一绝缘层(20)上；
-氧化该肋形物(FIN)的肋形物侧面(12，14)以形成该第二绝缘层(22，24)的一内氧化物层(26)；
-形成该第三绝缘层(29)；
-形成该至少一栅极电极(WL)；以及
-局部掺杂该肋形物(FIN)以形成掺杂的接触区域(S/D)。
20.如权利要求19所述的方法，其中形成该第三绝缘层(29)乃包含了形成一排列在该存储层(18)与该内氧化物层(26)上的外氧化物层(28)。
CNA038212412A 2002-09-05 2003-08-21 高密度氮化物只读存储器鳍形场效晶体管 Pending CN1689162A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10241170A DE10241170A1 (de) 2002-09-05 2002-09-05 Hochdichter NROM-FINFET
DE10241170.0 2002-09-05

Publications (1)

Publication Number Publication Date
CN1689162A true CN1689162A (zh) 2005-10-26

Family

ID=31724384

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA038212412A Pending CN1689162A (zh) 2002-09-05 2003-08-21 高密度氮化物只读存储器鳍形场效晶体管

Country Status (8)

Country Link
US (1) US7208794B2 (zh)
EP (1) EP1535336A2 (zh)
JP (1) JP2005538540A (zh)
CN (1) CN1689162A (zh)
AU (1) AU2003258649A1 (zh)
DE (1) DE10241170A1 (zh)
TW (1) TWI241015B (zh)
WO (1) WO2004023519A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425591A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US6924561B1 (en) * 2003-12-08 2005-08-02 Advanced Micro Devices, Inc. SRAM formation using shadow implantation
US7133316B2 (en) * 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
US7423310B2 (en) * 2004-09-29 2008-09-09 Infineon Technologies Ag Charge-trapping memory cell and charge-trapping memory device
US20070166903A1 (en) * 2006-01-17 2007-07-19 Bohumil Lojek Semiconductor structures formed by stepperless manufacturing
US20070166971A1 (en) * 2006-01-17 2007-07-19 Atmel Corporation Manufacturing of silicon structures smaller than optical resolution limits
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US7749838B2 (en) 2007-07-06 2010-07-06 Macronix International Co., Ltd. Fabricating method of non-volatile memory cell
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
EP2321748B1 (en) 2008-07-16 2017-10-04 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9214529B2 (en) * 2011-03-14 2015-12-15 Globalfoundries Inc. Fin Fet device with independent control gate
US9190323B2 (en) 2012-01-19 2015-11-17 GlobalFoundries, Inc. Semiconductor devices with copper interconnects and methods for fabricating same
US20140048867A1 (en) * 2012-08-20 2014-02-20 Globalfoundries Singapore Pte. Ltd. Multi-time programmable memory
US9041127B2 (en) 2013-05-14 2015-05-26 International Business Machines Corporation FinFET device technology with LDMOS structures for high voltage operations
US20170317187A1 (en) * 2014-12-23 2017-11-02 Intel Corporation Uniform Layers Formed with Aspect Ratio Trench Based Processes
US10276728B2 (en) 2017-07-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including non-volatile memory cells

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155057A (en) * 1990-11-05 1992-10-13 Micron Technology, Inc. Stacked v-cell capacitor using a disposable composite dielectric on top of a digit line
US5236860A (en) * 1991-01-04 1993-08-17 Micron Technology, Inc. Lateral extension stacked capacitor
JP2668461B2 (ja) 1991-06-05 1997-10-27 株式会社三井ハイテック リードフレーム製造装置
JPH05343681A (ja) * 1992-06-11 1993-12-24 Kawasaki Steel Corp 半導体装置
US5411905A (en) * 1994-04-29 1995-05-02 International Business Machines Corporation Method of making trench EEPROM structure on SOI with dual channels
JP2630278B2 (ja) * 1994-10-26 1997-07-16 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
JPH0982924A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体記憶装置の製造方法
TW382147B (en) * 1996-05-31 2000-02-11 United Microeletronics Corp Trench-type condensed junction-less flash memory and manufacturing method thereof
US5648291A (en) * 1996-06-03 1997-07-15 Vanguard International Semiconductor Corporation Method for fabricating a bit line over a capacitor array of memory cells
US5679591A (en) * 1996-12-16 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd Method of making raised-bitline contactless trenched flash memory cell
KR100221619B1 (ko) * 1996-12-28 1999-09-15 구본준 플래쉬 메모리 셀의 제조방법
US6288431B1 (en) * 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6069042A (en) * 1998-02-13 2000-05-30 Taiwan Semiconductor Manufacturing Company Multi-layer spacer technology for flash EEPROM
DE19823733A1 (de) * 1998-05-27 1999-12-02 Siemens Ag Halbleiter-Speicherzellenanordnung und entsprechendes Herstellungsverfahren
JP2001244351A (ja) * 2000-02-29 2001-09-07 Sharp Corp 不揮発性半導体記憶装置及びその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6445029B1 (en) * 2000-10-24 2002-09-03 International Business Machines Corporation NVRAM array device with enhanced write and erase
DE60231083D1 (de) * 2001-08-06 2009-03-19 Nxp Bv Herstellungsverfahren in Spacer-Technik für einen Festwertspeichertransistor mit Auswahlgate an einer Seite eines Kontrollgate-Floating-Gate-Stapels
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US6800905B2 (en) * 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
TW573344B (en) * 2002-05-24 2004-01-21 Nanya Technology Corp Separated gate flash memory and its manufacturing method
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425591A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN104425591B (zh) * 2013-08-20 2017-06-16 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法

Also Published As

Publication number Publication date
DE10241170A1 (de) 2004-03-18
AU2003258649A1 (en) 2004-03-29
TW200405554A (en) 2004-04-01
WO2004023519A2 (de) 2004-03-18
AU2003258649A8 (en) 2004-03-29
US7208794B2 (en) 2007-04-24
WO2004023519A3 (de) 2004-06-10
TWI241015B (en) 2005-10-01
US20050186738A1 (en) 2005-08-25
JP2005538540A (ja) 2005-12-15
EP1535336A2 (de) 2005-06-01

Similar Documents

Publication Publication Date Title
CN1689162A (zh) 高密度氮化物只读存储器鳍形场效晶体管
US8432719B2 (en) Three-dimensional stacked and-type flash memory structure and methods of manufacturing and operating the same hydride
JP4601287B2 (ja) 不揮発性半導体記憶装置
US6992929B2 (en) Self-aligned split-gate NAND flash memory and fabrication process
US7015102B2 (en) Method of forming floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells made thereby
US5838041A (en) Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
US7391078B2 (en) Non-volatile memory and manufacturing and operating method thereof
US8705271B2 (en) Semiconductor device
US6844584B2 (en) Memory cell, memory cell configuration and fabrication method
CN100359696C (zh) 非易失半导体存储器及制造方法
CN1795540A (zh) 具有独立栅极结构的晶体管
CN1943028A (zh) 垂直eeprom nrom存储器件
CN1795510A (zh) 具有电荷存储位置的存储器
CN1832200A (zh) 半导体装置与浮动栅极存储器
CN1369908A (zh) 包含非易失性半导体存储器的半导体集成电路装置的制造方法
CN103178068A (zh) 非易失性存储器件及其制造方法
CN1967878A (zh) 单层多晶硅非易失性存储器装置的操作方法
US9293468B2 (en) Nonvolatile memory device
CN1841783A (zh) 分裂栅极存储单元及制造其阵列的方法
CN103811498B (zh) 一种低电场源极抹除非挥发性内存单元及其制造方法
CN1751392A (zh) 鳍式场效应晶体管存储单元、鳍式场效应晶体管存储单元配置及制造鳍式场效应晶体管存储单元方法
CN1828935A (zh) 半导体元件及其制造方法与记忆体元件及其操作方法
CN102637692A (zh) 快闪存储器结构及其制造与操作方法
US9627394B1 (en) Nonvolatile memory cells having lateral coupling structure and memory cell arrays using the same
CN101246891A (zh) 非易失性存储装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication