DE19823733A1 - Halbleiter-Speicherzellenanordnung und entsprechendes Herstellungsverfahren - Google Patents

Abstract

Die vorliegende Erfindung schafft eine Halbleiter-Speicherzellenanordnung mit einer Mehrzahl von matrixförmig auf einem Substrat (10) angeordneten und durch entsprechende Wort- und Bitleitungen verschalteten Speicherzellen (100, 101, 102; 100a-c, 101a-c, 102a-c), insbesondere von Flash-EEPROM-Speicherzellen, wobei die Speicherzellen (100, 101, 102; 100a-c, 101a-c, 102a-c) jeweils eine gategesteuertes Halbleiterbauelement aufweisen, dessen erster Hauptanschluß an eine jeweilige erste Bitleitung (95; 95a-c) angeschlossen, dessen zweiter Hauptanschluß vorzugsweise an ein jeweiliges Referenzpotential angeschlossen ist und dessen Gateanschluß an eine jeweilige Wortleitung (90; 90a-d) angeschlossen ist. Das gategesteuerte Halbleiterbauelement ist über seinen Kanalbereich (45) an eine jeweilige zweite Bitleitung (30; 30a-c) angeschlossen. Dadurch ist es möglich, eine einzelne Speicherzelle beim Auslesen durch die eine und beim Programmieren durch die andere Bitleitung anzusteuern und diesbezüglich beide Gruppen von Bitleitungen unabhängig voneinander zu optimieren.

Description

Die vorliegende Erfindung betrifft eine Halbleiter-Speicher­ zellenanordnung mit einer Mehrzahl von matrixförmig auf einem Substrat angeordneten und durch entsprechende Wort- und Bit­ leitungen verschalteten Speicherzellen, insbesondere von Flash-EEPROM-Speicherzellen, wobei die Speicherzellen jeweils ein gate-gesteuertes Halbleiterbauelement aufweisen, dessen erster Hauptanschluß an eine jeweilige erste Bitleitung ange­ schlossen, dessen zweiter Hauptanschluß vorzugsweise an ein jeweiliges Referenzpotential angeschlosssen ist und dessen Gateanschluß an eine jeweilige Wortleitung angeschlossen ist. Die vorliegende Erfindung betrifft ebenfalls ein entsprechen­ des Herstellungsverfahren.

Obwohl prinzipiell auf beliebige Halbleiter-Speicherzellen­ anordnungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf Flash- EEPROM-Speicherzellenanordnung in Siliziumtechnologie erläu­ tert.

Allgemein ist ein EEPROM (electrically erasable programmable read only memory) ein programmierbarer Festwertspeicher, der sich elektrisch löschen läßt. Flash-EEPROMs sind zwar wie die EEPROMs elektrisch löschbar, doch nicht byteweise, sondern nur blockweise.

Halbleiter-Speicherzellenanordnungen erfordern eine Einzel­ ansteuerung der Speicherzellen zumindest für den Auslese- und Programmierbetrieb. Dies wird in der Praxis üblicherweise durch eine matrixförmige Anordnung von senkrecht zueinander verlaufenden Leiterbahnen realisiert, welche in Form von Zei­ len und Spalten verschaltet sind. Üblicherweise werden die Zeilenverbindungen als Wortleitungen und die Spaltenverbin­ dungen als Bitleitungen bezeichnet.

Das Auslesen der Daten von den Speicherzellen oder das Pro­ grammieren bzw. Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bit­ leitungen bewerkstelligt.

Üblicherweise enthält eine Flash-EEPROM-Speicherzelle einen Feldeffekttransistor. Der Transistor enthält zwei Diffusi­ onsbereiche, welche durch einen Kanal getrennt sind, oberhalb dessen ein Gate angeordnet ist. Abhängig von der Richtung des Stromflusses bezeichnet man den einen Diffusionsbereich als Drain und den anderen als Source. Die Bezeichnungen "Drain" und "Source" werden hier hinsichtlich der Diffusionsbereiche gegenseitig austauschbar verwendet. Die Gates sind mit einer Wortleitung verbunden, und einer der Diffusionsbereiche ist mit einer Bitleitung verbunden, während der andere Diffusi­ onsbereich üblicherweise mit einem Referenzpotential verbun­ den ist.

Das Anlegen einer geeigneten Spannung an das Gate schaltet den Transistor in Abhängigkeit von seinem Programmierzustand ein und ermöglicht ggfs. einen Stromfluß zwischen den Diffu­ sionsbereichen durch den Kanal, um so eine Verbindung zwi­ schen der Bitleitung und dem Referenzpotential zu bilden. Das Ausschalten des Transistors trennt diese Verbindung, indem der Stromfluß durch den Kanal unterbrochen wird.

Das Programmieren selbst erfolgt durch Speichern von Ladungen durch einen Tunnelstrom (z. B. Fowler-Nordheim-Prinzip) ober­ halb des Kanals, so daß die Schwellspannung des Transistors verschoben wird.

Die der vorliegenden Erfindung zugrundeliegende Problematik besteht allgemein darin, daß die Bitleitungen üblicherweise als Metallbahnen ausgeführt werden und zur Ansteuerung der Speicherzellen sowohl beim Lesen als auch beim Programmieren eingesetzt werden. Die beiden Betriebsarten Programmieren und Auslesen erfolgen jedoch bei sehr unterschiedlichen Betriebs­ bedingungen und bringen daher unterschiedliche technische An­ forderungen u. a. hinsichtlich Leckströmen, Sättigungsströmen, Degradationsfestigkeit etc. mit sich.

Als nachteilhaft beim obigen bekannten Ansatz hat sich die Tatsache herausgestellt, daß stets ein Kompromiß zwischen op­ timalem Ausleseverhalten und optimalem Programmierverhalten gefunden werden muß.

Insbesondere treten beim üblichen Programmieren verhältnismä­ ßig hohe Spannungen am Drainbereich auf, welche zu uner­ wünschten Feldüberhöhungen führen, die wiederum das Gateoxid schädigen können.

Daher ist es Aufgabe der vorliegenden Erfindung, eine verbes­ serte Halbleiter-Speicherzellenanordnung zu schaffen, bei der das Programmierverhalten unabhängig vom Ausleseverhalten op­ timierbar ist.

Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Halbleiter-Speicherzellenanordnung und durch das entsprechende Herstellungsverfahren nach Anspruch 7 gelöst.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, daß eine zweite Bitleitung nicht über den Hauptan­ schluß des gate-gesteuerten Halbleiterbauelements geführt ist, sondern über den Kanalbereich bzw. über das Bauele­ mentsubstrat.

Die erfindungsgemäße Halbleiter-Speicherzellenanordnung weist gegenüber den bekannten Lösungsansätzen den Vorteil auf, daß es möglich ist, eine einzelne Speicherzelle beim Programmie­ ren im wesentlichen durch die zweite, zusätzliche Bitleitung und beim Lesen im wesentlichen durch die erste, bekannte Bit­ leitung anzusteuern. Dadurch lassen sich die Leckströme beim Programmieren und Lesen minimieren.

Dadurch, daß die zweite Bitleitung über den Kanalbereich ge­ führt ist, steht eine große Tunnelstrom-Querschnittsfläche zur Verfügung, und somit werden die Feldüberhöhungen am Drain beim Programmieren vermieden. Demzufolge erhält man eine ge­ ringe Oxidschädigung bzw. eine hohe Zuverlässigkeit und Le­ bensdauer (erforderlich für strenge Anforderungen hinsicht­ lich der zu erwartenden Speicherzyklen).

In den Unteransprüchen finden sich vorteilhafte Weiterbildun­ gen und Verbesserungen der in Anspruch 1 angegebenen Halblei­ ter-Speicherzellenanordnung.

Gemäß einer bevorzugten Weiterbildung sind die Speicherzellen über die jeweilige erste Bitleitung auslesbar und über die jeweilige zweite Bitleitung programmierbar. Dies hat den Vor­ teil, daß beide Bitleitungen vollkommen unabhängig voneinan­ der optimierbar sind.

Gemäß einer weiteren bevorzugten Weiterbildung weist das Substrat eine Mehrzahl von in einer ersten Richtung im we­ sentlichen parallel zueinander verlaufenden Isolationsgräben und dazwischenliegenden Stegen auf, auf denen die Speicher­ zellen angeordnet sind, wobei die ersten Bitleitungen über den Stegen verlaufen und die zweiten Bitleitungen in den Ste­ gen verlaufen. Dies hat den Vorteil, daß die zweiten Bitlei­ tungen ohne Platzverlust in den Stegen integriert sind und die ersten Bitleitungen wie die bekannten Bitleitungen als Metallstreifen ausbildbar sind.

Gemäß einer bevorzugten Weiterbildung weisen das Substrat ei­ nen ersten Leitungstyp, die zweiten Bitleitungen einen zwei­ ten Leitungstyp, die Hauptanschlüsse der gate-gesteuerten Halbleiterbauelemente den ersten Leitungstyp und der Kanalbe­ reich den zweiten Leitungstyp auf.

Gemäß einer bevorzugten Weiterbildung bilden die Kanalberei­ che und die zweite Bitleitung in einem jeweiligen Steg einen zusammenhängenden Dotierungsbereich. Bei Verwendung von Iso­ lationsgräben (STI-Gräben) hinreichender Tiefe, welche an die Dotierprofile angepaßt ist, kommt diese Bitleitungs-Doppel­ struktur sogar ohne Einbußen in der Chipfläche aus.

Gemäß einer bevorzugten Weiterbildung ist in einem jeweiligen Steg ein Aufdotierungsbereich des zweiten Leitungstyps zum Anschluß der betreffenden zweiten Bitleitung vorgesehen. Dies spart ein Kontaktloch pro Speicherzelle.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er­ läutert.

In den Figuren zeigen:

Fig. 1 eine schematische Darstellung einer Ausführungsform der erfindungsgemäßen Halbleiter-Speicherzellen­ anordnung;

Fig. 2 einen Stromlaufplan der Ausführungsform der erfin­ dungsgemäßen Halbleiter-Speicherzellenanordnung nach Fig. 1; und

Fig. 3 die an ein einzelnes Halbleiter-Speicherelement der Ausführungsform der erfindungsgemäßen Halbleiter- Speicherzellenanordnung nach Fig. 1 beim Löschen (Fig. 3a), beim Programmieren (Fig. 3b) und beim Auslesen (Fig. 3c) anzulegenden Spannungen.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.

Fig. 1 ist eine schematische Darstellung einer Ausführungs­ form der erfindungsgemäßen Halbleiter-Speicherzellenanord­ nung.

In Fig. 1 bezeichnen 10 ein n-Halbleitersubstrat, 20 Isolati­ onsgräben in STI-Technologie (STI = Shallow Trench Isolati­ on), 30 p-Dotierungsgebiete in den Stegen als zweite Bitlei­ tungen, 40 n⁺-Draingebiete, 50 n⁺-Sourcegebiete, 45 Kanalge­ biete, 60 p⁺-Aufdotierungsgebiete, 70 einen Kontaktbereich zu 60, 80 schwebende Gatestrukturen, 90 eine Wortleitung und 100, 101, 102 Speicherzellen mit einem jeweiligen Feldeffekt­ transistor mit Floating-Gatestruktur. Die ersten Bitleitun­ gen sind in Fig. 1 nicht gezeigt und verlaufen parallel zu den Isolationsgräben oberhalb der Stege.

Die in Fig. 1 gezeigte Halbleiter-Speicherzellenanordnung mit der Mehrzahl von matrixförmig auf dem Substrat 10 angeordne­ ten und durch entsprechende Wort- und Bitleitungen verschal­ teten Flash-EEPROM-Speicherzellen 100, 101, 102 bedient sich der in den Stegen vergrabenen zweiten Bitleitungen 30 zum Programmieren der Speicherzellen und der (nicht gezeigten) ersten üblichen Metallstreifen-Bitleitungen zum Lesen der Speicherzellen.

Der jeweilige Feldeffekttransistor mit Floating-Gate-Struktur hat seinen ersten Hauptanschluß (Drain) an eine jeweilige er­ ste Bitleitung angeschlossen, seinen zweiten Hauptanschluß (Source) an Massepotential angeschlosssen und seinen Gatean­ schluß an eine jeweilige Wortleitung 90 angeschlossen.

Wichtig ist, daß der jeweilige Feldeffekttransistor über sei­ nen Kanalbereich 45 an die jeweilige zweite Bitleitung 30 an­ geschlossen ist, also unterhalb der Gateoxidebene, wodurch das Gateoxid vor den beim Programmieren auftretenden hohen Spannungen geschützt ist. Die Kanalbereiche 45 und die zweite Bitleitung 30 in einem jeweiligen Steg bilden dabei einen zu­ sammenhängenden p-Dotierungsbereich. In dem jeweiligen Steg ist am oberen Ende von Fig. 1 der Aufdotierungsbereich 60 des zweiten Leitungstyps p⁺ zum Anschluß der betreffenden zweiten Bitleitung 30 vorgesehen.

Im folgenden wird das Verfahren zur Herstellung einer derar­ tigen Halbleiter-Speicherzellenanordnung näher erläutert.

Zunächst erfolgt das Bereitstellen des Substrats 10 mit dem ersten Leitungstyp n. Mit Hilfe von den im wesentlichen pa­ rallelen STI-Isolationsgräben 20 in der Substratoberfläche mit typischerweise 600 nm Tiefe werden streifenförmige bzw. stegförmige aktive Gebiete geschaffen, welche später durch Oxid in den Isolationsgräben voneinander isoliert werden.

Dann erfolgt das Bilden von einem jeweiligen Dotierungsgebiet 30 mit dem zweiten Leitungstyp p in den Stegen, wobei die Do­ tierungsgebiete 30 nicht miteinander verbunden sind. Im ge­ zeigten Fall ist der untere Bereich der Stege noch n-dotiert. Doch können sich die Dotierungsgebiete 30 auch ins Substrat 10 nach unten weiter fortsetzen, solange sie nicht gegensei­ tig verbunden sind.

Darauf erfolgt das Bilden von den n⁺-Drain/Source-Dotie­ rungsbereichen 40, 50 der Feldeffekttransistoren auf den Ste­ gen. Dazu sei erwähnt, daß es andere Prozeßvarianten gibt, bei denen die Source/Drain-Dotierung erst später im Prozeß vorzugsweise selbstjustierend ausgeführt wird.

Die ersten Bitleitungen 95 werden in bekannter Weise als Me­ tallstreifen über den Stegen gebildet und angeschlossen, und die zweiten Bitleitungen 30 werden über die Kontakte 70 ange­ schlossen. Auch das Bilden der Wortleitungen 90 über den Ste­ gen, die mit jeweiligen Floating-Gate-Bereichen 80 verbunden sind, geschieht in an sich bekannter Art und Weise.

Fig. 2 zeigt einen Stromlaufplan der Ausführungsform der er­ findungsgemäßen Halbleiter-Speicherzellenanordnung nach Fig. 1.

In Fig. 2 bezeichnen zusätzlich zu den bereits eingeführten Bezugszeichen 90a-c Wortleitungen, 95a-c erste Bitleitungen, 302c zweite Bitleitungen, 100a-c sowie 101a-c sowie 102a-c Speicherzellen mit Feldeffekttransistor mit schwebender Ga­ testruktur.

Zum Auslesen einer bestimmten Speicherzelle wird nur die er­ ste der jeweiligen beiden Bitleitungen aktiviert und zum Pro­ grammieren nur die zweite der jeweiligen beiden Bitleitungen. Die p-Dotierung in den Stegen dient beim Lesen als Wannenan­ schluß und beim Schreiben bzw. Löschen als aktive Bitleitung, die auf ein entsprechendes Potential gelegt wird.

Fig. 3 zeigt die an ein einzelnes Halbleiter-Speicherelement der Ausführungsform der erfindungsgemäßen Halbleiter-Spei­ cherzellenanordnung nach Fig. 1 beim Löschen (Fig. 3a), beim Programmieren (Fig. 3b) und beim Auslesen (Fig. 3c) anzule­ genden Spannungen.

In Fig. 3a-c bezeichnet zusätzlich zu den bereits eingeführ­ ten Bezugszeichen 95 eine jeweilige erste Bitleitung.

Gemäß Fig. 3a) liegt beim Löschen die erste Bitleitung 95 auf 0 V, die zweite Bitleitung 30 auf 0 V und die Wortleitung 90 auf -15 V.

Gemäß Fig. 3b) liegt beim Programmieren die erste Bitleitung 95 auf 0 V, die zweite Bitleitung 30 auf -5 V und die Wort­ leitung 90 auf +10 V. Dies vermeidet die besagten Feldüberhö­ hungen am Drainanschluß.

Gemäß Fig. 3c) liegt beim Lesen die erste Bitleitung 95 auf 1 V, die zweite Bitleitung 30 auf 0 V und die Wortleitung 90 auf +2 V.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzug­ ter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modi­ fizierbar.

Insbesondere ist die Erfindung nicht nur auf Flash-EEPROM- Speicherzellen anwendbar, sondern auf jegliche Halbleiter­ speicherzellen mit einem gate-gesteuerten Halbleiterbauele­ ment.

Auch sind die im Ausführungsbeispiel gewählten Leitungstypen nur beispielhaft und z. B. durch den jeweiligen komplementären Leitungstyp ersetzbar.

Das Substrat ist in allgemeinem Sinne zu verstehen, denn es kann u. a. ein Wafersubstrat sein oder eine Wanne in einem Wa­ fersubstrat oder eine Epitaxieschicht auf einem Wafer sein.

Auch die Potentiale zum Lesen, Schreiben und Löschen sind nur beispielhaft gewählt und von der konkreten Halbleiterstruktur abhängig.

Claims (7)

1. Halbleiter-Speicherzellenanordnung mit einer Mehrzahl von matrixförmig auf einem Substrat (10) angeordneten und durch entsprechende Wort- und Bitleitungen verschalteten Speicherzellen (100, 101, 102; 100a-c, 101a-c, 102a-c), ins­ besondere von Flash-EEPROM-Speicherzellen, wobei die Spei­ cherzellen (100, 101, 102; 100a-c, 101a-c, 102a-c) jeweils ein gate-gesteuertes Halbleiterbauelement aufweisen, dessen erster Hauptanschluß an eine jeweilige erste Bitleitung (95; 95a-c) angeschlossen, dessen zweiter Hauptanschluß vorzugs­ weise an ein jeweiliges Referenzpotential angeschlosssen ist und dessen Gateanschluß an eine jeweilige Wortleitung (90; 90a-d) angeschlossen ist; dadurch gekennzeichnet, daß das gate-gesteuerte Halbleiterbauelement über seinen Kanalbe­ reich (45) an eine jeweilige zweite Bitleitung (30; 30a-c) angeschlossen ist.

2. Halbleiter-Speicherzellenanordnung nach Anspruch 1, da­ durch gekennzeichnet, daß die Speicherzellen (100, 101, 102; 100a-c, 101a-c, 102a-c) über die jeweilige erste Bitleitung (95; 95a-c) auslesbar und über die jeweilige zweite Bitlei­ tung (30; 30a-c) programmierbar sind.

3. Halbleiter-Speicherzellenanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat (10) eine Mehr­ zahl von in einer ersten Richtung im wesentlichen parallel zueinander verlaufenden Isolationsgräben (20) und dazwischen­ liegenden Stegen aufweist, auf denen die Speicherzellen (100, 101, 102; 100a-c, 101a-c, 102a-c) angeordnet sind, wobei die ersten Bitleitungen (95; 95a-c) über den Stegen verlaufen und die zweiten Bitleitungen (30; 30a-c) in den Stegen verlaufen.

4. Halbleiter-Speicherzellenanordnung nach Anspruch 3, da­ durch gekennzeichnet, daß das Substrat (10) einen ersten Lei­ tungstyp (n), die zweiten Bitleitungen (30; 30a-c) einen zweiten Leitungstyp (p), die Hauptanschlüsse der gate­ gesteuerten Halbleiterbauelemente den ersten Leitungstyp (n⁺) und der Kanalbereich (45) den zweiten Leitungstyp (p) aufwei­ sen.

5. Halbleiter-Speicherzellenanordnung nach Anspruch 4, da­ durch gekennzeichnet, daß die Kanalbereiche (45) und die zweite Bitleitung (30; 30a-c) in einem jeweiligen Steg einen zusammenhängenden Dotierungsbereich bilden.

6. Halbleiter-Speicherzellenanordnung nach Anspruch 5, da­ durch gekennzeichnet, daß in einem jeweiligen Steg ein Aufdo­ tierungsbereich (60) des zweiten Leitungstyps (p⁺) zum An­ schluß der betreffenden zweiten Bitleitung (30; 30a-c) vorge­ sehen ist.

7. Verfahren zur Herstellung einer Halbleiter-Speicherzel­ lenanordnung mit den Schritten:
Bereitstellen eines Substrats (10) mit einem ersten Leitungs­ typ (n); Bilden von im wesentlichen parallelen Isolationsgräben (20) in der Substratoberfläche;
Bilden von einem jeweiligen Dotierungsgebiet (30) mit einem zweiten Leitungstyp (p) in den Stegen, wobei die Dotierungs­ gebiete (30) nicht miteinander verbunden sind;
Bilden von Dotierungsbereichen (40; 50) von Speicherzellen (100, 101, 102; 100a-c, 101a-c, 102a-c) auf den Stegen, die jeweils ein gate-gesteuertes Halbleiterbauelement aufweisen, dessen Hauptanschlüsse die Dotierungsbereiche (40; 50) sind; und
Bilden von ersten Bitleitungen (95; 95a-c) über den Stegen, die mit jeweiligen ersten Hauptanschlüssen (40) verbunden sind;
Bilden von zweiten Bitleitungen (30; 30a-c), die mit einem jeweiligen Dotierungsgebiet (30) mit dem zweiten Leitungstyp (p) in den Stegen verbunden sind; und
Bilden von Gatebereichen (80) und von Wortleitungen (90) über den Stegen.