WO1999062128A1 - Halbleiter-speicherzellenanordnung und entsprechendes herstellungsverfahren - Google Patents

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WO1999062128A1
WO1999062128A1 PCT/DE1999/001515 DE9901515W WO9962128A1 WO 1999062128 A1 WO1999062128 A1 WO 1999062128A1 DE 9901515 W DE9901515 W DE 9901515W WO 9962128 A1 WO9962128 A1 WO 9962128A1
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gate
line
webs
memory cells
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French (fr)
Inventor
Christoph Ludwig
Mayk Roehrich
Christoph Kutter
Konrad Wolf
Olaf Heitzsch
Kai Huckels
Reinhold Rennekamp
Elard Stein Von Kamienski
Peter Wawer
Oliver Springmann
Original Assignee
Infineon Technologies Ag
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a semiconductor memory cell arrangement according to the preamble of claim 1, which is known from US-A-5, 679, 591.
  • the present invention also relates to a corresponding manufacturing method.
  • an EEPROM electrically erasable programmable read only memory
  • Flash EEPROMs like the EEPROMs, can be erased electrically, but not byte by byte, but only in blocks.
  • Semiconductor memory cell arrangements require individual control of the memory cells at least for the readout and programming mode. In practice, this is usually realized by an atrix-shaped arrangement of conductor tracks running perpendicular to one another, which are connected in the form of rows and columns.
  • the row connections are usually referred to as word lines and the column connections as bit lines.
  • a flash EEPROM memory cell usually contains a field effect transistor.
  • the transistor contains two diffusion regions, which are separated by a channel, above which a gate is arranged. Depending on the direction of the current flow, one diffusion region is referred to as a drain and the other as a source.
  • the terms "drain” and “source” are used interchangeably with respect to the diffusion areas.
  • the gates are connected to a word line and one of the diffusion regions is connected to a bit line, while the other diffusion region is usually connected to a reference potential.
  • Applying a suitable voltage to the gate switches the transistor on depending on its programming state and enables ": if necessary, a current flow between the diffusion areas through the channel, so as to form a connection between the bit line and the reference potential.
  • the transistor is switched off disconnects this connection by interrupting the flow of current through the channel.
  • the programming itself is done by storing charges through a tunnel current (e.g. Fowler-Nordheim principle) above the channel, so that the threshold voltage of the transistor is shifted.
  • a tunnel current e.g. Fowler-Nordheim principle
  • the problem underlying the present invention generally consists in the fact that the bit lines are usually designed as metal tracks and are used to control the memory cells both when reading and when programming.
  • the two operating modes, programming and reading take place under very different operating conditions and therefore involve different technical requirements, for example with regard to leakage currents, saturation currents, resistance to degradation, etc.
  • One disadvantage of the above known approach the fact has been found that there is always a compromise between op ⁇ timalem elite behavior and optimal programming behavior must be found.
  • this object is achieved by the semiconductor memory cell arrangement specified in claim 1 and by the corresponding production method according to claim 2.
  • a second bit line is not led over the main connection of the gate-controlled semiconductor component, but over the channel region or over the component substrate. Furthermore, a doping area of the second line type for connecting the relevant second bit line is provided in particular in a respective web. This saves one contact per memory cell and enables the memory cells to be contacted for programming from above.
  • the semiconductor memory cell arrangement according to the invention has the further advantage that it is possible to control a single memory cell during programming essentially through the second, additional bit line and during reading essentially through the first known bit line. Thereby let the leakage currents in programming and reading mini ⁇ mieren.
  • the fact that the memory cells can be read out via the respective first bit line and that the respective second bit line can be programmed has the advantage that the two bit lines can be optimized completely independently of one another.
  • the advantage of the substrate is that the substrate has a plurality of isolation trenches, which run essentially parallel to one another and webs in between, on which the memory cells are arranged, the first bit lines running over the webs and the second bit lines running in the webs that the second bit lines are integrated in the webs without loss of space and that the first bit lines, like the known bit lines, can be formed as metal strips.
  • the channel regions and the second bit line form a coherent doping region in a respective web.
  • isolation trenches STI trenches
  • this bit line double structure even manages without losses in the chip area.
  • FIG. 1 shows a schematic representation of an embodiment of the semiconductor memory cell arrangement according to the invention
  • Fig. 2 is a circuit diagram of the embodiment of the erf - ⁇ ungsge aessen semiconductor memory cell arrangement according to Fi. 1;
  • FIG. 3 to a single semiconductor memory element of the embodiment of the inventive semiconductor memory cell arrangement according to Fig. 1 when erasing (Fig. 3a), when programming (Fig. 3b) and when reading. (Fig. 3c) voltages to be applied.
  • FIG. 1 is a schematic illustration of an embodiment of the semiconductor memory cell arrangement according to the invention.
  • FIG. 1 shows an n-type semiconductor substrate, 20 isolation trenches with STI technology (shallow trench isolation), 30 p-doping regions with the webs as second bit lines, 40 n + drift regions, 50 n + source regions , 45 channel areas, 60 p "opening areas, 70 a contact area to 60, 80 floating gate structures, 90 a word line and 100, 101, 102 memory cells with a respective field effect transistor with F_oatmg gate structure.
  • the first bit lines are not shown in FIG. 1 and run parallel to the Isolationgraoen above the webs.
  • Flash EEPRCM memory cells 100, 101, 102 used in the Steger.
  • the respective field effect transistor with a floating gate structure has its first. Main connection (drain) connected to a respective first bit line, its second main connection (source) connected to ground potential and its gate connection connected to a respective word line 90.
  • the respective field effect transistor is connected via its channel region 45 to the respective second bit line 30, that is to say below the gate oxide level, as a result of which the gate oxide is protected from the high voltages that occur during programming.
  • the channel regions 45 and the second bit line 30 in a respective web form a coherent p-doping region.
  • the impurity region 60 of the second line type p + is provided for connecting the relevant second bit line 30.
  • the substrate 10 with the first conductivity type n is provided.
  • the essentially parallel STI isolation trenches 20 in the substrate surface typically with a depth of 600 nm, strip-shaped or web-shaped active regions are created which are later isolated from one another by oxide in the isolation trenches become.
  • a respective doping region 30 with the second conductivity type p is then formed in the webs, the doping regions 30 not being connected to one another.
  • the lower region of the webs is still n-doped. But you can. the doping regions 30 also continue we_ter ms substrate 10 downward until they are gegensei ⁇ tig connected.
  • the first bit lines 95 are known to be formed and connected as metal strips over the webs, and the second bit lines 30 are connected via the contacts 70.
  • the formation of the word lines 90 above the webs, which are connected to respective floating gate regions 80, also takes place in a manner known per se.
  • FIG. 2 shows a circuit diagram of the embodiment of the semiconductor memory cell arrangement according to FIG. 1 according to the invention.
  • FIG. 2 designates word lines, 95a-c first bit lines, 30a-c second bit lines, 100a-c and 10a-c as well as 102a-c memory cells with a field effect transistor with a floating gate structure.
  • FIG. 3 shows the on a single semiconductor memory element of the embodiment of the inventive semiconductor memory cell arrangement according to FIG. 1 when erased (FIG. 3a) when Programming (Fig. 3b), and when reading out (Fig. 3c) Anlagenle ⁇ constricting voltages.
  • the first bit line 95 is at 0 V
  • the second bit line 30 at 0 V
  • the word line 90 at -15 V when erased.
  • the first bit line 95 is at 0 V
  • the second bit line 30 at -5 V
  • the word line 90 at +10 V. This avoids the said field increases at the drain connection.
  • the first bit line 95 is at 1 V
  • the second bit line 30 at 0 V
  • the word line 90 at +2 V during reading.
  • the invention is not only applicable to flash EEPROM memory cells, but to any semiconductor memory cells with a gate-controlled semiconductor component.
  • the cable types selected in the exemplary embodiment are only exemplary and e.g. can be replaced by the respective complementary cable type.
  • the substrate is to be understood in a general sense, because it can be, inter alia, a wafer substrate or a tub in a wafer substrate or an epitaxial layer on a wafer.
  • the potentials for reading, writing and erasing are only selected as examples and depend on the specific semiconductor structure.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die vorliegende Erfindung schafft eine Halbleiter-Speicherzellenanordnung mit einer Mehrzahl von matrixförmig auf einem Substrat (10) angeordneten und durch entsprechende Wort- und Bitleitungen verschalteten Speicherzellen (100, 101, 102; 100a-c, 101a-c, 102a-c), insbesondere von Flash-EEPROM-Speicherzellen, wobei die Speicherzellen (100, 101, 102; 100a-c, 101a-c, 102a-c) jeweils ein gate-gesteuertes Halbleiterbauelement aufweisen, dessen erster Hauptanschluß an eine jeweilige erste Bitleitung (95; 95a-c) angeschlossen, dessen zweiter Hauptanschluß vorzugsweise an ein jeweiliges Referenzpotential angeschlosssen ist und dessen Gateanschluß an eine jeweilige Wortleitung (90; 90a-d) angeschlossen ist. Das gate-gesteuerte Halbleiterbauelement ist über seinen Kanalbereich (45) an eine jeweilige zweite Bitleitung (30; 30a-c) angeschlossen. In einem jeweiligen Steg ist ein Aufdotierungsbereich (60) des zweiten Leitungstyps (p+) zum Anschluß der betreffenden zweiten Bitleitung (30; 30a-c) vorgesehen. Dadurch spart man sich ein Kontaktloch pro Speicherzelle.

Description

Beschreibung
Halbleiter-Speicherzellenanordnung und entsprechendes Her- stellungs erfahren
Die vorliegende Erfindung betrifft eine Halbleiter-Speicherzellenanordnung gemäß dem Oberbegriff des Anspruchs 1, welche aus der US-A-5, 679, 591 bekannt ist. Die vorliegende Erfindung betrifft ebenfalls ein entsprechendes Herstellungsverfahren.
Obwohl prinzipiell auf beliebige Halbleiter-Speicherzellenanordnungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf Flash- EEPROM-SpeicherZeilenanordnung in Siliziumtechnologie erläutert.
Allgemein ist ein EEPROM (electrically erasable programmable read only memory) ein programmierbarer Festwertspeicher, der sich elektrisch löschen läßt. Flash-EEPROMs sind zwar wie die EEPROMs elektrisch löschbar, doch nicht byteweise, sondern nur blockweise.
Halbleiter-Speicherzellenanordnungen erfordern eine Einzel- ansteuerung der Speicherzellen zumindest für den Auslese- und Programmierbetrieb. Dies wird in der Praxis üblicherweise durch eine atrixförmige Anordnung von senkrecht zueinander verlaufenden Leiterbahnen realisiert, welche in Form von Zeilen und Spalten verschaltet sind. Üblicherweise werden die Zeilenverbindungen als Wortleitungen und die Spaltenverbindungen als Bitleitungen bezeichnet.
Das Auslesen der Daten von den Speicherzellen oder das Programmieren bzw. Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt. Üblicherweise enthält eine Flash-EEPROM-Speicherzelle einen Feldeffekttransistor . Der Transistor enthält zwei Diffu- si- onsbereiche, welche durch einen Kanal getrennt sind, oberhalb dessen ein Gate angeordnet ist. Abhängig von der Richtung des Stromflusses bezeichnet man den einen Diffusionsbereich als Drain und den anderen als Source. Die Bezeichnungen "Drain" und "Source" werden hier hinsichtlich der Diffusionsbereiche gegenseitig austauschbar verwendet. Die Gates sind mit einer Wortleitung verbunden, und einer der Diffusionsbereiche ist mit einer Bitle tung verbunden, während der andere Diffusionsbereich üblicherweise mit einem Referenzpotential verbunden ist.
Das Anlegen einer geeigneten Spannung an das Gate schaltet den Transistor ir. Abhängigkeit von seinem Programmierzustand ein und ermöglich": ggfs. einen Stromfluß zwischen den Diffusionsbereichen durch den Kanal, um so eine Verbindung zwischen der Bitleitung und dem Referenzpotential zu bilden. Das Ausschalten des Transistors trennt diese Verbindung, indem der Stromfl-uß durch den Kanal unterbrochen wird.
Das Programmieren selbst erfolgt durch Speichern von Ladungen durch einen Tunnelstrom (z.B. Fowler-Nordheim-Prinzip) oberhalb des Kanals, sc daß die Schwellspannung des Transistors verschoben wird.
Die der vorliegenden Erfindung zugrundeliegende Problematik besteht allgemein darin, daß die Bitleitungen üblicherweise als Metallbahnen ausgeführt werden und zur Ansteuerung der Speicherzellen sowohl beim Lesen als auch beim Programmieren eingesetzt werden. Die beiden Betriebsarten Programmieren und Auslesen erfolgen jedoch bei sehr unterschiedlichen Betriebsbedingungen und bringen daher unterschiedliche technische Anforderungen u.a. hinsichtlich Leckströmen, Sättigungsströmen, Degradationsfestigkeit etc. mit sich. Als nachteilhaft beim obigen bekannten Ansatz hat sich die Tatsache herausgestellt, daß stets ein Kompromiß zwischen op¬ timalem Ausleseverhalten und optimalem Programmierverhalten gefunden werden muß.
Insbesondere treten beim üblichen Programmieren verhältnismäßig hohe Spannungen am Drainbereich auf, welche zu unerwünschten Feldüberhöhungen führen, die wiederun das Gateoxid schädigen können.
Daher ist es Aufgabe der vorliegenden Erfindung, eine verbesserte Halbleiter-Speicherzellenanordnung zu schaffen, bei der das Programmierverhalten unabhängig vom Ausleseverhalten optimierbar ist und die einfacher herstellbar und programmier- bar ist.
Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Halbleiter-Speicherzellenanordnung und durch das .entsprechende Herstellungsverfahren nach Anspruch 2 gelöst.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, daß eine zweite Bitleitung nicht über den Hauptanschluß des gate-gesteuerten Halbleiterbauelements geführt ist, sondern über den Kanalbereich bzw. über das Baulement- Substrat. Weiterhin ist insbesondere in einem jeweiligen Steg ein Aufdotierungsbereich des zweiten Leitungstyps zum Anschluß der betreffenden zweiten Bitleitung vorgesehen. Dies spart ein Kontaktioch pro Speicherzelle und ermöglicht eine Kontaktierung der Speicherzellen zur Programmierung von oben.
Die erfindungsgemäße Halbleiter-Speicherzellenanordnung weist den weiteren Vorteil auf, daß es möglich ist, eine einzelne Speicherzelle beim Programmieren im wesentlichen durch die zweite, zusätzliche Bitleitung und beim Lesen im wesentlichen durch die erste, bekannte Bitleitung anzusteuern. Dadurch lassen sich die Leckstrome beim Programmieren und Lesen mini¬ mieren.
Dadurcn, daß die zweite Bitleitung über den Kanalbereich ge- fuhrt ist, steht eine große Tunnelstrom-Quersnittsflache zur Verfugung, und somit werden die Felduberhohungen am Drain beim Programmierer, vermieden. Demzufolge erhalt man eine ge¬ ringe Oxidschadigung bzw. eine hohe Zuverlässigkeit und Le¬ bensdauer (erforderlich für strenge Anforderungen hinsicht- lieh der zu erwartenden Speicherzyklen) .
Daß die Speicherzellen über die jeweilige erste Bitleitung auslesbar und uner die jeweilige zweite Bitleitung programmierbar sind, hat den Vorteil, daß beide Bitleitungen voll- kommen unabhängig voneinander optimierbar sind.
Daß das Substrat eine Mehrzahl von in einer ersten Richtung im wesentlichen parallel zueinander verlaufenden Isolations- graben und dazwischenliegenden Stegen aufweist, auf denen die Speicherzellen angeordnet sind, wobei die ersten Bitleitungen über den Stegen verlaufen und die zweiten Bitleitungen in den Stegen verlaufen, hat den Vorteil, daß die zweiten Bitleitungen ohne Platzverlust in den Stegen integriert sind und die ersten Bitleitungen wie die bekannten Bitleitungen als Me- tallstreifen ausb ldbar sind.
Die Kanalbereiche und die zweite Bitleitung bilden m einem jeweiligen Steg einen zusammenhangenden Dotierungsbereich. Bei Verwendung von Isolationsgraben (STI-Graben) hmreichen- der Tiefe, welche an die Dotierprofile angepaßt ist, kommt diese Bitleitungs-Doppelstruktur sogar ohne Einbußen in der Chipflache aus.
Ein Ausfuhrungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und m der nachfolgenden Beschreibung naher erläutert. In den Figuren zeigen:
Fig. 1 eine scnematische Darstellung einer Ausfuhrungs orm der erfmdungsgemaßen Halbleiter-Speicherzellen- anordnung;
Fig. 2 einen Stromlaufplan der Ausfuhrungsform der erf - αungsge aßen Halbleiter-SpeicherZellenanordnung nach Fi . 1; und
Fig. 3 die an ein einzelnes Halbleiter-Speicherelement der Ausfuhrαngsform der erfmdungsgemaßen Halbleiter- Speicnerzellenanordnung nacn Fig. 1 beim Loschen (Fig. 3a), beim Programmieren (Fig. 3b) und beim Ausleser. (Fig. 3c) anzulegenden Spannungen.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
Fig. 1 ist eine schematische Darstellung einer Ausfuhrungsform der erfmdungsgemaßen Halbleiter-Speicherzellenanord- nung.
In Fig. 1 oezeicnnen 10 ein n-Halbleitersubstrat, 20 Isolati- onsgraben m STI-Technologie (STI = Shallow Trench Isolation) , 30 p-Dotier ngsgebiete m den Stegen als zweite Bitleitungen, 40 n+-Dramgebιete, 50 n+-Sourcegebιete, 45 Kanalgebiete, 60 p"-Aufαctιerungsgebιete, 70 einen Kontaktbereich zu 60, 80 schwebenαe Gatestrukturen, 90 eine Wortleitung und 100, 101, 102 Speicherzellen mit einem jeweiligen Feldeffekttransistor mit F_oatmg-Gate-struktur . Die ersten Bitleitungen sind Fig. 1 nicht gezeigt und verlaufen parallel zu den Isolationsgraoen oberhalb der Stege.
Die in Fig. 1 gezeigte Halbleiter-Speicherzellenanordnung mit der Mehrzahl von matrixformig auf dem Substrat 10 angeordneten und durch entsprechende Wort- und Bitleitungen verschal- teten Flash-EEPRCM-Speicherzellen 100, 101, 102 bedient sich der in den Steger. vergrabenen zweiten Bitleitungen 30 zum Programmieren der Speicherzellen und der (nicht gezeigten) ersten üblichen Metallstreifen-Bitleitungen zum Lesen der Speicherzellen.
Der jeweilige Feldeffekttransistor mit Floating-Gate-Struktur hat seinen erster. Hauptanschluß (Drain) an eine jeweilige erste Bitleitung angeschlossen, seinen zweiten Hauptanschluß (Source) an Massepotential angeschlosssen und seinen Gateanschluß an eine jeweilige Wortleitung 90 angeschlossen.
Wichtig ist, daß der jeweilige Feldeffekttransistor über seinen Kanalbereich 45 an die jeweilige zweite Bitleitung 30 an- geschlossen ist, also unterhalb der Gateoxidebene, wodurch das Gateoxid vor den beim Programmieren auftretenden hohen Spannungen geschützt ist. Die Kanalbereiche 45 und die zweite Bitleitung 30 in einem jeweiligen Steg bilden dabei einen zusammenhängenden p-Dotierungsbereich. In dem jeweiligen Steg ist am oberen Ende von Fig. 1 der Aufdotierungsbereich 60 des zweiten Leitungstyps p+ zum Anschluß der betreffenden zweiten Bitleitung 30 vorgesehen.
Im folgenden wird das Verfahren zur Herstellung einer derar- tigen Halbleiter-Speicherzellenanordnung näher erläutert.
Zunächst erfolgt das Bereitstellen des Substrats 10 mit dem ersten Leitungstyp n. Mit Hilfe von den im wesentlichen parallelen STI-Isolationsgräben 20 in der Substratoberfläche mit typischerweise 600 nm Tiefe werden streifenförmige bzw. stegförmige aktive Gebiete geschaffen, welche später durch Oxid in den Isolationsgräben voneinander isoliert werden.
Dann erfolgt das Bilden von einem jeweiligen Dotierungsgebiet 30 mit dem zweiten Leitungstyp p in den Stegen, wobei die Dotierungsgebiete 30 nicht miteinander verbunden sind. Im gezeigten Fall ist der untere Bereich der Stege noch n-dotiert. Doch können sier. die Dotierungsgebiete 30 auch ms Substrat 10 nach unten we_ter fortsetzen, solange sie nicht gegensei¬ tig verbunden sind.
Darauf erfolgt aas Bilden von den n+-Dram/Source-Dotιe- rungsbereichen 4C, 50 der Feldeffekttransistoren auf den Stegen. Dazu sei erwähnt, daß es andere Prozeßvarianten gibt, bei denen die Scurce/Dram-Dotierung erst spater im Prozeß vorzugsweise selcstjustierend ausgeführt wird.
Die ersten Bitleitungen 95 werden bekannter Weise als Me- tallstreifen über den Stegen gebildet und angeschlossen, und die zweiten Bιt_eιtungen 30 werden über die Kontakte 70 angeschlossen. Auch aas Bilden der Wortleitungen 90 über den Ste- gen, die mit jeweiligen Floating-Gate-Bereichen 80 verbunden sind, geschieht in an sich bekannter Art und Weise.
Fig. 2 zeigt einen Stromlaufplan der Ausfuhrungsform der erfmdungsgemaßen Halbleiter-Speicherzellenanordnung nach Fig. 1.
In Fig. 2 bezeicnnen zusatzlich zu den bereits eingeführten Bezugszeichen 90a-c Wortleitungen, 95a-c erste Bitleitungen, 30a-c zweite Bitleitungen, lOOa-c sowie lOla-c sowie 102a-c Speicherzellen mit Feldeffekttransistor mit schwebender Gatestruktur.
Zum Auslesen einer bestimmten Speicherzelle wird nur die erste der jeweiliger, beiden Bitleitungen aktiviert und zum Pro- grammieren nur die zweite der jeweiligen beiden Bitleitungen. Die p-Dotierung den Stegen dient beim Lesen als Wannenanschluß und beim Schreiben bzw. Loschen als aktive Bitleitung, die auf ein entsprechendes Potential gelegt wird.
Fig. 3 zeigt die an ein einzelnes Halbleiter-Speicher-element der Ausfuhrungsform der erfmdungsgemaßen Halbleiter-Spei- cherzellenanorαnung nach Fig. 1 beim Loschen (Fig. 3a), beim Programmieren (Fig. 3b) und beim Auslesen (Fig. 3c) anzule¬ genden Spannungen.
In Fig. 3a-c bezeichnet zusätzlich zu den bereits eingefuhr- ten Bezugszeicher. 95 eine jeweilige erste Bitleitung.
Gemäß Fig. 3a) liegt beim Loschen die erste Bitleitung 95 auf 0 V, die zweite Bitleitung 30 auf 0 V und die Wortleitung 90 auf -15 V.
Gemäß Fig. 3b) liegt beim Programmieren die erste Bitleitung 95 auf 0 V, die zweite Bitleitung 30 auf -5 V und die Wortleitung 90 auf +10 V. Dies vermeidet die besagten Felduberho- hungen am Drainanschluß.
Gemäß Fig. 3c) liegt beim Lesen die erste Bitleitung 95 auf 1 V, die zweite Bitleitung 30 auf 0 V und die Wortleitung 90 auf +2 V.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausfuhrungsbeispiele beschrieben wurde, ist sie darauf nicht beschrankt, sondern auf vielfaltige Art und Weise modi- fizierbar .
Insbesondere ist die Erfindung nicht nur auf Flash-EEPROM- Speicherzellen anwendbar, sondern auf jegliche Halbleiter- speicherzellen mit einem gate-gesteuerten Halbleiterbauele- ment .
Auch sind die im Ausfuhrungsbeispiel gewählten Leitungstypen nur beispielhaft und z.B. durch den jeweiligen komplementären Leitungstyp ersetzbar.
Das Substrat ist in allgemeinem Sinne zu verstehen, denn es kann u.a. ein Wafersubstrat sein oder eine Wanne in einem Wafersubstrat oder eine Epitaxieschicht auf einem Wafer sein. Auch die Potentiale zum Lesen, Schreiben und Löschen sind nur beispielhaft gewählt und von der konkreten Halbleiterstruktur abhängig .

Claims

Patentansprüche
1. Halbleiter-Speicherzellenanordnung mit einer Mehrzahl von matrixförmig auf einem Substrat (10) angeordneten und durch entsprechende Wort- und Bitleitungen verschalteten Speicherzellen (100, 101, 102; lOOa-c, lOla-c, 102a-c) , insbesondere von Flash-EEPROM-Speicherzellen, wobei die Speicherzellen (100, 101, 102; lOOa-c, lOla-c, 102a-c) jeweils ein gate-gesteuertes Halbleiterbauelement aufweisen, dessen erster Hauptanschluß an eine jeweilige erste Bitleitung (95; 95a-c) angeschlossen, dessen zweiter Hauptanschluß vorzugsweise an ein jeweiliges Referenzpotential angeschlosssen ist und dessen Gateanschluß an eine jeweilige Wortleitung (90; 90a-d) angeschlossen ist;
wobei
das gate-gesteuerte Halbleiterbauelement über seinen Kanalbe- reich (45) an eine jeweilige zweite Bitleitung (30; 30a-c) angeschlossen ist;
die Speicherzellen (100, 101, 102; lOOa-c, lOla-c, 102a-c) über die jeweilige erste Bitleitung (95; 95a-c) auslesbar und über die jeweilige zweite Bitleitung (30; 30a-c) programmierbar sind;
das Substrat (10) eine Mehrzahl von in einer ersten Richtung im wesentlichen parallel zueinander verlaufenden Isolations- graben (20) und dazwischenliegenden Stegen aufweist, auf denen die Speicherzellen (100, 101, 102; lOOa-c, lOla-c, 102a- c) angeordnet sind, wobei die ersten Bitleitungen (95; 95a-c) über den Stegen verlaufen und die zweiten Bitleitungen (30; 30a-c) in den Stegen verlaufen;
das Substrat (10) einen ersten Leitungstyp (n) , die zweiten Bitleitungen (30; 30a-c) einen zweiten Leitungstyp (p) , die Hauptanschlüsse der gate-gesteuerten Halbleiterbauelemente den ersten Leitungstyp (n+) und der Kanalbereich (45) den zweiten Leitungstyp (p) aufweisen; und
die Kanalbereiche (45) und die zweite Bitleitung (30; 30a-c) in einem jeweiligen Steg einen zusammenhängenden Dotierungsbereich bilden;
dadurch g e k e n z e i c h n e t , daß
in einem jeweiligen Steg ein Aufdotierungsbereich (60) des zweiten Leitungstyps (p+) zum Anschluß der betreffenden zweiten Bitleitung (33; 30a-c) vorgesehen ist.
2. Verfahren zur Herstellung einer Halbleiter-Speicherzellenanordnung nach Anspruch 1 mit den Schritten:
Bereitstellen eines Substrats (10) mit einem ersten Leitungs- typ (n) ;
Bilden von im wesentlichen parallelen Isolationsgräben (20) in der Substratoberfläche;
Bilden von einem jeweiligen Dotierungsgebiet (30) mit einem zweiten Leitungstyp (p) in den Stegen, wobei die Dotierungsgebiete (30) nicht miteinander verbunden sind;
Bilden von Dotierungsbereichen (40; 50) von Speicherzellen (100, 101, 102; lOOa-c, lOla-c, 102a-c) auf den Stegen, die jeweils ein gate-gesteuertes Halbleiterbauelement aufweisen, dessen Hauptanschlüsse die Dotierungsbereiche (40; 50) sind; und
Bilden von ersten Bitleitungen (95; 95a-c) über den Stegen, die mit jeweiligen ersten Hauptanschlüssen (40) verbunden sind; Bilden von zweiter. Bitleitungen (30; 30a-c) , die mit einem jeweiligen Dotierungsgebiet (30) mit dem zweiten Leitungstyp (p) in den Stegen verbunden sind;
Bilden von Gatebereichen (80) und von Wortleitungen (90) über den Stegen; und
Bilden eines Aufdctierungsbereich (60) s des zweiten Lei- tungstyps (pτ) zur. Anschluß der betreffenden zweiten Bitleitung (30; 30a-c) in einem jeweiligen Steg.
PCT/DE1999/001515 1998-05-27 1999-05-20 Halbleiter-speicherzellenanordnung und entsprechendes herstellungsverfahren WO1999062128A1 (de)

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