CN100433333C - 鳍式场效应晶体管存储单元及其配置及其制造方法 - Google Patents

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Abstract

本案涉及鳍式场效应晶体管存储单元(200)，鳍式场效应晶体管存储单元配置及制造鳍式场效应晶体管存储单元的方法。所述鳍式场效应晶体管存储单元包含一第一(201)与第二(202)源极/漏极区域以及一栅极区域。鳍式场效应晶体管存储单元更包含围绕在所述第一及第二源极/漏极区域间的沟道区域的一半导体鳍状物(204)。而第一电荷储存层(207，208)，则至少设于所述栅极区域的一部份中。字符线区域(205，206)则排列在所述电荷储存层的至少一区段中。所述电荷储存层乃经过设计，因此可藉由对所述鳍式场效应晶体管存储单元施加预定电位而选择性地将电荷载流子导入所述电荷储存层或将电荷载流子自所述电荷储存层移除。

Description

鳍式场效应晶体管存储单元及其配置及其制造方法
技术领域
本发明是关于一种鳍式场效应晶体管存储单元、一种鳍式场效应晶体管存储单元配置以及一种用于制造鳍式场效应晶体管存储单元的方法。
背景技术
由于计算机科技的快速发展，需要一种高密度、低功率、以及非挥发性的内存，特别是应用于数据储存的移动式设备中。
在先前技术中揭露了一种浮动栅极内存，其中一导电性浮动栅极区域是配置在一个整合于基板中的场效应晶体管的栅极绝缘层上，而藉由富勒-诺得汉穿隧方式(Fowler-Nordheim Tunneling)即可将电荷载流子永久导入该浮动栅极区域中。由于场效应的原因，这样的晶体管的临界电压(threshold voltage)值与该浮动栅极中是否储存了电荷载流子有关，因此，记忆信息的项目可以被编码为该浮动栅极层中电荷载流子的存在与不存在。
然而，欲将电荷载流子导入一浮动栅极一般需要约15V至20V的高电压，这会损害敏感的集成组件，且对其使用于节省能量(例如：低功率应用)或移动式应用(例如：移动式无线电话、个人数字助理(PDA))亦产生不利影响；此外，在富勒-诺得汉穿隧方式中，写入项目一般皆在毫秒的范围内，其时间耗费太久以致于无法符合现代内存的需求。
在NROM内存的例子中，利用氮化硅捕捉层(trapping layer)作为场效应晶体管的栅极绝缘层，藉由沟道热电子注入的方式即可永久将电荷载流子导入该氮化硅层中以作为电荷储存层之用；在此情形中，各单元的编程电压一般约为9V，且其写入时间可达150ns。
文献[1]揭露了一种NROM存储单元，其中，一晶体管中可以储存记忆信息的两个位。
然而，NROM存储单元具有高功率消耗的缺点，此外，由于短沟道效应(例如：“击穿(punch through)”效应)之故，NROM存储单元的尺寸应用弹性(scalability)并不高，短沟道效应特别是会发生在沟道长度小于200nm的情形中。同时，在NROM存储单元晶体管宽度太小的情形中，其读取电流也会太小，这也是其尺寸缩小化的障碍之一。
文献[2]揭露了一种MONOS存储单元，其具有独立于一字线的控制栅极；根据文献[2]所述，信息是藉由在源极侧将电荷载流子注入一ONO电荷储存层(氧化硅/氮化硅/氧化硅)而加以储存，相较于传统的NROM存储单元而言，此方式降低了功率消耗。
然而，文献[2]所揭露的存储单元同样具有低尺寸应用弹性与读取电流小的缺点，特别是在晶体管宽度较小的情形中。
总而言之，浮动栅极存储单元具有高电压的缺点，且对各存储单元进行连续存取的时间不够快；分离式栅极单元(split gate cell)则具有低尺寸应用弹性的缺点，且其每一位的储存密度适中。而根据文献[2]，以源极侧电荷载流子注入为基础的存储单元的缺点在于，当沟道长度低于200nm时，其尺寸应用弹性低，且在晶体管宽度较小的情形中，其读取电流亦较低。
本发明即基于此一问题，特别提供了一种存储单元、一种存储单元配置与一种用于制造存储单元的方法，其实现了低功率编程、高储存密度与良好的尺寸应用弹性。
此问题可藉由一种鳍式场效应晶体管存储单元、藉由一种鳍式场效应晶体管存储单元配置与藉由一种用于制造鳍式场效应晶体管存储单元的方法而获得解决。
发明内容
根据本发明，该鳍式场效应晶体管存储单元含有一第一与一第二源极/漏极区域、一栅极区域与一半导体鳍状物，该半导体鳍状物在该第一与该第二源极/漏极区域间具有沟道区域；该鳍式场效应晶体管存储单元更含有一电荷储存层，其至少部分配置在该栅极区域中，以及含有一字线区域，其位于该电荷储存层的至少一部份上；该电荷储存层是设定为可藉由对该鳍式场效应晶体管存储单元施加一预定电位，而选择性将电荷载流子导入至该电荷储存层中、或将该电荷载流子自该电荷储存层中移除。
此外，本发明提供了一种鳍式场晶体管存储单元配置，其具有复数个含有上述特征的鳍式场效应晶体管存储单元。
此外，本发明亦提供了一种用于制造鳍式场效应晶体管存储单元的方法，其包含步骤为：形成一第一与一第二源极/漏极区域；形成一栅极区域；在该第一与该第二源极/漏极区域间形成一半导体鳍状物，其中该半导体鳍状物具有一沟道区域；形成一电荷储存层，其配置在至少部分的该栅极区域上；以及在该电荷储存层的至少一部份上形成一字线区域；该电荷储存层是设定为可藉由对该鳍式场效应晶体管存储单元施加一预定电位，而选择性将电荷载流子导入至该电荷储存层中、或将该电荷载流子自该电荷储存层中移除。
本发明的基本构想在于，以鳍式场效应晶体管为基础的存储单元(以下亦称为fin-FET)的电荷储存层是配置在一栅极区域与该栅极区域上的一字线区域间；举例而言，在此一fin-FET装置的例子中，可以利用源极侧(或漏极侧)注入的方式而以低功率对配置在栅极区域的一或多个侧面区域的电荷储存层区域进行编程；该电荷储存层可藉由例如一ONO层序列(氧化硅/氮化硅/氧化硅)的方式而实现。电荷载流子可永久被储存在此一电荷储存层中，并对藉由一半导体鳍状物所实现的沟道区域的传导性产生显著影响，而记忆信息则被编码于其中。
在本发明装置的例子中，除了栅极区域外，还形成了与其去电耦合的字线区域，其中该装置亦可称为一分离栅极装置；本发明所提供的存储单元可实现低功率编程。
此外，本发明之存储单元具有二位的高储存密度，一第一位是以导入电荷载流子的方式储存在该第一源极/漏极区域与该字线区域间的电荷储存层中，而一第二位亦以导入电荷载流子的方式储存在该第二源极/漏极区域与该字线区域间的电荷储存层中，因此每一位可具有高储存密度与低成本花费。
本发明提供了一种基于鳍式场效应晶体管的双栅极效应的存储单元，相较于例如文献[1]所述的纯平面几何方式，本发明的存储单元具有较佳的沟道长度尺寸应用弹性；本发明的存储单元具有一般为2F2至4F2的高储存密度，其中F是技术工艺中所能达到的最小特征尺寸。
此外，在本发明的鳍式场效应晶体管存储单元的设计与制造中，由半导体制成的鳍状物高度是设定为可达成所需的读取电流，因此在该存储单元的配置中，该鳍状物的高度具有一自由度，且可用以设定读取与编程性质。
因此，本发明的一项重要构想为在一鳍式场效应晶体管存储单元中，藉由电荷载流子自源极侧注入的方式而结合低功率编程，相较于NROM存储单元或浮动栅极存储单元的情形，本发明的存储单元具有高储存密度、高读取电流、每一位较低成本与较佳的尺寸应用弹性。
根据本发明的鳍式场效应晶体管存储单元结合了“源极侧注入”编程与利用fin-FET的双栅极配置的优点，因而能够具有较佳的尺寸应用；此外，另一优点在于该存储单元与具有fin-FET几何的逻辑组件的兼容性。
在本发明的存储单元的例子中，其字线区域被分为一第一字线部分区域与一第二字线部分区域，使得所述电荷载流子可各被导入至该电荷储存层中临近该第一字线部分区域的边界区域以及该电荷储存层中临近该第二字线部分区域的边界区域，或自上述边界区域中移除。将该字线区域分为两个字线部分区域(其彼此间为去电耦合或彼此耦合)的方式则为使两字线在本质上沿着该fin-FET晶体管的侧区域彼此平行运行。
所述第一与第二字线部分区域是配置在该栅极区域的两个相对侧面区(控制栅极区域)。
该电荷储存层可具有或包含：一个氧化硅/氮化硅/氧化硅层序列(ONO层序列)、氧化铝(Al2O3)、氧化钇(Y2O3)、氧化镧(LaO2)、氧化铪(HfO2)、氧化锆(ZrO2)、非晶硅、氧化钽(Ta2O5)、氧化钛(TiO2)及/或一铝酸盐。铝酸盐的实例之一为含有铝、锆与氧等成分的合金(AlZrO)，而ONO层序列的电荷储存层具有三部分层，其厚度各为5nm。
特别是，该电荷储存层可以被清楚的尺寸化、或以适合DRAM(动态随机存取内存)的方式加以设定，亦即可实现10ns甚至更低的编程时间，为达此一目的，该电荷储存层的所述部分层必须够薄。因此，举例而言，该电荷储存层可由一穿隧介电质(tunnel dielectric)、一储存介电质(storage dielectric)与一阻挡介电质(blockingdielectric)形成。该穿隧介电质的厚度一般为1nm至3nm，且可由例如氧化硅形成；该储存介电质的厚度一般为2nm至4nm，且可由例如多晶硅或由阻障高度(barrier height)够低的高k材料(例如Ta2O5或TiO2)形成；该阻挡介电质的厚度一般为2nm，且可由氧化硅或高k材料形成。
因此，够薄的电荷储存层(或够薄的电荷储存层的部分层)可用于够短的写入时间(10ns)；若为了具有特别高的保持时间(一般为十年)，电荷储存层则必须够厚。
存储单元的栅极区域是以U字型方式围绕该半导体鳍状物，此一配置提供了一种可以精确控制存储单元沟道区域的传导性的双栅极。
该半导体鳍状物的高度最好是设定为一预定值，以使一读取电流读出储存在该存储单元中的信息。
该存储单元可具有一第一位线区域与一第二位线区域，其中该第一位线区域耦合至该第一源极/漏极区域，而该第二位线区域耦合至该第二源极/漏极区域。
所述源极/漏极区域可为该半导体鳍状物的掺杂区域、或是所述位线区域的一部分。
此外，藉由对该栅极区域、对该字线区域与对至少一位线区域施加一预定电位，将该存储单元设定为可藉由注入热电荷载流子的方式而选择性将所述电荷载流子导入至该电荷储存层中、或将所述电荷载流子自该电荷储存层中移除。
根据本发明的鳍式场效应晶体管存储单元配置具有本发明的鳍式场效应晶体管存储单元，其将于下文中详细说明；适用于该存储单元的细节亦同样适用于该存储单元配置。
该存储单元配置的所述鳍式场效应晶体管存储单元是以矩阵方式(matrix-type)配置。
在该存储单元配置中，沿一第一方向配置的存储单元具有共同的字线区域；举例而言，一行或一列存储单元具有一或多条共同的字线。
此外，在该存储单元配置中，沿一第二方向配置的存储单元具有共同的位线区域；举例而言，一行或一列存储单元具有一或多条共同的位线。
该第一与第二方向为彼此垂直运行。
在该存储单元配置的一字线区域的横向范围中，该字线区域与一栅极区域交叉的区域小于该字线区域未与一栅极区域交叉的区域。
附图说明
本发明的具体实施例将于下列图式中描述并于下文中详加说明，在图式中：
图1说明了基于源极侧编程原理的配置示意图；
图2为根据本发明一较佳实施例的鳍式场效应晶体管存储单元的透视图；
图3为根据本发明一较佳实施例的鳍式场效应晶体管存储单元配置的布局图；
图4说明了在图3所示的存储单元配置中沿截线I-I’的第一截面图；
图5说明了在图3所示的存储单元配置中沿截线II-II’的第二截面图；以及
图6A至图6F为在根据本发明一较佳实施例的制造鳍式场效应晶体管存储单元配置方法中不同时间点的层序列截面图。
在不同图式中，相似的或相同的组件具有相同的组件符号。
所述图式皆为示意性描述，并不代表实际尺寸。
具体实施方式
请参阅图1，其说明了以一栅极进行源极侧(或漏极侧)电荷载流子注入的方式，其中该栅极被分为一控制栅极与一字线，且与后者去电耦合；本发明的存储单元可藉由下述编程方式加以编程或读取。
图1说明了一存储单元100，该存储单元100形成在一硅基板101上及其内；该硅基板101上具有一栅极介电质104，且其位于一第一与一第二位线102、103间。在该栅极介电质104上配置了一控制栅极105，且在此层序列上形成一ONO层序列106作为电荷储存层。一字线107则形成在该ONO层序列106上，且该字线107延伸跨越所述位线102、103，并藉由该ONO层序列106而与所述位线102、103去电耦合。此外，图1说明了该电荷储存层106的一第一电荷储存区域108，其位于第一位线102、控制栅极105与字线107间的边界区域中；而该电荷储存层106的一第二电荷储存区域109则位于第二位线103、控制栅极105与字线107间的边界区域中。
下文将说明要对该存储单元100的终端施加何种电位，以将电荷载流子导入所述电荷储存区域108、109，并因而编程一记忆信息项目。
为了将电荷载流子导入该第一电荷储存区域108，举例而言，该字线107被施加一个9V的电位，该第一位线102被施加一个5V的电位，而该第二位线103则被施加一个0V的电位。为了能够产生热电子“源极侧”注入(“source-side hot-electronin jection”，SSHE)，控制栅极105被施加一个约为1V的电位(接近该场效应晶体管类似配置100的临界电压)；相反地，为了抑制电荷载流子的注入，该控制栅极105则被施加一个0V的电位。因此，可将电荷载流子永久的导入该第一电荷储存区域108中。为了将电荷载流子导入该第二电荷储存区域109，可仅简单交换所述位线102、103的电位。必须注意的是图式中所绘制的所述电荷储存区域108、109仅作为示意性说明用；在实际情形中，所述区域可于空间中继续延伸为较图式所绘者更大或更小的区域，或是在该电荷储存层中的一个不同区域。
为了分别读取所述电荷储存区域108、109中所含的信息，该控制栅极105被施加一个约1.5V的电位，并且在所述位线102、103间施加一个1.5V的电压；在此操作状态下，该字线107会具有一个约为1.5V至3V的电位以获得反转，而流经该沟道区域110的电流值则端视该第一电荷储存区域108及/或该第二电荷储存区域109中是否含有电荷载流子而定，这是因为导入所述电荷储存区域108、109其中之一的电荷载流子对于该沟道区域110的电传导性至施加于该控制栅极105的电压显然具有相似的影响；所储存的记忆信息便被编码为该电流决定的值。
为了从该存储单元100的电荷储存区域108、109其中之一抹除(erase)信息，举例而言，该控制栅极105被施加一个5V的电位；为了抹除该第一电荷储存区域108的信息，该第一位线102被施加一个0V的电位，而该第二位线103则被施加一个7V的电位；为了抹除该第二电荷储存区域109的信息，可仅简单交换施加在所述位线102、103的电位。
请参阅图2，下文将说明根据本发明一较佳实施例的鳍式场效应晶体管存储单元200。
该fin-FET存储单元200具有一第一源极/漏极区域201与一第二源极/漏极区域202，在该两源极/漏极区域201、202间配置了一沟道区域，该沟道区域与该两源极/漏极区域201、202是由一硅鳍状物204所形成；该两源极/漏极区域201、202可为该硅鳍状物204中由该沟道区域分隔开的两区域。所述源极/漏极区域是由n+型掺杂原子(例如：砷)布植到该硅鳍状物204的区域中而形成；以U字型的方式在该沟道区域上形成一控制栅极203，并在该沟道区域与该控制栅极203间形成一薄栅极绝缘层(图中未示)。此外，如图2所示，形成一第一ONO区域207(氧化硅/氮化硅/氧化硅层序列)，并形成一第二ONO区域208，所述ONO区域207、208是形成在该硅鳍状物204与该控制栅极203的相对侧区域上；所述ONO区域207、208是设定为其电荷载流子可以经由对该fin-FET存储单元200的终端施加预定的电位而选择性地被导入所述ONO区域207、208或从该处移除，因而可于被导入所述ONO区域207、208两者(或其中之一)的电荷载流子中将记忆信息项目加以编程。此外，在该第一ONO区域207侧向外具有一第一字线205，而另外在该第二ONO区域208侧向外则具有一第二字线206。
图2示意性说明了第一至第四电荷储存区域209至212，其为该第一与第二ONO区域207、208的部分区域，且可经由源极侧(或漏极侧)电荷或空穴注入的方式而电荷载流子导入所述电荷储存区域209至212中(请参考图1与其相关说明)。
举例而言，为了将电荷载流子导入该第一电荷储存区域209中，该第一字线205被施加一个9V的电位，而与该第一源极/漏极区域201相邻的一第一位线被施加5V的电位，与该第二源极/漏极区域202相邻的一第二位线则被施加OV的电位。为了使电荷载流子可以被导入该第一电荷储存区域209，该控制棚极203被施加1V的电位；相反地，在该控制栅极203处于一OV电位时，便可避免所述电荷载流子被导入该第一电荷储存区域209中；以对应的方式将电荷载流于导入各所述电荷储存区域209至212中，即可将记忆信息编程到所述电荷储存区域209至212中。举例而言，藉由对所述源极/漏极区域201、202间施加一预定电压1.5V、并进而使该控制栅极203具有一预定电压1.5V，即可读取所述信息；此外，为了读取该第一电荷储存区域209的信息项目，该第一字线被施加一个约1.5V至3V的电位。由于所述源极/漏极区域201、202间沟道区域的场效应，所述源极/漏极区域201、202间的电流值是端视于电荷载流子是否被导入各所述电荷储存区域209至212而定，因此，所述电荷储存区域209至212中所含的记忆信息是涵盖于该电流值中(或涵盖于该fin-FET配置200的临界电压值的特性变化中)。
请参阅图3，下文将说明根据本发明一较佳实施例的鳍式场效应晶体管存储单元配置300。
图3为一布局图，在图3中，有四个如图2所示的fin-FET存储单元彼此连接以形成一fin-FET存储单元配置300；此外，图3中亦说明了尺寸规格F，其中F是技术工艺中所能达到的最小特征尺寸。如图3所示，所述存储单元200、301至303是配置为矩阵(matrix)形式，且各行与各列存储单元分别具有共同的第一字线205与共同的第二字线206，此外，各列存储单元亦具有共同的控制栅极线304与共同的第一与第二位线305、306。
请参阅图4，在下文中将说明在图3所示的存储单元配置300中第一截面配置400，该第一截面配置400是沿截线I-I’所示。
该第一截面配置400说明了该fin-FET存储单元配置300是形成在一个氧化硅层402上，其依序配置在一硅基板401上；此外，图4说明了硅鳍状物204的沟道区域403，在图4所示的层序列上涂布一个氮化硅层404，且平面化所述氮化硅层；如图4所示，根据本发明此一实施例，所述字线205、206具有近似于三角形的截面。如图4所示，所述ONO区域207、208形成了一连续ONO层序列，由于一ONO层序列为电性绝缘，其阻碍了所导入的电荷载流子沿该ONO层序列移动，因此可避免不当抹除或流失含有记忆信息并被导入该ONO层序列的所述电荷载流子。
请参阅图5，在下文中将说明在图3所示的存储单元配置300中第二截面配置500，该第一截面配置500是沿截线II-II’所示。
如图5所示，该第一与第二字线205、206沿截线II-II’所示的截面同样在本质上为三角形(或稍微为不规则的四边形)，但具有一个与第一截面配置400不同的截面范围。
请参阅图6A至图6F，下文将说明根据本发明一较佳实施例的制造鳍式场效应晶体管存储单元配置的方法。
为了得到如图6A所示的层序列600，首先提供一SOI晶圆601，然后形成一第一硅层602、形成在该第一硅层602上的一个氧化硅层603、以及形成在该氧化硅层603上的一第二硅层604，在所得的层序列上形成一TEOS(原硅酸四乙酯，tetraethyl orthosilicate)硬掩模605，并于该层序列上形成一光阻层606，利用光显影与蚀刻方式将该TEOS层序列605同时图样化(patterned)，以于一接续的方法步骤中自该第二硅层604形成硅鳍状物。
对该层序列600施加一蚀刻处理，以获得如图6B所示的层序列610；藉此获得与由TEOS硬掩模605与光阻层606所定义的屏蔽一致的硅鳍状物611。
移除该光阻层606与该TEOS硬掩模605，以获得如图6C所示的层序列620；对所得层序列进一步执行圆氧化处理(roundingoxidation)或回蚀处理(back-etching)，然后，利用热氧化方式而在所述硅鳍状物611的未覆盖表面上形成一栅极绝缘层621，藉以形成欲形成的fi n-FET的沟道介电质(栅极绝缘层)。
为了获得如图6D所示的层序列630，在该层序列620上沉积一原处(in-situ)掺杂的多晶硅材料，并以光显影蚀刻方式利用一TEOS硬掩模与一光阻层而图样化，以于覆盖有热氧化硅材料的硅鳍状物611区域上以及于氧化硅603的未覆盖表面区域上形成控制栅极区域631。接着在整个区域上形成一ONO层序列632，为此，首先对覆盖有多晶硅材料的层序列执行一热氧化处理，藉以此多晶硅材料所构成的控制栅极区域631材料形成该ONO层序列632的一第一个氧化硅层，该ONO层序列632的第一个氧化硅层的厚度为5nm；接着在所得的层序列上沉积一层厚5nm的氮化硅材料，以形成该ONO层序列632中作为捕捉层的氮化硅层；接着于高温条件下沉积出该ONO层序列632中的第二氧化硅层，其厚度为5nm。
为了获得如图6E所示的层序列640，首先在该层序列630上沉积一原处掺杂的多晶硅材料，并执行一间隙物蚀刻(spacer etching)以形成字线641、642，并使所述字线641、642可以配置在更深处，因此可使后续的接触孔蚀刻处理更易于执行。在图6E所示的垂直方向上，该硅鳍状物611的高度应高于该硅鳍状物611上的控制栅极区域631，以移除该控制栅极区域631上的间隙物(spacer)，而形成字线641、642。
为了获得如图6F所示的层序列650，首先在整体区域上沉积另一个氮化硅层651，并执行一间隙物蚀刻处理以形成一位线布植屏蔽，并接着布植位线(图中未示)；以另一个氧化硅652覆盖所得的层序列，并于所述位线、控制栅极631与字线641、642的区域中执行一偏移接触孔蚀刻处理。
在本文中参列了下述文献：
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组件代表符号说明
100     存储单元
101     硅基板
102     第一位线
103     第二位线
104     栅极介电质
105     控制栅极
106     ONO层序列
107     字线
108     第一电荷储存区域
109     第二电荷储存区域
110     沟道区域
200     鳍式场效应晶体管存储单元
201     第一源极/漏极区域
202     第二源极/漏极区域
203     控制栅极
204     硅鳍状物
205     第一字线
206     第二字线
207     第一ONO区域
208     第二ONO区域
209     第一电荷储存区域
210     第二电荷储存区域
211     第三电荷储存区域
212     第四电荷储存区域
300     鳍式场效应晶体管存储单元配置
301     第二鳍式场效应晶体管存储单元
302     第三鳍式场效应晶体管存储单元
303     第四鳍式场效应晶体管存储单元
304     控制栅极线
305     第一位线
306     第二位线
400     第一截面图
401     硅基板
402     氧化硅层
403     沟道区域
404     氮化硅层
500     第二截面图
600     层序列
601     SOI晶圆
602     第一硅层
603     氧化硅层
604     第二硅层
605     TEOS硬掩模
606     光阻
610     层序列
611     硅鳍状物
620     层序列
621     栅极绝缘层
630     层序列
631     控制栅极区域
632     ONO层序列
640     层序列
641     第一字线
642     第二字线
650     存储单元
651     另一个氮化硅层
652     另一个氧化硅层

Claims (16)

1.一种鳍式场效应晶体管存储单元，
具有一第一与一第二源极/漏极区域；
具有一栅极区域；
具有一半导体鳍状物，其于该第一与该第二源极/漏极区域间具有沟道区域；
具有一电荷储存层，其包括一捕捉层，该电荷储存层至少部分配置在该栅极区域中；
具有一字线区域，其位于该电荷储存层的至少一部份上；
该电荷储存层乃经设定，于是可藉由对该鳍式场效应晶体管存储单元施加一预定电位而选择性将电荷载流子导入至该电荷储存层中、或将该电荷载流子自该电荷储存层中移除。
2.如权利要求1所述的存储单元，其中该字线区域乃分为一第一字线部分区域与一第二字线部分区域，所述电荷载流子各自导入至该电荷储存层中临近该第一字线部分区域的边界区域以及该电荷储存层中临近该第二字线部分区域的边界区域，或自所述边界区域中移除。
3.如权利要求2所述的存储单元，其中该第一与第二字线部分区域是配置在该栅极区域的两个相对侧面区。
4.如权利要求1或2中任一所述的存储单元，其中该电荷储存层具有或包含：
一个氧化硅/氮化硅/氧化硅层序列；
氧化铝；
氧化钇；
氧化镧；
氧化铪：
非晶硅；
氧化钽；
氧化钛；
氧化锆；及/或
一铝酸盐.
5.如权利要求1或2中任一所述的存储单元，其中该栅极区域以U字型方式围绕该半导体鳍状物。
6.如权利要求1或2中任一所述的存储单元，其中该半导体鳍状物的高度是经过选择的，以实现一用来读出储存在该存储单元中的信息的读取电流的预定数值。
7.如权利要求1或2中任一所述的存储单元，其具有一第一位线区域与一第二位线区域，其中该第一位线区域耦合至该第一源极/漏极区域，而该第二位线区域耦合至该第二源极/漏极区域。
8.如权利要求7所述的存储单元，所述存储单元乃藉由对该栅极区域、对该字线区域与对至少一位线区域施加一预定电位而设定，进而可藉由注入热电荷载流子的方式而选择性将所述电荷载流子导入至该电荷储存层中、或将所述电荷载流子自该电荷储存层中移除。
9.一种鳍式场效应晶体管存储单元配置，其具有多个如权利要求1所述的鳍式场效应晶体管存储单元。
10.如权利要求9所述的存储单元配置，其中所述鳍式场效应晶体管存储单元是以矩阵方式配置。
11.如权利要求9或10中任一所述的存储单元配置，其中沿一第一方向配置的存储单元具有共同的字线区域。
12.如权利要求9或10中任一所述的存储单元配置，其中沿一第二方向配置的存储单元具有共同的位线区域。
13.如权利要求9或10中任一项所述的存储单元配置，其中，沿第一方向配置的存储单元具有共同的字线区域，以及其中，沿第二方向配置的存储单元具有共同的位线区域。
14.如权利要求13所述的存储单元配置，其中该第一与第二方向为彼此垂直运行的方向。
15.如权利要求9或10中任一所述的存储单元配置，其中一字线区域的横向范围在该字线区域与一栅极区域交叉的区段中的部分小于在该字线区域未与一栅极区域交叉的区段中的部分。
16.一种用于制造一鳍式场效应晶体管存储单元的方法，其中
形成一第一与一第二源极/漏极区域；
形成一栅极区域：
在该第一与该第二源极/漏极区域间形成一半导体鳍状物，该半导体鳍状物具有一沟道区域；
形成包括捕捉层的一电荷储存层，其配置在至少部分的该栅极区域上；
在该电荷储存层的至少一部份上形成一字线区域；
该电荷储存层是设定为可藉由对该鳍式场效应晶体管存储单元施加一预定电位，而选择性将电荷载流子导入至该电荷储存层中，或将该电荷载流子自该电荷储存层中移除。
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