CN105336372A - Rom存储单元、存储阵列、存储器及读取方法 - Google Patents

Abstract

本发明涉及ROM存储单元、存储阵列、存储器及读取方法。所述ROM存储单元至少可由CG-FinFET晶体管和/或IG-FinFET晶体管构成。本发明能够提高ROM存储单元的信息存储密度。

Description

ROM存储单元、存储阵列、存储器及读取方法

技术领域

本发明涉及集成电路，特别涉及一种ROM存储单元、存储阵列、存储器及读取方法。

背景技术

在集成电路设计中，对于存储器而言，提高存储密度，降低单位信息的存储成本，减少芯片面积是其趋势。在如40nm及以下工艺条件下，由于工艺规则的限制，ROM存储单元的面积无法做到随工艺尺寸成比例缩小，单位信息的存储面积也不尽如人意。

传统的ROM存储单元中的晶体管共用源极且源极共同连接至对地电压VSS，如图1所示的为传统ROM存储单元的电路结构示意图。其包括：NMOS晶体管MOS11，以及，NMOS晶体管MOS12。这两个NMOS晶体管的源极连接至对地电压VSS，NMOS晶体管MOS11及NMOS晶体管MOS12的漏极连接至位线BL1，NMOS晶体管MOS11的栅极连接至字线WL11，NMOS晶体管MOS12的栅极连接至字线WL10。若字线WL10选中，则可通过位线BL1读取NMOS晶体管MOS12中的存储信息，若字线WL11选中，则可通过位线BL1读取NMOS晶体管MOS11的存储信息。

基于上述实例，现有技术的ROM存储单元由单个MOS晶体管构成，根据编程时使用的节点不同还可分为字线编程ROM存储单元和位线编程ROM存储单元。不论是字线编程还是位线编程，由单个MOS晶体管构成的ROM存储单元中存储的逻辑值只可能为0或1。

以NMOS晶体管构成的ROM存储单元为例：

图2示意了一种字线编程ROM存储单元在存储逻辑值0及逻辑值1时的电路连接结构：

在ROM存储单元存储的状态为逻辑值0时，NMOS晶体管MROM1的源极连接至对地电压VSS，漏极连接至位线BL，栅极连接至字线WL，若字线WL被选中(充电至高电压，如电源电压VDD，下同)，则可通过位线BL上的电压读取NMOS晶体管MROM1的存储逻辑值0。位线BL上的电压是通过将位线BL充电至高电压实现读取的(下同)，如电源电压VDD；若位线BL上的电压在读取时被下拉至对地电压VSS，则可判断存储于ROM存储单元的逻辑值为0。

在ROM存储单元存储的状态为逻辑值1时，NMOS晶体管MROM2的源极连接至对地电压VSS，漏极连接至位线BL，栅极连接至对地电压VSS，若字线WL被选中，则可通过位线BL上的电压读取NMOS晶体管MROM2的存储逻辑值1。若位线BL上的电压在读取时维持高电压，则可判断存储于ROM存储单元的逻辑值为1。

图3示意了一种位线编程ROM存储单元在存储逻辑值0及逻辑值1时的电路连接结构：

在ROM存储单元存储的状态为逻辑值0时，NMOS晶体管MROM3连接结构与NMOS晶体管MROM1一致，其读取方式也相同。

在ROM存储单元存储的状态为逻辑值1时，NMOS晶体管MROM4的源极连接至对地电压VSS，漏极浮空，栅极连接至字线WL，若字线WL被选中，则可通过位线BL上的电压读取NMOS晶体管MROM4的存储逻辑值1。若位线BL上的电压在读取时维持高电压，则可判断存储于ROM存储单元的逻辑值为1。

但是，现在技术的上述ROM存储单元都仅能存储一个比特的存储信息，存储密度很低，无法进一步减小存储器的芯片面积。

发明内容

本发明技术方案所解决的技术问题为，如何提高ROM存储单元的存储密度。

为了解决上述技术问题，本发明技术方案提供了一种ROM存储单元，至少包括第一PMOS晶体管；所述第一PMOS晶体管为CG-FinFET晶体管，所述第一NMOS晶体管的栅极连接至第一字线，漏极连接至第一位线，源极连接至电源电压。

为了解决上述技术问题，本发明技术方案还提供了一种ROM存储单元，至少包括第二PMOS晶体管；所述第二PMOS晶体管为CG-FinFET晶体管，所述第二NMOS晶体管的栅极及源极连接至电源电压，漏极连接至第二位线；或者，所述第二PMOS晶体管为IG-FinFET晶体管，所述第二PMOS晶体管的第一栅极、第二栅极及源极连接至电源电压，漏极连接至第二位线。

为了解决上述技术问题，本发明技术方案还提供了一种ROM存储单元，至少包括第三PMOS晶体管；所述第三PMOS晶体管为IG-FinFET晶体管；所述第三PMOS晶体管的第一栅极及第二栅极连接至第二字线，漏极连接至第三位线，源极连接至电源电压。

为了解决上述技术问题，本发明技术方案还提供了一种ROM存储单元，至少包括第四PMOS晶体管；所述第四PMOS晶体管为IG-FinFET晶体管；所述第四PMOS晶体管的第一栅极连接至第三字线，第二栅极及源极连接至电源电压，漏极连接至第四位线。

可选的，所述第四PMOS晶体管包括第一类第四PMOS晶体管及第二类第四PMOS晶体管，所述第四PMOS晶体管的第一栅极的沟道驱动能力大于所述第二类第四PMOS晶体管的第一栅极的沟道驱动能力。

为了解决上述技术问题，本发明技术方案还提供了一种ROM存储阵列，至少包括如上所述的存储单元中的任意两种存储单元，所述存储单元按照行和列排布；其中，同行的存储单元共用一条字线，同列的存储单元共用一条位线。

为了解决上述技术问题，本发明技术方案还提供了一种ROM存储阵列，至少包括如上所述的存储单元中的任意三种存储单元，所述存储单元按照行和列排布；其中，同行的存储单元共用一条字线，同列的存储单元共用一条位线。

为了解决上述技术问题，本发明技术方案还提供了一种ROM存储阵列，至少包括如上所述的存储单元，所述存储单元按照行和列排布；其中，同行的存储单元共用一条字线，同列的存储单元共用一条位线。

可选的，所述第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管及第四PMOS晶体管的尺寸相同。

可选的，所述第一存储单元的存储信息为“00”，所述第二存储单元的存储信息为“11”，所述第三存储单元的存储信息为“01”，所述第四存储单元的存储信息为“10”。

为了解决上述技术问题，本发明技术方案还提供了一种ROM存储器，包括：如上所述的存储阵列。

为了解决上述技术问题，本发明技术方案还提供了一种对如上所述ROM存储单元的读取方法，包括：

打开所述第一字线；

通过所述第一位线读取该存储单元的存储信息。

为了解决上述技术问题，本发明技术方案还提供了一种对如上所述ROM存储单元的读取方法，包括：

通过所述第二位线读取该存储单元的存储信息。

为了解决上述技术问题，本发明技术方案还提供了一种对如上所述ROM存储单元的读取方法，包括：

打开所述第二字线；

通过所述第三位线读取该存储单元的存储信息。

为了解决上述技术问题，本发明技术方案还提供了一种对如上所述ROM存储单元的读取方法，包括：

打开所述第三字线；

通过所述第四位线读取该存储单元的存储信息。

为了解决上述技术问题，本发明技术方案还提供了一种对如上所述ROM存储阵列的读取方法，包括：

打开所述字线；

通过对应存储单元的位线读取对应存储单元的存储信息。

可选的，所述第一存储单元、第二存储单元、第三存储单元及第四存储单元的存储信息是通过读取其位线电流/电压并相互比较其位线电流值/电压变化速率得到的。

可选的，所述通过对应存储单元的位线读取对应存储单元的存储信息包括：同时读取所述第一存储单元、第二存储单元、第三存储单元及第四存储单元的位线电流/电压。

可选的，对应所述存储单元的位线电流值/电压变化速率，一次可读取到两比特的存储信息。

本发明技术方案的有益效果至少包括：

本发明技术方案的ROM存储单元使用了FinFET晶体管存储逻辑状态，基于FinFET晶体管的沟道控制能力可变，其驱动电流可产生不同变化，至少相较于现有技术的ROM存储单元，其可存储更多的存储信息，能够提高ROM存储单元的存储密度。

本发明技术方案的ROM存储单元构成多种FinFET晶体管的组合形式，其中，由于FinFET晶体管的沟道控制能力不同于现有技术的ROM存储单元中的MOS晶体管，因此，其可以与MOS晶体管结合构成多种状态的数据存储形式。而基于FinFET晶体管的沟道控制能力的不同，FinFET晶体管之间也可构成多种状态的数据存储形式。

本发明技术方案的ROM存储单元还可以包括四种具有不同FinFET晶体管的沟道控制能力的FinFET晶体管，利用FinFET晶体管驱动电流的区别及栅极不同的连接方式，每个FinFET晶体管能够存储两个比特的逻辑数据，其可分别表示00、01、10、11四种逻辑数据，因此具有更高的信息存储密度，还可进一步有效地减小ROM存储器芯片面积。

本发明技术方案的ROM存储单元还具有电路简单、易于实施的特点。

附图说明

图1为现有技术的一种ROM存储单元的结构示意图；

图2为现有技术的一种字线编程的ROM存储单元的结构示意图；

图3为现有技术的一种位线编程的ROM存储单元的结构示意图；

图4为FinFET晶体管的CMOS工艺与传统平面CMOS工艺的立体示意图；

图5为CG-FinFET晶体管的截面示意图；

图6为IG-FinFET晶体管的截面示意图；

图7为本发明技术方案提供的一种ROM存储单元的结构示意图；

图8为本发明技术方案提供的另一种ROM存储单元的结构示意图；

图9为本发明技术方案提供的又一种ROM存储单元的结构示意图；

图10为适用于本发明技术方案的其他ROM存储单元的结构示意图。

具体实施方式

为了使本发明的目的、特征和效果能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的方式来实施，因此本发明不受下面公开的具体实施例的限制。

参考现有技术的ROM存储单元，其组成单位是MOS晶体管，这种MOS晶体管的沟道控制能力是单一的，因此，如图2或图3所示的存储单元，无论是字线编程还是位线编程，其仅能通过开启MOS晶体管和关闭MOS晶体管来存储逻辑状态，故而单位存储信息量有限，无法进一步减小存储器的芯片面积。

解决上述技术问题的关键可以从构成ROM存储单元的晶体管入手，若可以变化晶体管的沟道控制能力，便可实现单位存储信息量的提升。

FinFET晶体管(或tri-gate晶体管)的CMOS工艺与传统平面CMOS工艺的区别可由图4的立体示意图说明：

传统的MOS晶体管a为平面MOS晶体管，其控制源漏电流的阀门仅能在一侧被控制。而在FinFET晶体管中，鳍式阀门的三侧可被控制。

CG-FinFET晶体管的截面可参考图5，CGfinfet晶体管的栅极由鳍式阀门纵向两侧的栅极部分Gatea及Gateb、鳍式阀门横向一侧的栅极部分Gatec构成，且栅极部分Gatea、Gateb及Gatec形成一个栅极。

在FinFET工艺中，栅极部分Gatec可以通过特殊的工艺步骤去除掉，使栅极部分Gatea、Gateb割裂，从而使FinFET晶体管具有两个栅极，此时可形成IG-FinFET晶体管。IG-FinFET晶体管的截面可参考图6，CGfinfet晶体管的栅极由鳍式阀门纵向两侧的栅极GateA及栅极GateB构成。IG-FinFET晶体管相较于CG-FinFET晶体管发生了改变：去除栅极部分Gatec后的IG-FinFET晶体管由两个分离的栅极GateA和栅极GateB独立控制，从而形成双栅MOS晶体管。

以下对CG-FinFET晶体管及IG-FinFET晶体管的沟道驱动能力做分析：

结合图5及图6，由于CG-FinFET晶体管具有一个栅极(由栅极部分Gatea、Gateb及Gatec构成)及鳍式阀门，栅极导通时，其电流驱动能力最大。而IG-FinFET晶体管具有两个独立栅极及鳍式阀门，其鳍式阀门相较于CG-FinFET晶体管的鳍式阀门缺少一侧导通，因此，在IG-FinFET晶体管的两个独立栅极都导通时，全开启状态的CG-FinFET晶体管的电流驱动能力弱于CG-FinFET晶体管。另外，仅一侧独立栅极导通，而另一侧独立栅极闭合时，半开启状态的CG-FinFET晶体管的电流驱动能力弱全开启状态的CG-FinFET晶体管。当然，当CG-FinFET晶体管的栅极闭合，IG-FinFET晶体管的独立栅极均闭合时，全闭合状态的FinFET晶体管没有电流驱动能力。

本发明方案提供了以下ROM存储单元，其利用CG-FinFET晶体管及IG-FinFET晶体管栅极不同控制状态下不同电流驱动能力，实现了高存储密度。如图7所示：

ROM存储单元c1使用第一PMOS晶体管MROP1实现逻辑存储状态“00”，第一PMOS晶体管MROP1为CG-FinFET晶体管，其栅极连接至字线WL1，漏极连接至位线BL1，源极连接至电源电压VDD。

在读操作时，对字线WL1施加低电平(比如对地电平)，所述字线WL1被选中，并对位线BL1施加低电平，可通过位线BL1上的电压变化或位线BL1输出的电流大小读取到该ROM存储单元c1存储的信息。若位线BL1上的电压在读取时经过时间TA被上拉至电源电压VDD，或位线BL1上流出的电流值为第一电流，则可判断存储于ROM存储单元c1的逻辑值为“00”。

ROM存储单元c2使用第二PMOS晶体管MROP2实现逻辑存储状态“01”，第二PMOS晶体管MROP2为IG-FinFET晶体管，其第一栅极及第二栅极都连接至字线WL2，漏极连接至位线BL2，源极连接至电源电压VDD。

在读操作时，对字线WL2施加低电平，所述字线WL2被选中，并对位线BL2施加低电平，可通过位线BL2上的电压变化或位线BL2输出的电流大小读取到ROM存储单元c2存储的信息。若位线BL2上的电压在读取时经过时间TB被上拉至电源电压VDD，或位线BL2上流出的电流值为第二电流，则可判断存储于ROM存储单元c2的逻辑值为“01”。

由于第二PMOS晶体管MROP2的晶体管尺寸与第一PMOS晶体管MROP1的晶体管尺寸相同，因此，在读操作时，第二PMOS晶体管MROP2第一栅极及第二栅极全开启状态时，其沟道驱动能力仍小于第一PMOS晶体管MROP1，由此可知时间TB大于TA，第二电流小于第一电流。基于第一PMOS晶体管MROP1及第二PMOS晶体管MROP2沟道驱动能力的不同，实现上述逻辑状态的识别与读取。

继续参考图7，ROM存储单元c3使用第三PMOS晶体管MROP3实现逻辑存储状态“10”，第三PMOS晶体管MROP3为IG-FinFET晶体管，其第一栅极连接至字线WL3，漏极连接至位线BL3，第二栅极及源极连接至电源电压VDD。

在读操作时，对字线WL3施加低电平，所述字线WL3被选中，并对位线BL3施加低电平，可通过位线BL3上的电压变化或位线BL3输出的电流大小读取到ROM存储单元c3存储的信息。若位线BL3上的电压在读取时经过时间TC被上拉至电源电压VDD，或位线BL3上流出的电流值为第三电流，则可判断存储于ROM存储单元c3的逻辑值为“10”。

由于第三PMOS晶体管MROP3的晶体管尺寸与第一PMOS晶体管MROP1的晶体管尺寸及第二PMOS晶体管MROP2的晶体管尺寸相同，因此，在读操作时，第三PMOS晶体管MROP3在第一栅极开启、第二栅极闭合的半开启状态，其沟道驱动能力小于第二PMOS晶体管MROP2，由此可知时间TC大于TB(TC当然大于TA)，第三电流小于第二电流(第三电流当然小于第一电流)。第三PMOS晶体管MROP3与第一PMOS晶体管MROP1及第二PMOS晶体管MROP2沟道驱动能力相异，可实现逻辑状态“10”的识别与读取。

继续参考图7，ROM存储单元c4使用第四PMOS晶体管MROP4实现逻辑存储状态“11”，第四PMOS晶体管MROP3为CG-FinFET晶体管，其漏极连接至位线BL4，栅极及源极连接至电源电压VDD。

类似的，在读操作时，对字线WL4施加低电平，所述字线WL4被选中，并对位线BL4施加低电平，可通过位线BL4上的电压变化或位线BL4输出的电流大小读取到ROM存储单元c4存储的信息。若位线BL4上的电压保持所述低电平，或位线BL4上流出的电流值为零，则可判断存储于ROM存储单元c4的逻辑值为“11”。

在ROM存储单元实现逻辑存储状态“11”时，也可以使用如图8的ROM存储单元c5实现，ROM存储单元c5使用第五PMOS晶体管，第五PMOS晶体管MROP5为IG-FinFET晶体管，其漏极连接至位线BL5，第一栅极、第二栅极及源极连接至电源电压VDD。ROM存储单元c5的读操作方式与ROM存储单元c4一致。

在本发明技术方案的其他实施例中，不论任何工艺，实现ROM存储单元的晶体管之间只要其具备不同的沟道控制能力，且根据ROM存储单元的存储方式及连接结构，能够在读取操作时产生至少四种不同的位线电流或位线电压变化，就可以提升ROM存储器的信息密度，从而减小ROM存储器的芯片面积。

以IG-FinFET晶体管为例，由于在FinFET工艺中，IG-FinFET晶体管的第一栅极及第二栅极可以具有不同的沟道控制能力，利用IG-FinFET晶体管栅极不同控制状态下不同的电流驱动能力也可以实现高存储密度。如图9所示：

ROM存储单元c6使用第六PMOS晶体管MROP6实现逻辑存储状态“00”，第六PMOS晶体管MROP6为IG-FinFET晶体管，其第一栅极及第二栅极连接至字线WL6，漏极连接至位线BL6，源极连接至电源电压VDD。

在读操作(对字线及位线操作同上，此处不再赘述)时，若位线BL6上的电压在读取时经过时间T1被上拉至电源电压VDD，或位线BL6上流出的电流值为第六电流，则可判断存储于ROM存储单元c6的逻辑值为“00”。

ROM存储单元c7使用第七PMOS晶体管MROP7实现逻辑存储状态“01”，第七PMOS晶体管MROP7为IG-FinFET晶体管，其第一栅极连接至字线WL7，漏极连接至位线BL7，第二栅极及源极连接至电源电压VDD。

在读操作时，若位线BL7上的电压在读取时经过时间T2被上拉至电源电压VDD，或位线BL7上流出的电流值为第七电流，则可判断存储于ROM存储单元c7的逻辑值为“01”。

继续参考图9，ROM存储单元c8使用第八PMOS晶体管MROP8实现逻辑存储状态“10”，第八PMOS晶体管MROP8为IG-FinFET晶体管，其第二栅极连接至字线WL8，漏极连接至位线BL8，第一栅极及源极连接至电源电压VDD。

在读操作时，若位线BL8上的电压在读取时经过时间T3被上拉至电源电压VDD，或位线BL8上流出的电流值为第八电流，则可判断存储于ROM存储单元c8的逻辑值为“10”。

ROM存储单元c9使用第九PMOS晶体管MROP9实现逻辑存储状态“11”，其连接结构及读取方式可以参考ROM存储单元c5。

需要说明的是，在图9的实施方式中，第七PMOS晶体管MROP7至第九PMOS晶体管MROP9的晶体管结构相同，且第一栅极的沟道驱动能力大于第二栅极的沟道驱动能力，因此，时间T1<T2<T3，第六电流大于第七电流，且第七电流大于第八电流，由此实现上述逻辑值的识别与读取。

基于晶体管栅极的不同沟道驱动能力，还可以有更多的实施情况以实现ROM存储阵列及ROM存储器，比如，使用如图10所示的存储单元与图7至图9中存储单元的组合，比如，在一种ROM存储器或存储阵列中，利用图10左边的ROM存储单元(由PMOS晶体管MROP10构成)表示逻辑“00”、利用ROM存储单元c7表示逻辑“01”、利用ROM存储单元c8表示逻辑“10”、利用图10右边的ROM存储单元(由PMOS晶体管MROP11构成)表示逻辑“11”。

另外，基于晶体管栅极的不同沟道驱动能力，对于ROM存储单元表示的逻辑状态可以是任意的。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种ROM存储单元，其特征在于，至少包括第一PMOS晶体管；所述第一PMOS晶体管为CG-FinFET晶体管，所述第一NMOS晶体管的栅极连接至第一字线，漏极连接至第一位线，源极连接至电源电压。

2.一种ROM存储单元，其特征在于，至少包括第二PMOS晶体管；所述第二PMOS晶体管为CG-FinFET晶体管，所述第二NMOS晶体管的栅极及源极连接至电源电压，漏极连接至第二位线；或者，所述第二PMOS晶体管为IG-FinFET晶体管，所述第二PMOS晶体管的第一栅极、第二栅极及源极连接至电源电压，漏极连接至第二位线。

3.一种ROM存储单元，其特征在于，至少包括第三PMOS晶体管；所述第三PMOS晶体管为IG-FinFET晶体管；所述第三PMOS晶体管的第一栅极及第二栅极连接至第二字线，漏极连接至第三位线，源极连接至电源电压。

4.一种ROM存储单元，其特征在于，至少包括第四PMOS晶体管；所述第四PMOS晶体管为IG-FinFET晶体管；所述第四PMOS晶体管的第一栅极连接至第三字线，第二栅极及源极连接至电源电压，漏极连接至第四位线。

5.如权利要求4所述的ROM存储单元，其特征在于，所述第四PMOS晶体管包括第一类第四PMOS晶体管及第二类第四PMOS晶体管，所述第四PMOS晶体管的第一栅极的沟道驱动能力大于所述第二类第四PMOS晶体管的第一栅极的沟道驱动能力。

6.一种ROM存储阵列，其特征在于，至少包括如权利要求1所述的存储单元、如权利要求2所述的存储单元、如权利要求3所述的存储单元及如权利要求4所述的存储单元中的任意两种存储单元，所述存储单元按照行和列排布；其中，同行的存储单元共用一条字线，同列的存储单元共用一条位线。

7.一种ROM存储阵列，其特征在于，至少包括如权利要求1所述的存储单元、如权利要求2所述的存储单元、如权利要求3所述的存储单元及如权利要求4所述的存储单元中的任意三种存储单元，所述存储单元按照行和列排布；其中，同行的存储单元共用一条字线，同列的存储单元共用一条位线。

8.一种ROM存储阵列，其特征在于，包括如权利要求1所述的第一存储单元、如权利要求2所述的第二存储单元、如权利要求3所述的第三存储单元及如权利要求4所述的第四存储单元，所述存储单元按照行和列排布；其中，同行的存储单元共用一条字线，同列的存储单元共用一条位线。

9.如权利要求8所述的ROM存储阵列，其特征在于，所述第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管及第四PMOS晶体管的尺寸相同。

10.如权利要求7所述的ROM存储阵列，其特征在于，所述第一存储单元的存储信息为“00”，所述第二存储单元的存储信息为“11”，所述第三存储单元的存储信息为“01”，所述第四存储单元的存储信息为“10”。

11.一种ROM存储器，其特征在于，包括：权利要求6至10任一项所述的存储阵列。

12.一种对如权利要求1所述ROM存储单元的读取方法，其特征在于，包括：

打开所述第一字线；

通过所述第一位线读取该存储单元的存储信息。

13.一种对如权利要求2所述ROM存储单元的读取方法，其特征在于，包括：通过所述第二位线读取该存储单元的存储信息。

14.一种对如权利要求3所述ROM存储单元的读取方法，其特征在于，包括：

打开所述第二字线；

通过所述第三位线读取该存储单元的存储信息。

15.一种对如权利要求4所述ROM存储单元的读取方法，其特征在于，包括：

打开所述第三字线；

通过所述第四位线读取该存储单元的存储信息。

16.一种对如权利要求8至10任一项所述ROM存储阵列的读取方法，其特征在于，包括：

打开所述字线；

通过对应存储单元的位线读取对应存储单元的存储信息。

17.如权利要求16所述的读取方法，其特征在于，所述第一存储单元、第二存储单元、第三存储单元及第四存储单元的存储信息是通过读取其位线电流/电压并相互比较其位线电流值/电压变化速率得到的。

18.如权利要求16所述的读取方法，其特征在于，所述通过对应存储单元的位线读取对应存储单元的存储信息包括：同时读取所述第一存储单元、第二存储单元、第三存储单元及第四存储单元的位线电流/电压。

19.如权利要求17所述的读取方法，其特征在于，对应所述存储单元的位线电流值/电压变化速率，一次可读取到两比特的存储信息。