CN204991153U - 存储器单元和非易失性存储器 - Google Patents

存储器单元和非易失性存储器 Download PDF

Info

Publication number
CN204991153U
CN204991153U CN201520565163.4U CN201520565163U CN204991153U CN 204991153 U CN204991153 U CN 204991153U CN 201520565163 U CN201520565163 U CN 201520565163U CN 204991153 U CN204991153 U CN 204991153U
Authority
CN
China
Prior art keywords
memory cell
transistor
floating grid
bit line
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
CN201520565163.4U
Other languages
English (en)
Inventor
F·拉罗萨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Application granted granted Critical
Publication of CN204991153U publication Critical patent/CN204991153U/zh
Withdrawn - After Issue legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开提供了存储器单元和非易失性存储器。一种非易失性存储器包括位线、包括第一类型的存储器单元的第一页可擦除扇区和包括第二类型的存储器单元的第二字可擦除或位可擦除扇区。第一类型的存储器单元包括单个浮置栅极晶体管，并且第二类型的存储器单元包括浮置栅极被电耦合的第一浮置栅极晶体管和第二浮置栅极晶体管，第二类型的存储器单元的第二浮置栅极晶体管使该存储器单元能够被单独地擦除。

Description

存储器单元和非易失性存储器
技术领域
本公开涉及非易失性存储器并且特别涉及存储器阵列和在美国申请2013/0228846中所描述的类型的存储器单元结构，该美国申请通过引用整体并入本文。
背景技术
作为提示，图1表示了这种存储器阵列结构MA0并示出了相应的排(rank)“i”和“i-1”的、此处属于该存储器阵列的两个相邻的物理页Pi、Pi-1的上述类型的存储器单元Mi,j、Mi-1,j、Mi,j+1、Mi-1,j+1。存储器单元Mi,j、Mi-1,j、Mi,j+1、Mi-1,j+1是经过位线BLj、BLj+1，字线WLi-1,i和控制栅极线CGLi、CGLi-1可读取访问的和可编程访问的。每个存储器单元都包括浮置栅极晶体管，分别是Ti,j、Ti-1,j、Ti,j+1、Ti-1,j+1。晶体管Ti,j、Ti-1,j的漏极端子D被连接至位线BLj并且晶体管Ti,j+1、Ti-1,j+1的漏极端子被连接至位线BLj+1。晶体管Ti,j、Ti,j+1的控制栅极CG被连接至控制栅极线CGLi并且浮置栅极晶体管Ti-1,j、Ti-1,j+1的控制栅极CG被连接至控制栅极线CGLi-1。
此外，每个浮置栅极晶体管的Ti,j、Ti-1,j、Ti,j+1、Ti-1,j+1具有经过相应的选择晶体管ST耦合至源极线SL的其源极端子。存储器单元Mi,j和Mi-1,j的选择晶体管ST共享相同的控制栅极CSG并且两个存储器单元因此被称为“双胞胎”。类似地，存储器单元Mi,j+1和Mi-1,j+1是双胞胎存储器单元并且它们的选择晶体管ST具有公共控制栅极CSG。每个公共控制栅极优选地是嵌入在接收存储器阵列MA0的衬底中的垂直栅极，源极线SL也是嵌入式线。这些公共控制栅极CSG，或双胞胎存储器单元选择栅极，被连接至字线WLi-1,i。
这些存储器单元被沟道擦除或编程，即，通过将衬底置于正擦除电压或负编程电压，通过富勒-诺德海姆(FowlerNordheim)效应将电荷从其浮置栅极中提取或将电荷注入至其浮置栅极。
更具体地，存储器单元通过将施加至衬底的正电压与施加至它的浮置栅极晶体管的控制栅极的负电压结合而被擦除，而其双胞胎存储器单元的浮置栅极晶体管的控制栅极接收正的擦除禁止电压防止它被同时擦除(上述申请的图11)。
类似地，存储器单元通过将施加至该存储器单元的位线和衬底的负电压和施加至它的浮置栅极晶体管的控制栅极的正电压结合而被编程，而其双胞胎存储器单元的浮置栅极晶体管的控制栅极接收负的编程禁止电压防止它被同时编程(上述申请的图12)。
最后，存储器单元通过将正电压施加至它的浮置栅极晶体管的控制栅极，以及将正电压施加至对应的位线而被读取，而连接至相同的位线的双胞胎存储器单元在其控制栅极上接收负的读取禁止电压以防止它被同时读取(上述申请的图9)。
这种具有包括嵌入在衬底中的共享的垂直选择栅极的双胞胎存储器单元的存储器阵列提供具有小的占位面积(footprint)的优点。它们使用的沟道擦除方法很好地适合于生产页可擦除存储器阵列，但不那么适用于生产字可擦除存储器阵列。通过将在上述申请的图24中表示的字可擦除存储器阵列与在该申请的图23中表示的页可擦除存储器阵列进行比较，这就显现出来，前者比后者更为复杂。因此，对于成为字可擦除的存储器阵列，每个控制栅极线CGL，不是被连接至页的所有存储器单元，而是将被划分为多个控制栅极线，其中每个字一个控制栅极线。这使得字线和列译码器显著地复杂化，并且将涉及在每个页内提供各种电压开关来控制不同的字的控制栅极线。
因此，希望能够提供这种存储器阵列和存储器单元结构的改进，使之更适合于实现字擦除存储器，而且不引起该存储器阵列的控制单元的任何复杂化。
实用新型内容
本公开的一些实施例涉及在半导体衬底上的非易失性存储器，包括位线、第一类型的存储器单元和第二类型的存储器单元。每个第一类型的存储器单元只包括一个浮置栅极晶体管，浮置栅极晶体管包括电耦合至位线的漏极区域，并且每个第二类型的存储器单元包括第一浮置栅极晶体管和第二浮置栅极晶体管，第一浮置栅极晶体管包括电耦合至第一类型的存储器单元也电耦合至的第一位线的漏极区域，第二浮置栅极晶体管包括电耦合至第一类型的存储器单元也电耦合至的第二位线的漏极区域，并且其中：第一浮置栅极晶体管的浮置栅极被电耦合至第二浮置栅极晶体管的浮置栅极，并且第二浮置栅极晶体管包括经过隧道电介质层在其浮置栅极对面延伸的导电区域。
根据一个实施例，该存储器包括至少一个第一页可擦除或扇区可擦除的扇区和至少一个字可擦除或位可擦除的第二扇区，至少一个第一页可擦除或扇区可擦除的扇区包括第一类型的存储器单元，至少一个字可擦除或位可擦除的第二扇区包括第二类型的存储器单元。
根据一个实施例，第二类型的存储器单元的第二浮置栅极晶体管的导电区域是衬底的掺杂区域。
根据一个实施例，第一类型的存储器单元的每个浮置栅极晶体管和第二类型的存储器单元的至少每个第一浮置栅极晶体管具有经由选择晶体管电耦合至源极线的源极区域。
根据一个实施例，选择晶体管包括嵌入在衬底中的垂直控制栅极。
根据一个实施例，第一类型和第二类型的存储器单元被成对布置，每个存储器单元对包括公共的选择晶体管。
根据一个实施例，存储器被配置成，当擦除第二类型的存储器单元时，将擦除电压施加至存储器单元的第二浮置栅极晶体管耦合至的位线，以便经过该导电区域从第二浮置栅极晶体管的浮置栅极提取电荷。
根据一个实施例，存储器被配置成，当对第一类型的存储器单元进行编程时，将编程电压施加至该存储器单元的浮置栅极晶体管耦合至的位线，并且当对第二类型的存储器单元进行编程时，将编程电压施加至该存储器单元的第二浮置栅极晶体管耦合至的位线。
根据一个实施例，存储器被配置成经过存储器单元的浮置栅极晶体管耦合至的位线来读取第一类型的存储器单元，以及经过存储器单元的第一浮置栅极晶体管耦合至的位线来读取第二类型的存储器单元。
根据一个实施例，存储器包括含若干位线的位线列、与该列相关联以单独地读取耦合至该列的位线的存储器单元的读取电路、与该列相关联以对耦合至该列的位线的存储器单元进行编程的编程电路、与该列相关联以擦除耦合至该列的位线的第二类型的存储器单元的擦除电路、被配置成将存储器的该列的位线耦合至读取电路或编程电路并且将耦合至第二类型的存储器单元的第二浮置栅极晶体管的该列的位线耦合至擦除电路的列译码器。
根据一个实施例，列译码器被配置成：当读取第一类型的存储器单元时，将位线中的任何一个位线耦合至读取电路，并且当读取第二类型的存储器单元时，将耦合至存储器单元的第一浮置栅极晶体管的位线耦合至读取电路。
根据一个实施例，列译码器被配置成：当对第一类型的存储器单元进行编程时，将位线中的任何一个位线耦合至编程电路，当对第二类型的存储器单元进行编程时，将耦合至存储器单元的第二浮置栅极晶体管的位线耦合至编程电路，并且当擦除第二类型的存储器单元时，将耦合至存储器单元的第二浮置栅极晶体管的位线耦合至编程电路。
根据一个实施例，编程和擦除电路一起分组到擦除或编程块中，擦除或编程块通过列译码器耦合至列的所有位线，并且提供擦除电压或者编程电压。
根据一个实施例，列译码器被配置成接收列内的位线的地址、关于存储器单元所在的扇区的信息块以及关于施加至存储器单元的操作类型(即，读取、编程或擦除)的信息块。
根据一个实施例，第一扇区包括每个均包括N个二进制字的页，并且第二扇区包括每个均包括具有与第一扇区的字相同数目的位的N/2个字的页。
本公开的一些实施例涉及一种存储器单元，其包括：第一浮置栅极晶体管，包括浮置栅极、源极区域和漏极区域；以及第二浮置栅极晶体管，在电学上包括浮置栅极、源极区域和漏极区域。第一浮置栅极晶体管的浮置栅极被电耦合至第二浮置栅极晶体管的浮置栅极，并且第二浮置栅极晶体管包括隧道电介质层和永久导电区域，永久导电区域相对于第二浮置栅极晶体管的浮置栅极在隧道电介质层的相对侧上延伸，并且将第二浮置栅极晶体管的源极区域和漏极区域电连接至彼此。
根据一个实施例，每个第二类型的存储器单元的第二浮置栅极晶体管的导电区域是半导体衬底的掺杂区域。
根据一个实施例，存储器单元包括选择晶体管，其被配置成将第二类型的存储器单元的第一浮置栅极晶体管电耦合至源极线。
根据一个实施例，选择晶体管包括嵌入在半导体衬底中的垂直控制栅极。
附图说明
根据本公开的存储器阵列和存储器单元结构的一些实施例和制造方法以及根据本公开的用于读取和写入存储器单元的方法将联系着，但不限于，附图在下面进行描述，其中：
上述图1是常规的存储器阵列和存储器单元结构的布线图，
图2是根据本公开的存储器阵列和存储器单元结构的第一实施例的布线图，
图3是图2中的存储器单元的的截面，
图4是该存储器单元的另一截面，
图5示出了施加至图2中的存储器阵列以擦除存储器单元的电压，
图6是图5中的存储器单元的截面，并示出了施加至该存储器单元的电压，
图7是该存储器单元的另一截面，并示出了施加至该存储器单元的电压，
图8示出了施加至图2中的存储器阵列以通过富勒-诺德海姆效应来对该存储器单元进行编程的电压，
图9是图8中的存储器单元的截面并示出了施加至该存储器单元的电压，
图10是该存储器单元的另一截面并示出了施加至该存储器单元的电压，
图11示出了施加至图2中的存储器阵列以通过热电子注入对存储器单元进行编程的电压，
图12是图11中的存储器单元的截面并示出了施加至该存储器单元的电压，
图13示出了施加至图2中的存储器阵列以读取存储器单元的电压，
图14是图13中的存储器单元的截面并示出了施加至该存储器单元的电压，
图15至图24示出了用来制造图2至图4中示出的存储器单元的方法的步骤，
图25是包括图2中的存储器阵列的存储器的布线图，
图26是根据本公开的存储器阵列和存储器单元结构的第二实施例的布线图，
图27是包括图1中的存储器阵列和图2中的存储器阵列的页可擦除或字可擦除复合存储器的布线图。
具体实施方式
图2是根据本公开的两个存储器单元Ci,j、Ci-1,j和存储器阵列MA1的一个实施例的布线图，其源于图1中的存储器阵列和存储器单元结构的。
经由第一位线RBLj、第二位线EBLj、字线WLi-1,i和两个控制栅极线CGLi、CGLi-1，存储器单元是可读取访问、可编程访问和可擦除访问的。存储器单元Ci,j属于存储器阵列的物理页Pi并且存储器单元Ci-1,j属于相邻的页Pi-1。页Pi、Pi-1可以包括各种其他存储器单元并且该存储器阵列MA1可以包括各种其他页。
存储器单元Ci,j包括两个浮置栅极晶体管TRi,j、TEi,j，它们的浮置栅极FGr、FGe是互连的，浮置栅极晶体管TRi,j专门用于读取晶体管存储器单元并且浮置栅极晶体管TEi,j专门用于擦除存储器单元。根据一个实施例，浮置栅极FGr、FGe通过从相同的导电元件CFG制造两个浮置栅极而互连。
晶体管TRi,j具有连接至控制栅极线CGLi的控制栅极CGr、连接至位线RBLj的漏极端子D和连接至选择晶体管ST的漏极端子D的源极端子S，选择晶体管ST的源极端子S耦合至源极线SL。晶体管TEi,j具有连接至控制栅极线CGLi的控制栅极CGe、连接至位线EBLj的漏极端子D和连接至选择晶体管ST的漏极端子D的源极端子S，选择晶体管ST的源极端子S耦合至源极线SL。
存储器单元Ci-1,j具有与存储器单元Ci,j相同的结构，并且包括两个浮置栅极晶体管TRi-1,j、TEi-1,j，其浮置栅极FGr、FGe通过相同的导电元件CFG互连和/或形成。晶体管TRi-1,j具有连接至控制栅极线CGLi-1的控制栅极CGr、连接至位线RBLj的漏极端子D和连接至选择晶体管ST的漏极端子D的源极端子S，选择晶体管ST的源极端子S耦合至源极线SL。浮置栅极晶体管TEi-1,j具有连接至控制栅极线CGLi-1的控制栅极CGe、连接至位线EBLj的漏极端子D和连接至选择晶体管ST的漏极端子D的源极端子S，选择晶体管ST的源极端子S耦合至源极线SL。
与浮置栅极晶体管TRi,j、TRi-1,j相关联的选择晶体管ST具有连接至字线WLi-1,i的公共控制栅极CSG，其优选以嵌入在接收存储器阵列MA1的衬底中的垂直栅极的形式来制作。类似地，与浮置栅极晶体管TEi,j、TEi-1,j相关联的选择晶体管ST具有连接至字线WLi-1,i的公共嵌入式垂直控制栅极CSG。因此存储器单元Ci,j在结构上等同于图1中所示的存储器单元Mi,j、Mi,j+1的组合，存储器单元Mi,j、Mi,j+1的浮置栅极被电耦合。类似地，存储器单元Ci-1,j在结构上等同于图1中所示的存储器单元Mi-1,j、Mi-1,j+1的组合，存储器单元Mi-1,j、Mi-1,j+1的浮置栅极被电耦合。两个存储器单元可以因此被称为“二元”存储器单元。由于它们的选择晶体管ST具有成对的相同控制栅极，因此这些存储器单元也可以被称为“双胞胎”存储器单元。
然而，浮置栅极晶体管TEi,j与存储器单元Mi,j+1的浮置栅极晶体管Ti,j+1不同，差别在于它包括导电区域IS，导电区域IS在其中插入隧道电介质层的浮置栅极FGe的对面延伸，并且电耦合至其漏极端子D。类似地，浮置栅极晶体管TEi-1,j和存储器单元Mi-1,j+1的浮置栅极晶体管Ti-1,j+1不同，差别在于它包括导电区域IS，导电区域IS通过隧道电介质层在浮置栅极FGe的对面延伸，并且电耦合至其漏极端子D。
图3是晶体管TEi,j、TEi-1,j和它们的相应的选择晶体管ST的一个实施例的截面。浮置栅极晶体管在例如由硅制成的衬底PW上制作，形成半导体芯片WF的上部区域。最初芯片WF是晶片，在晶片上制作若干集成电路，然后晶片被切割成单独的芯片。
选择晶体管ST的源极线SL通过深掺杂区域n0形成，深掺杂区域n0在此形成用于整个存储器阵列的共同的源极平面。选择晶体管ST的公共控制栅极CSG由沉积在制作于衬底中的沟槽中的并且通过电介质层D0与衬底隔离的导电材料形成，例如多晶硅(多晶的硅)。根据垂直于图平面的轴，这个“导电沟槽”还形成字线WLi-1,i。
晶体管TEi,j、TEi-1,j的浮置栅极FGe被布置在沟槽CSG任一测上，并且通过隧道电介质层D1由衬底PW支撑。它们由例如由多晶硅制成的导电部分形成于此，导电部分向上延伸至晶体管TRi,j、TRi-1,j(未在该截面中示出，参考图4)以便还形成这些晶体管的浮置栅极。
晶体管TEi,j、TEi-1,j的控制栅极CGe通过介质层D2延伸至浮置栅极上方。它们由多晶硅导电带形成于此，根据垂直于图平面的轴，这些导电带还形成了栅极线CGLi、CGLi-1。
注入在栅极堆叠FG/CGe的任一侧上的掺杂区域n2和n3分别形成晶体管TEi,j、TEi-1,j的漏极(D)和源极(S)区域，区域n3还形成选择晶体管ST的漏极区域(D)。选择晶体管ST的源极区域(S)在此由层n0形成，选择晶体管的公共垂直栅极CSG在此向上延伸至区域n0。在一个备选实施例中，导电沟槽CSG的下端并未到达区域n0并且在沟槽和层n0之间注入深掺杂袋(pocket)以形成选择晶体管ST的源极区域。
晶体管TEi,j、TEi-1,j的栅极堆叠FG/CGe由电介质层D3覆盖，位线EBLj在电介质层D3之上延伸。接触C1穿过层D3以将位线EBLj电耦合至晶体管TEi,j、TEi-1,j的漏极区域n2(D)。晶体管TEi,j、TEi-1,j的导电区域IS是衬底的在此掺杂的区域n1，其在浮置栅极FG之下、在晶体管TEi,j、TEi-1,j的漏极区域n2和源极区域n3之间延伸，并且因此由隧道电介质层D1覆盖。电介质层D0、D1、D2和D3由例如二氧化硅SiO2制成。
图4是存储器单元Ci,j、Ci-1,j的浮置栅极晶体管TRi,j、TRi-1,j和它们的相应的选择晶体管ST的截面。这些晶体管的结构实质上与晶体管TEi,j、TEi-1,j的相同，并且将不再描述。这些晶体管的控制栅极CGe由形成控制栅极线CGLi、CGLi-1的多晶硅部分形成，并且它们的浮置栅极FG由与形成晶体管TEi,j、TEi-1,j的浮置栅极(图3)相同的多晶硅部分形成。它们的漏极区域n2(D)通过接触C1耦合至在电介质层D3之上延伸的位线RBLj。
晶体管TRi,j、TRi-1,j与晶体管TEi,j、TEi-1,j不同，差别在于它们没有在浮置栅极FG下延伸的导电区域。因此，当这些晶体管由合适栅极电压偏置时，导通沟道CH1或CH1′可以在漏极区域n2(D)和源极区域n3(S)之间形成。如果这些晶体管的公共垂直栅极CSG同时接收偏置电压，则垂直导通沟道CH2或CH2′也可以在选择晶体管ST的漏极区域n3(D)和源极区域(S)之间形成。更具体地，存储器单元Ci,j的选择晶体管ST的垂直沟道区域CH2在嵌入式垂直控制栅极CSG的第一面的对面延伸，并且存储器单元Ci-1,j的选择晶体管ST的垂直沟道区CH2′在嵌入式垂直控制栅极CSG的第二面的对面延伸，并且因此在存储器单元Ci,j的选择晶体管ST的沟道区CH2的对面延伸。
晶体管TRi,j、TRi-1,j也可以与晶体管TEi,j、TEi-1,j不同，相差它们的隧道电介质层D1的厚度，其可以与在晶体管TEi,j、TEi-1,j的浮置栅极下延伸的隧道电介质层不同，这个选择根据对存储器单元进行编程所选择的方法向本领域技术人员提供，即，借助于晶体管TEi,j、TEi-1,j通过富勒-诺德海姆效应或者借助于晶体管TRi,j、TRi-1,j通过热电子注入，这两个选项在下面进行描述。
不同于晶体管TRi,j、TRi-1,j，由于在它们的漏极区域n2和源极区域n3之间延伸的区域被掺杂区域n1短路的事实(图3)，晶体管TEi,j、TEi-1,j不能具有由施加给它们的电压控制的任何导通沟道CH1。因此，无论它们的栅极电压是多少，这些晶体管总是导通的，并且不能被用来读取存储器单元Ci,j、Ci-1,j。然而，在没有漏极-源极电流穿过它们(即，通过富勒-诺德海姆效应)的情况下，它们可以被用来擦除存储器单元。在没有漏极-源极电流穿过它们(即，还是通过富勒-诺德海姆效应)的情况下，它们还可以被用于对存储器单元进行编程，这将在下面看到。
作为结果，根据下面描述的制造方法的一个实施例，与晶体管TEi,j、TEi-1,j相关联的选择晶体管ST不被使用，并且出现在此仅仅为使存储器单元的制造流水化。当不制作无用晶体管涉及附加的掩膜和光刻步骤时，在所使用的晶体管组内制作无用的晶体管事实上可能更简单。由于，第一，当它们连接至的字线WLi-1,i接收正电压时，这些选择晶体管是导通的并且由于，第二，由于它们的区域IS所致浮置栅极晶体管TEi,j，TEi-1,j总是导通的，因此当设计存储器的控制单元时，应当确保对应的位线EBLj不能同时接收与0不同的电压。
简而言之，晶体管TEi,j可被用作用于通过富勒-诺德海姆效应擦除存储器单元Ci,j的晶体管，这涉及在不具有任何编程电流情况下的静态编程，而晶体管TRi,j可被用作用于读取存储器单元的晶体管。类似地，晶体管TEi-1,j可被用作用于通过富勒-诺德海姆效应擦除存储器单元Ci-1,j的晶体管并且晶体管TRi-1,j可被用作用于读取存储器单元的晶体管。位线RBLj可被用作用于读取存储器单元Ci,j或存储器单元Ci-1,j的位线并且位线EBLj可被用作用于擦除存储器单元Ci,j或存储器单元Ci-1,j的位线。
关于存储器单元Ci,j、Ci-1,j的编程，本公开的一些实施例提供两个方法供本领域技术人员选择，即，借助于擦除晶体管TEi,j或TEi-1,j通过富勒-诺德海姆效应的编程方法，或借助于读取晶体管TRi,j或TRi-1,j通过热电子注入的编程方法。
用于擦除、编程和读取存储器阵列MA1的单元的方法将在下面描述，作为示例假定存储器单元Ci,j将被擦除、编程和读取。
经由擦除晶体管TE i,j 通过富勒-诺德海姆效应擦除存储器单元
经由擦除晶体管TEi,j来擦除存储器单元Ci,j而不擦除存储器单元Ci-1,j的方法在作为描述的组成部分的附录的表1中描述。
图5和图6示出了这种擦除方法。图5是其中输入了表1中所包含的电压值的图2的布线图。图6是与图3相同的晶体管TEi,j、TEi-1,j的截面，其中输入了表1中所包含的电压值。
晶体管TEi,j的导电区域IS，通过该晶体管的接触C1和漏极区域n1(D)，被带到施加至位线EBLj的正电压EBLV，此处是6V。随着晶体管TEi,j的控制栅极CGe被带到负电压CGVi，此处是-8V，等于-14V的电压差dV(图6)出现在该控制栅极和导电区域IS之间，这使得电子通过富勒-诺德海姆效应从浮置栅极FGe中被提取，将晶体管TEi,j置于擦除状态。随着连接至浮置栅极晶体管TRi,j的位线RBLj处于高阻抗，在擦除该存储器单元的过程中该晶体管不起任何作用。然而，由于晶体管TRi,j的浮置栅极电耦合至晶体管TEi,j的浮置栅极，电荷的转移也使得擦除晶体管TRi,j，因此通过晶体管TEi,j擦除整个存储器单元Ci,j。
双胞胎存储器单元Ci-1,j的晶体管TEi-1,j的导电区域IS，通过该晶体管的接触C1和漏极区域n1(D)，也被带到施加至位线EBLj的正电压EBLV，此处是6V。随着晶体管TEi-1,j的控制栅极CGe被带到正电压CGVi-1，此处是3V，等于-3V的电压差dV在该控制栅极和导电区域IS之间出现，这不足以将电子从该晶体管的浮置栅极中提取。因此，双胞胎存储器单元Ci-1,j不被擦除。
因此，这种存储器阵列和存储器单元结构使得能够单独地擦除每个存储器单元，即，按位擦除。这种可能性允许无差别地制作可按位、按字或按页擦除的存储器，而不改变存储器阵列或其控制单元的一般结构。
图7是邻近存储器单元Ci,j、Ci-1,j的两个存储器单元Ci,j+1、Ci-1,j+1(未在图2或图5上表示)的两个晶体管TEi,j+1、TEi-1,j+1的截面。存储器单元Ci,j+1、Ci-1,j+1被连接至与存储器单元Ci,j、Ci-1,j相同的字线WLi-1,i，但是被连接至接收此处是0V的默认电压EBLV*的不同的位线EBLj+1。晶体管TEi,j+1、TEi-1,j+1将它们的控制栅极CGe连接至与晶体管TEi,j、TEi-1,j相同的控制栅极线CGLi、CGLi-1，并且因此接收相同的电压CGVi(此处是8V)和CGVi-1(此处是3V)。因此，晶体管TEi,j+1的控制栅极CGe和其导电区域IS之间的电压差dV等于-8V并且该晶体管经受擦除压力，即，低强度伪擦除。如果晶体管处于编程状态，并且在擦除耦合至控制栅极线CGLi、CGLi-1的其他存储器单元的很多周期之后，显著地改变其阈值电压并且因此引起其状态的损坏，并因此因此与编程状态相关联的数据位的损坏。
此外，晶体管TEi-1,j+1的控制栅极CGe和其导电区域IS之间的电压差dV是3V并且该晶体管并不经受擦除压力，控制栅极线CGLi-1被带到仅仅3V。类似地，施加至连接于其他字线WL的存储器单元(未在图上表示)的默认电压在这些存储器单元中不引起任何擦除压力。
最终，根据本公开的擦除方法不仅使得每个存储器单元能够被单独地擦除，而且限制对连接至相同的控制栅极线的存储器单元的擦除压力的出现，而各种其他已知的擦除方法，使得能够仅仅按字或者否则按页擦除，还引起对连接至其他字线的存储器单元的擦除压力。假定较小数目的存储器单元被刷新，通过本身已知的刷新存储器单元的方法，因此简化擦除压力的管理。例如，可以通过提供与字线相关联的擦除周期计数器，在对该字线的存储器单元进行编程N个周期之后决定发起用于刷新字线的存储器单元的序列。
经由擦除晶体管TE i,j 通过富勒-诺德海姆效应对存储器单元进行编程
经由擦除晶体管TEi,j对存储器单元Ci,j进行编程而不对存储器单元Ci-1,j进行编程的方法由附录中的表2描述。
图8和图9示出了该编程方法。图8是其中输入了包含在表2中的电压值的图2中的布线图。图9是与图3相同的晶体管TEi,j、TEi-1,j的截面，其中输入了包含在表2中的电压值。
晶体管TEi,j的导电区域IS，通过该晶体管的接触C1和漏极区域n1(D)，被带到施加至位线EBLj的正电压EBLV，此处是0V。随着晶体管TEi,j的控制栅极CGe被带到正电压CGVi，此处是14V，等于14V的正电压差dV(图9)在该控制栅极和导电区域IS之间出现，这使得电子通过富勒-诺德海姆效应被注入至浮置栅极FGe中，将晶体管TEi,j置于编程状态。由于连接至浮置栅极晶体管TRi,j的位线RBLj处于高阻抗，在对该存储器单元进行编程的过程中该晶体管不起任何作用。然而，由于晶体管TRi,j的浮置栅极电耦合至晶体管TEi,j的浮置栅极，电荷的转移还引起晶体管TRi,j的编程，因此整个存储器单元Ci,j经过晶体管TEi,j被编程。
双胞胎存储器单元Ci-1,j的晶体管TEi-1,j的导电区域IS，通过该晶体管的接触C1和漏极区域n1(D)，被带到施加至位线EBLj的电压EBLV，此处是0V。随着晶体管TEi-1,j的控制栅极CGe被带到正电压CGVi-1，此处是3V，等于3V的电压差dV在该控制栅极和导电区域IS之间出现，这不足以注入该晶体管的浮置栅极的电子。因此双胞胎存储器单元Ci-1,j不被编程。
图10是已经结合图7描述的邻近存储器单元Ci,j+1、Ci-1,j+1的晶体管TEi,j+1、TEi-1,j+1的截面，存储器单元Ci,j+1、Ci-1,j+1被连接至与存储器单元Ci,j、Ci-1,j相同的字线WLi-1,i但是被连接至接收此处是6V的默认电压EBLV*的邻近位线EBLj+1。晶体管TEi,j+1、TEi-1,j+1将它们的控制栅极CGe连接至与晶体管TEi,j、TEi-1,j相同的控制栅极线CGLi、CGLi-1并且因此接收相同的电压CGVi(此处是14V)和CGVi-1(此处是3V)。因此，晶体管TEi,j+1的控制栅极CGe和其导电区域IS之间的电压差dV等于8V并且该晶体管经受编程压力，即，低强度伪编程。
此外，晶体管TEi-1,j+1的控制栅极CGe和其导电区域IS之间的电压差dV是3V并且该晶体管不经受任何编程压力，控制栅极线CGLi-1被带到仅仅3V。类似地，施加至连接于其他字线WL的存储器单元(未在图上表示)的默认电压在这些存储器单元中不引起任何的编程压力。
最终，如同前面所描述的擦除方法，该编程方法只向连接至相同控制栅极线的存储器单元引起电压力，其影响可以通过上述类型的刷新方法抵消。
经由读取晶体管TR i,j 通过热电子注入对存储器单元进行编程
经由读取晶体管TRi,j对存储器单元Ci,j进行编程而不对存储器单元Ci-1,j进行编程的方法由附录中的表3描述。
图11和图12示出了这种编程方法。图11是图2中的布线图，其中输入了包含在表3中的电压值。图12是与图4相同的晶体管TEi,j、TEi-1,j的截面，其中输入了包含在表3中的电压值。
晶体管TRi,j在其控制栅极上接收正电压CGVi，此处是10V，并是处于导通状态，导通沟道CH1在栅极堆叠FG/CGr下的衬底PW中出现。与晶体管TRi,j相关联的选择晶体管ST在其嵌入式垂直栅极CSG上接收正选择电压SV，此处是1至2V，并且处于导通状态，垂直导通沟道CH2在栅极CSG对面出现。随着位线RBLj被带到正电压RBLV，此处是4V，并且源极线SL被耦合至地(0V)，电流从该位线经过晶体管TRi,j和对应的选择晶体管ST传送至该源极线。该电流对应于在图12上示出的在与电流方向相反的方向上的电子流动HE。该电子流动包括绕开掺杂区域n3(“冷”区域)的高动能电子(热电子)。这些电子中的一些电子在注入点HI处被注入至浮置栅极中，引起晶体管TRi,j的编程，以及在这里的编程过程中不起任何作用的擦除晶体管TEi,j的编程。然而，双胞胎单元的晶体管TRi-1,j接收等于0V的电压CGVi-1，使得它和该存储器阵列的只接收零电压的其他读取晶体管中的任何读取晶体管不经受任何伪编程过程。
经由读取晶体管TR i,j 读取存储器单元
一种用于经由读取晶体管TRi,j来读取存储器单元Ci,j的方法由附录中的表4描述。
图13和图14示出了该读取方法。图13是图2中的布线图，其中输入了包含在表4中的电压值。图14是与图4相同的晶体管TEi,j、TEi-1,j的截面，其中输入了包含在表4中的电压值。
晶体管TRi,j接收低于编程晶体管的阈值电压但高于擦除晶体管的阈值电压的正电压CGVi，此处是2V至3V。如果晶体管TRi,j处于擦除状态，即，如果它具有低于电压CGVi的阈值电压Vt，则导通沟道CH1在栅极堆叠FG/CGr下的衬底PW中出现。与晶体管TRi,j相关联的选择晶体管ST在其嵌入式垂直栅极CSG上接收正选择电压SV(此处是3V)并且处于导通状态，垂直导通沟道CH2在嵌入式栅极CSG的对面出现。随着位线RBLj被带到正电压RBLV(此处是1V)并且源极线SL被耦合至地(0V)，从位线流向源极线的读取电流Ir穿过晶体管TRi,j。然而，如果晶体管TRi,j处于编程状态，即，如果它具有高于电压CGVi的阈值电压，则该电流Ir为0。连接至位线RBLj的电流放大器(未表示)使得能够检测电流Ir的存在与否，并且因此推断晶体管的擦除状态或编程状态，擦除状态或编程状态根据习惯被分配逻辑值0或1。
双胞胎存储器单元的晶体管TRi-1,j接收负电压CGVi-1，此处是-2V。如果处于擦除状态，该晶体管可以具有接近0的阈值电压。负栅极控制电压的施加确保它保持在关闭状态。实际上，由于该晶体管与被读取的晶体管TRi,j连接至相同的位线RBLj，使其导通可以破坏晶体管TRi,j的读取。
图15至图22示出了一种用于制造上面所描述的存储器单元Ci,j、Ci-1,j的方法的步骤。图15示出了在衬底PW中形成STI类型(“浅沟槽隔离”)的三个隔离沟槽STI0、ST1、ST2的预备步骤，三个沟槽限定其中将制作存储器单元的衬底的两个带S1、S2的界限。在该步骤之前，存在在衬底中注入形成源极平面(未在图上示出)的嵌入式层n0的步骤或者注入若干源极线的步骤。如果提供通过热电子注入擦除存储器单元，则源极平面一般优选于多个源极线。
在图16上示出的步骤期间，通过刻蚀衬底、沉积电介质层D0(未示出)和沉积多晶硅层P0并且刻蚀后者，形成横断带S1、S2的导电沟槽。沟槽意在形成字线WLi-1,i和存储器单元的选择晶体管ST的嵌入式垂直控制栅极两者。
在图17上示出的步骤期间，衬底的带S2通过注入N型掺杂剂被掺杂，衬底的带S1在该操作中被掩膜。该步骤使得制作将在擦除晶体管TEi,j、TEi-1,j的浮置栅极下延伸的导电区域IS成为可能。
在图18上示出的步骤期间，上面描述的隧道电介质层D1被沉积在衬底PW上，然后意在形成浮置栅极的多晶硅带P1被沉积在衬底的带S1和S2上。
在图19上示出的步骤期间，电介质层D2被沉积在衬底PW上，然后多晶硅层P2被沉积在层D2上。然后，层P2与层D2以及层P1被刻蚀以形成控制栅极线CGLi、CGLi-1，以及在后者之下形成源于同时刻蚀层P1的公共浮置栅极CFG。
在图20上示出的步骤期间，衬底的带S1、S2通过与控制栅极线CGLi、CGLi-1和字线WLi-1,i自对准地注入掺杂剂而被掺杂，衬底的带S2因此被第二次掺杂。该步骤生成晶体管TRi,j、TRi-1,j、TEi,j、TEi-1,j的源极区域S和漏极区域D，以及选择晶体管ST的漏极区域。
在图21上示出的步骤期间，电介质层D3被沉积在衬底上，并且孔被制作在层D3中，并且然后被彻底电镀以形成接触C1。接触C1延伸至晶体管TRi,j、TRi-1,j的漏极区域D上方和晶体管TEi,j、TEi-1,j的漏极区域D上方的其他部分上方。
在图22上示出的步骤期间，金属层M1(“金属1”)被沉积在衬底上，并且然后被刻蚀以获得形成位线RBLj和EBLj的两个导电带，前者被布置在晶体管TRi,j、TRi-1,j的漏极区域D上方制作的接触C1上并且后者被布置在晶体管TEi,j、TEi-1,j的漏极区域D上方制作的接触上。
图23与图22相同并且示出了由每个存储器单元Ci,j、Ci-1,j占据的宽度为W和长度为L的表面区域，该组件形成存储器阵列的包含两个双胞胎二元单元的“基本块”20，它的重复使得能够根据将要被设计的目标应用选择可变大小的存储器阵列MA1。由于在这种情况下接触C1由在存储器单元Ci,j、Ci-1,j上方和下方(“上方”和“下方”意指与图中的平面的关系)制作的未被表示的存储器单元共享，由接触C1占据的表面区域中只有一半被认为是“基本块”20的一部分。
虽然这些存储器单元Ci,j、Ci-1,j具有图1上示出的表面区域两倍的表面区域，但是本领域技术人员将注意到它们占据的半导体表面区域与具有不共享的平面型选择晶体管的常规存储器单元所占据的表面区域几乎没有差别，这是由于嵌入式垂直选择栅极显著地减少它们的表面区域的事实并且更由于它们是共享的事实。
此外，根据本公开的一个实施例，根据本公开的存储器阵列可以包括形成页可擦除大容量存储器的、从如图1所描述的存储器单元制作的第一存储区域和形成位或字可擦除数据存储器的、从根据本公开的存储器单元制作的第二存储器区域，第二存储器区域提供比大容量存储器更细的擦除粒度并且更适于某些应用。
图24是根据在图23上示出的并且垂直于图3和4的截面平面的截面平面AA′的存储器单元Ci,j的截面，一起示出了晶体管TRi,j、TEi,j和它们的公共浮置栅极FGT。该图还示出了可以通过减少分隔晶体管TRi,j、TEi,j的中央隔离沟槽STI0的宽度来进一步地减少存储器单元的宽度W，由于晶体管TRi,j、TEi,j是电耦合的，该隔离沟槽不需要具有通常针对分隔邻近存储器单元的沟槽STI1、STI2所选择的隔离宽度。
图25是包括根据本公开的存储器阵列MA1的存储器MEM1的布线图，图25仅表示了单元Ci,j、Ci-1,j。该存储器包括控制电路CCT1、字线译码器RD1、列译码器CD1、与在存储器中将要被读取的字DTR(例如8位字B0-B7)的位数一样多的读出放大器SA和擦除或编程锁存器EPLT。
如果选择的编程方法是上面描述的通过热电子注入的编程方法，则锁存器EPLT和列译码器CD1被配置成根据在存储器中将被写入或被擦除的字DTW(例如8位字B0-B7)的位的值，将编程电压施加至位线RBLj或者将擦除电压施加至位线EBLj。
如果选择的编程方法是上面描述的通过富勒-诺德海姆效应的编程方法，则锁存器EPLT和列译码器CD1被配置成根据在存储器中将被写入或被擦除的字DTW(例如8位字B0-B7)的位的值，将编程电压或擦除电压施加至位线EBL。
字线译码器RD1根据字的最高有效地址A(n-1)-A(x)或线地址控制施加至控制栅极线CGLi、CGLi-1以及至字线WLi-1,i的电压。译码器CD1与锁存器EPLT相结合根据字的最低有效的地址A(x-1)-A(0)或列地址控制施加至位线RBLj、EBLj的电压，线地址和列地址一起形成在存储器阵列中将被读取或写入的字的地址A(n-1)-A0。该存储器因此结构上是位可擦除的，但是至于提供给最终用户的擦除功能可以被配置成仅字可擦除的。
在读取模式下，译码器CD1将读出放大器SA耦合至与将被读取的存储器单元耦合的位线RBLj，并且读出放大器提供字DTR。
电路CCT1包括例如中央单元CPU、电压发生器VGEN以及地址和数据寄存器REG。它执行读取或写入指令，控制译码器、锁存器、读出放大器，提供读取或写入操作(擦除和编程)所需的电压，向译码器提供最高有效和最低有效的地址，并且如果必要执行用于刷新存储器单元的程序。
虽然刚才描述的改进最初被设计为应用于在图1中所表示的类型的存储器单元结构，但是本领域技术人员将要理解这种改进的一些实施例可以应用于其他类型的存储器单元。
作为示例，图26表示应用于不具有任何选择晶体管的存储器单元的这种改进的一个实施例。所表示的存储器阵列MA1′包括存储器单元Ci,j、Ci-1,j，每个存储器单元分别包括与上面描述的那些相同的结构的浮置栅极晶体管TRi,j、TRi-1,j和浮置栅极晶体管TEi,j、TEi-1,j。晶体管TRi,j具有连接至位线RBLj的漏极端子、连接至字线WLi的控制栅极CGr和直接连接至源极线SL的源极端子。晶体管TEi,j包括连接至位线EBLj的漏极端子、连接至字线WLi的控制栅极CGr和未连接的源极端子。如上，晶体管TRi,j的浮置栅极FGr被电耦合至晶体管TEi,j的浮置栅极FGe并且后者包括与其浮置栅极相对的导电区域IS，使得能够擦除该存储器单元。存储器单元Ci-1,j具有相同的结构并且通过将下标i替换为下标i-1上面的描述也适用。
例如通过在图26中的实施例中或在图2中的实施例中去除晶体管TEi,j、TEi-1,j的源极端子，或者通过在图2中的实施例中去除与晶体管TEi,j、TEi-1,j相关联的选择晶体管ST，可以提供其他备选例。
图27表示根据本公开的复合存储器MEM2的一个实施例，包括：
-扇区S0，接收上面结合图1所描述的类型的存储器阵列MA0以及
-扇区S1，接收上面结合图2所描述的类型的存储器阵列MA1。
两个存储器阵列优选地被制作在两个不同的阱中，例如P阱，以便能够将不同的电势施加至他们的相应的衬底。
扇区S0的存储器单元通过将衬底置于使电荷从存储器单元的浮置栅极提取的正擦除电压、以美国申请2013/0228846中所描述的方式被沟道擦除。扇区S0可以被配置成页可擦除的或扇区可擦除的；在后者的情况下，扇区S0的所有存储器单元在同一时间被擦除。此外，扇区S0的存储器单元可以被沟道编程，即，通过如在上述申请中所描述的富勒-诺德海姆效应，或者经过位线通过热电子注入被编程。该第二选项已经在这里所描述的实施例中被选择。
扇区S1的存储器单元以上面所描述的方式经过擦除位线EBL被擦除。又如上面所描述的，它们可以通过富勒-诺德海姆效应经过擦除位线被编程，或者通过热电子注入经过读取位线RBL被编程。该第二选项已经在这里所描述的实施例中被选择。
扇区S0因此是页或扇区可擦除的扇区，而扇区S1是位可擦除的扇区。然而至于提供给最终用户的擦除功能，扇区S1可以被配置成仅字可擦除的。
为了绘图的简单起见，在存储器阵列MA0中上面所描述的双胞胎存储器单元中只有两对Mi,j、Mi-1,j和Mi,j+1、Mi-1,j+1被分别示出，在这里属于两个邻近的物理页Pi、Pi-1。存储器单元Mi,j、Mi-1,j、Mi,j+1、Mi-1,j+1被耦合至位线BLj、BLj+1、字线WLi-1,i和控制栅极线CGLi、CGLi-1。每个存储器单元包括浮置栅极晶体管，分别是Ti,j、Ti-1,j、Ti,j+1、Ti-1,j+1。晶体管Ti,j、Ti-1,j的漏极端子D被连接至位线BLj并且晶体管Ti,j+1、Ti-1,j+1的漏极端子被连接至位线BLj+1。晶体管Ti,j、Ti,j+1的控制栅极CG被连接至控制栅极线CGLi并且浮置栅极晶体管Ti-1,j、Ti-1,j+1的控制栅极CG被连接至控制栅极线CGLi-1。每个浮置栅极晶体管Ti,j、Ti-1,j、Ti,j+1、Ti-1,j+1将其源极端子经过选择晶体管ST耦合至源极线SL。双胞胎存储器单元Mi,j、Mi-1,j和Mi,j+1、Mi-1,j+1的选择晶体管ST共享相同的控制栅极CSG，此处是嵌入在接收存储器阵列MA0的衬底中并且连接至字线WLi-1,i的垂直栅极。
同样地，在存储器阵列MA1中，只有与上面所描述的单元Ci,j、Ci-1,j相同结构的两个存储器单元Ci-n,j/2、Ci-n-1,j/2被示出。存储器单元Ci-n,j/2、Ci-n-1,j/2经过第一位线RBLj/2、第二位线EBLj/2、字线WLi-n-1,i-n和两个控制栅极线CGLi-n、CGLi-n-1是可读取的、可编程的和可擦除的。存储器单元Ci-n,j/2属于存储器阵列MA1的物理页Pi-n并且存储器单元Ci-n-1,j/2属于邻近页Pi-n-1。存储器单元Ci-n,j/2包括两个浮置栅极晶体管TRi-n,j/2、TEi-n,j/2，其浮置栅极FGr、FGe通过相同的导电元件CFG互连和/或形成。类似地，存储器单元Ci-n-1,j/2包括两个浮置栅极晶体管TRi-n-1,j/2、TEi-n-1,j/2，其浮置栅极FGr、FGe通过相同的导电元件CFG互连和/或形成。如上面所描述的，每个晶体管TEi-n,j/2、TEi-n-1,j/2包括在其中插入隧道电介质层的其浮置栅极FGe对面延伸的导电区域IS，区域IS被电耦合至其漏极端子D。
晶体管TRi-n,j/2具有连接至控制栅极线CGLi-n的控制栅极CGr、连接至位线RBLj/2的漏极端子D和连接至选择晶体管ST的漏极端子D的源极端子S，选择晶体管ST的源极端子S耦合至源极线SL。晶体管TEi-n,j/2具有连接至控制栅极线CGLi-n的控制栅极CGe、连接至位线EBLj/2的漏极端子D和连接至选择晶体管ST的漏极端子D的源极端子S，选择晶体管ST的源极端子S被耦合至源极线SL。晶体管TRi-n-1,j/2具有连接至控制栅极线CGLi-n-1的控制栅极CGr、连接至位线RBLj/2的漏极端子D和连接至选择晶体管ST的漏极端子D的源极端子S，选择晶体管ST的源极端子S被耦合至源极线SL。晶体管TEi-n-1,j/2具有连接至控制栅极线CGLi-n-1的控制栅极CGe、连接至位线EBLj/2的漏极端子D和连接至选择晶体管ST的漏极端子D的源极端子S，选择晶体管ST的源极端子S被耦合至源极线SL。与浮置栅极晶体管TRi-n,j/2、TRi-n-1,j/2相关联的选择晶体管ST具有连接至字线WLi-n-1,i-n的公共控制栅极CSG，此处是嵌入在接收存储器阵列MA1的衬底中的垂直栅极。类似地，与浮置栅极晶体管TEi-n,j/2、TEi-n-1,j/2相关联的选择晶体管ST具有连接至字线WLi-n-1,i-n的公共嵌入式垂直控制栅极CSG。
可以参考上面描述为晶体管TEi-n,j/2、TEi-n-1,j/2和它们的选择晶体管ST的一个实施例的截面的图3，后者与所表示的晶体管TEi,j、TEi-1,j、ST相同。类似地，可以参考上面描述为晶体管TRi-n,j/2、TRi-n-1,j/2和它们的选择晶体管ST的一个实施例的截面的图4，后者与表示为晶体管TRi,j、TRi-1,j、ST相同。
根据本公开的一个方面，使得复合存储器MEM2能够被外部环境看作单元存储器，即，可以使用相同的地址输入访问而不考虑目标是扇区S0还是S1，扇区S0和S1或其至少一部分共享相同的位线。因此，在所表示的实施例的示例中，形成存储器阵列MA0的位线BLj的导电线向上延伸至存储器阵列MA1，在该处其形成位线RBLj/2。类似地，形成存储器阵列MA0的位线BLj+1的导电线向上延伸至存储器阵列MA1，在该处其形成位线EBLj/2。
更一般地，通过由“j”指定由偶数形成的下标，该复合存储器结构导致可能使用排“j”(即，j＝0、2、4、8)的位线BLj来读取存储器阵列MA0的存储器单元或者通过热电子注入对存储器阵列MA0的存储器单元进行编程，以及使用它们，作为排j/2(即，j/2＝0、1、2、3、4…)的位线RBLj/2，来读取存储器阵列MA1的存储器单元或者通过热电子注入对存储器阵列MA1的存储器单元进行编程。
此外，奇数排“j+1”(即，j+1＝1、3、5、7)的位线BLj+1可以用于读取存储器阵列MA0的存储器单元或者通过热电子注入对存储器阵列MA0的存储器单元进行编程，并且可以用于，作为排j/2(即，j＝0、2、3、4…)的位线EBLj/2，通过富勒-诺德海姆效应擦除存储器阵列MA1的存储器单元。在一个备选实施例中，根据上面所描述的方法，这些位线也可以用于通过富勒-诺德海姆效应对存储器阵列MA1的存储器单元进行编程。
由于存储器单元Ci-n,j/2、Ci-n-1,j/2均耦合至两个位线RBL、EBL，因此，可以由存储器阵列MA1的页Pi-n、Pi-n-1存储的位的数目等于可以由存储器阵列MA0的页Pi、Pi-1存储的位的数目的一半，因为相同数目的位线穿过两个存储器阵列MA0、MA1。更具体地，由于扇区中的每个扇区中的相同的字大小，如果第一扇区S0的页中的每个页包括每个N1位的N2个字，则第二扇区S1的页包括每个N1位的N2/2个字。
通过把接收由存储器存储的相同排的二进制字的位的所有存储器单元按列一起分组，存储器MEM2的复合存储器阵列的结构也可以以与闪存相同的方式组织。例如，如图27所示，复合存储器阵列被组织成N1个列，COLk的排为k，k是对应于每个字的位的数目(例如对于8位的字，k＝0至7)的范围从0至N1-1的列下标。每列COLk包括N2个位线BLj、BLj+1(则j是从0变化至N2-2的下标并且j+1是从1变化至N2-1的下标)，N2对应于每页的字的数目。在存储器阵列MA0中，每个位线BLj或BLj+1被耦合至包含相同排的位的排j或j+1的存储器单元。在存储器阵列MA1中，位线BLj、BLj+1的每对，形成位线RBLj/2、EBLj/2的对，被耦合至包含相同排的位的排j的存储器单元。然后，存储器阵列MA0的每页可以接收每个N1位的N2个页可擦除的字，并且存储器阵列MA1的每页可以接收每个N1位的N2/2个字。
存储器MEM2还包括控制单元，控制单元使用提供给存储器的n位地址A(n-1)-A0，使得在扇区S0或S1中任何一个扇区中的存储器单元能够被读取、编程或擦除。在图27上示出的示例中，这些单元包括控制电路CCT2、字线译码器RD2、列译码器CD2、每个列COLk具有一个放大器的读出放大器SAk和每列具有一个锁存器的擦除或编程锁存器EPLTk。列译码器CD2包括列预译码器CPD、每列具有一个多路复用器的多路复用器MUXk和每列具有一组的选择晶体管组TSGk。
电路CCT2包括例如中央单元CPU、电压发生器VGEN以及地址和数据寄存器REG。它执行读取或写入命令、控制译码器、提供读取或写入操作(擦除-编程)所需要的电压、向译码器提供最高有效和最低有效地址，并且如果必要执行用于刷新该存储器单元的程序。
列COLk的晶体管组TSGk包括每个位线BLj、BLj+1一个选择晶体管TSj、TSj+1，以将位线耦合至多路复用器MUXk的输入。选择晶体管通过由列预译码器CDP提供的选择信号驱动。多路复用器包括两个晶体管开关Tx1、Tx2。晶体管Tx1将多路复用器MUXk的输入耦合至分配给列COLk的读出放大器SAk，其输出被耦合至传递在该存储器中读取的字DTR的数据总线。晶体管Tx2将多路复用器MUXk的输入耦合至分配给列COLk的锁存器EPLTk，其输出被耦合至传递将被写入该存储器中的字DTW的数据总线。
除指定每列中的字的位的位置的列地址CAD(地址A(x-1)-A(0)的位)以外，预译码器CPD还接收指示读取所选、擦除所选或者编程所选的字位于哪个扇区的信号S0/S1和指示正在进行的操作是读取、擦除还是编程操作的操作信号OP。
当存储器处于读取模式时，晶体管Tx1由使该晶体管导通的读取信号(RD)驱动。在这种情况下，列COLk的位线经过选择晶体管TS被耦合至读出放大器SAk。预译码器CPD被配置成使得如果待读取的字位于扇区S0中，则该位线是该列的任何线，或者如果待读取的字位于扇区S1中，则该位线是偶数位线，即，扇区S1的读取位线RBL。
当存储器执行擦除或编程操作时，晶体管Tx2由使该晶体管导通的编程-擦除信号(PE)驱动。在这种情况下，列COLk的位线可以被选择并且经过选择晶体管TS被耦合至锁存器EPLTk。更具体地，预译码器CPD以下列方式被配置：
-如果正在进行的操作是编程操作并且如果待擦除的字位于扇区S0中，则选择由列地址指定的列COLk的任何线，
-如果正在进行的操作是编程操作并且如果待擦除的字位于扇区S1中，则选择由列地址指定的列COLk的偶数线，即，扇区S1的读取位线RBL，
-如果正在进行的操作是擦除操作并且如果待擦除的字位于扇区S0中，则不选择位线，然后擦除由线译码器RD2管理用于全局擦除所关注的页或扇区，
-如果正在进行的操作是擦除操作并且如果待擦除的字位于扇区S1中，则选择由列地址指定的列COLk的奇数线，即，扇区S1的读取位线EBL。
译码器RD2接收包括最高有效位A(n-1)-A(x)的字线地址PAD或页地址，并且可以被分割为两个译码器部分RD20和RD21，部分RD20被分配给扇区S0的字线WLi-1,i的控制并且部分RD21被分配给扇区S1的字线WLi-n-1,i-n的控制。然后，部分RD20被配置成通过向未选择的字线施加适当的擦除禁止电压(如果页-擦除被作为目标)，除了选择它们以外还擦除扇区S0的页。由于擦除经由位线单独地执行，因此部分RD21只管理包括待读取、擦除或者编程的存储器单元的页的选择。
刚才已经描述的复合存储器MEM2提供以下优点：扇区S0例如可用于诸如图像或者程序之类的大数据的快速记录，并且扇区S1例如可用于小数据的快速记录，例如程序的变量或者包括少量字的任何数据。它容许各种应用并且特别是所谓的“嵌入式存储器”应用，即，用于将存储器集成至接收微控制器的半导体芯片中的应用。可以提供用于优化存储器空间的程序以根据待存储的数据的性质或者微控制器执行的操作的性质决定待存储的数据必须被保存在扇区S0中还是在扇区S1中。
附录
(*)高阻抗，即，从电路的其余部分断开连接的线
上面所描述的各种实施例可以被结合以提供另外的实施例。鉴于上面的详细描述，可以对实施例做出这些和其他改变。一般而言，在以下权利要求书中，所使用的术语不应当被解释为将权利要求限制于在说明书和权利要求书中公开的特定实施例，而是应当被解释为包括所有可能的实施例连同这些权利要求有权享有的等价物的全部范围。因此，权利要求不被本公开限制。

Claims (19)

1.一种非易失性存储器，其特征在于，包括：
位线，
第一类型的第一存储器单元，每个所述第一存储器单元包括单个浮置栅极晶体管，所述第一存储器单元中的每个第一存储器单元的所述浮置栅极晶体管包括电耦合至所述位线中的第一位线的漏极区域，
所述第一类型的第二存储器单元，每个所述第二存储器单元包括单个浮置栅极晶体管，所述第二存储器单元中的每个第二存储器单元的所述浮置栅极晶体管包括电耦合至所述位线中的第二位线的漏极区域，以及
第二类型的存储器单元，每个所述第二类型的存储器单元包括：
第一浮置栅极晶体管，包括浮置栅极和电耦合至所述第一位线的漏极区域，以及
第二浮置栅极晶体管，包括浮置栅极和电耦合至所述第二位线的漏极区域，其中
所述第一浮置栅极晶体管的所述浮置栅极被电耦合至所述第二浮置栅极晶体管的所述浮置栅极，并且
所述第二浮置栅极晶体管包括隧道电介质层和相对于所述第二浮置栅极晶体管的所述浮置栅极在所述隧道电介质层的相对侧上延伸的永久导电区域。
2.根据权利要求1所述的存储器，其特征在于，包括
第一页可擦除或扇区可擦除的第一扇区，包括所述第一类型的存储器单元，以及
字可擦除或位可擦除的第二扇区，包括所述第二类型的存储器单元。
3.根据权利要求1所述的存储器，其中所述第二类型的每个存储器单元的所述第二浮置栅极晶体管的所述导电区域是衬底的掺杂区域。
4.根据权利要求1所述的存储器，其特征在于，
所述第一存储器单元包括选择晶体管，被配置成将所述第一类型的所述第一存储器单元的所述浮置栅极晶体管电耦合至源极线；
所述第二存储器单元包括选择晶体管，被配置成将所述第一类型的所述第二存储器单元的所述浮置栅极晶体管电耦合至所述源极线；并且
每个所述第二类型的存储器单元包括选择晶体管，被配置成将所述第二类型的所述存储器单元的所述第一浮置栅极晶体管电耦合至所述源极线。
5.根据权利要求4所述的存储器，其特征在于，每个选择晶体管包括嵌入在所述衬底中的垂直控制栅极。
6.根据权利要求4所述的存储器，其特征在于，所述第一类型和所述第二类型的所述存储器单元被成对布置，并且每对中的每个所述第二类型的存储器单元的所述选择晶体管与所述对中的所述第一类型的所述存储器单元共享。
7.根据权利要求1所述的存储器，其特征在于，包括擦除电路，被配置成通过将擦除电压施加至所述第二类型的所述存储器单元的第一所选存储器单元的所述第二浮置栅极晶体管耦合至的位线来擦除所述第一所选存储器单元，以便通过所述第一所选存储器单元的所述第二浮置栅极晶体管的所述导电区域从所述第一所选存储器单元的所述第二浮置栅极晶体管的所述浮置栅极中提取电荷。
8.根据权利要求7所述的存储器，其特征在于，包括编程电路，被配置成：
通过将编程电压施加至所述第一类型的所述存储器单元的第二所选存储器单元的所述浮置栅极晶体管耦合至的位线，对所述第二所选存储器单元进行编程，以及
通过将编程电压施加至所述第二类型的第三所选存储器单元的所述第二浮置栅极晶体管耦合至的位线，对所述第三所选存储器单元进行编程。
9.根据权利要求7所述的存储器，其特征在于，包括读取电路，被配置成：
通过所述第一类型的所述存储器单元的第二所选存储器单元的所述浮置栅极晶体管耦合至的位线，读取所述第二所选存储器单元，以及
通过所述第二类型的所述存储器单元的第三所选存储器单元的所述第一浮置栅极晶体管耦合至的位线，读取所述第三所选存储器单元。
10.根据权利要求1所述的存储器，其特征在于，所述位线包括位线的列，所述存储器包括：
读取电路，与所述列相关联并且被配置成单独地读取耦合至所述列的所述位线的存储器单元，
编程电路，与所述列相关联并且被配置成对耦合至所述列的所述位线的所述存储器单元进行编程，
擦除电路，与所述列相关联并且被配置成擦除耦合至所述列的所述位线的所述第二类型的存储器单元，
列译码器，被配置成：
将所述存储器的所述列的所述位线选择性地耦合至所述读取电路和所述编程电路，以及
将耦合至所述第二类型的所述存储器单元的所述第二浮置栅极晶体管的所述列的位线耦合至所述擦除电路。
11.根据权利要求10所述的存储器，其特征在于，所述列译码器被配置成：
将所述位线中的任何一个位线耦合至所述读取电路以使所述读取电路读取所述第一类型的所述存储器单元中的一个存储器单元，以及
将耦合至所述第二类型的所述存储器单元中的一个存储器单元的所述第一浮置栅极晶体管的所述位线耦合至所述读取电路。
12.根据权利要求10所述的存储器，其特征在于，所述列译码器被配置成：
将所述位线中的任何一个位线耦合至所述编程电路以使所述编程电路对所述第一类型的所述存储器单元中的一个存储器单元进行编程，
将耦合至所述第二类型的所述存储器单元的所选存储器单元的所述第二浮置栅极晶体管的所述位线耦合至所述编程电路，以及
将耦合至所述第二类型的所述所选存储器单元的所述第二浮置栅极晶体管的所述位线耦合至所述编程电路。
13.根据权利要求10所述的存储器，其特征在于，所述编程电路和所述擦除电路被一起分组进擦除或编程块中，所述擦除或编程块通过所述列译码器耦合至所述列的全部所述位线并且被配置成提供擦除电压或者编程电压。
14.根据权利要求10所述的存储器，其特征在于，所述列译码器被配置成接收所述列内的所述位线中的一个位线的地址、关于存储器单元所在的扇区的信息块以及关于施加至存储器单元的操作类型的信息块，所述操作类型是读取、编程或擦除。
15.根据权利要求1所述的存储器，其特征在于，包括
第一页可擦除或扇区可擦除的第一扇区，包括所述第一类型的存储器单元，以及
字可擦除或位可擦除的第二扇区，包括所述第二类型的存储器单元，
其中所述第一扇区包括存储器单元的页，每个所述页包括N个二进制字，并且所述第二扇区包括存储器单元的页，每个所述页包括具有与所述第一扇区的所述字相等数目的位的N/2个字。
16.一种存储器单元，其特征在于，包括：
第一浮置栅极晶体管，包括浮置栅极、源极区域和漏极区域，以及
第二浮置栅极晶体管，在电学上包括浮置栅极、源极区域和漏极区域，其中
所述第一浮置栅极晶体管的所述浮置栅极被电耦合至所述第二浮置栅极晶体管的所述浮置栅极，并且
所述第二浮置栅极晶体管包括隧道电介质层和永久导电区域，所述永久导电区域相对于所述第二浮置栅极晶体管的所述浮置栅极在所述隧道电介质层的相对侧上延伸，并且将所述第二浮置栅极晶体管的所述源极区域和所述漏极区域电连接至彼此。
17.根据权利要求16所述的存储器单元，其特征在于，每个所述第二类型的存储器单元的所述第二浮置栅极晶体管的所述导电区域是半导体衬底的掺杂区域。
18.根据权利要求16所述的存储器单元，其特征在于，包括：
选择晶体管，被配置成将所述第二类型的所述存储器单元的所述第一浮置栅极晶体管电耦合至源极线。
19.根据权利要求18所述的存储器单元，其特征在于，所述选择晶体管包括嵌入在半导体衬底中的垂直控制栅极。
CN201520565163.4U 2014-09-03 2015-07-30 存储器单元和非易失性存储器 Withdrawn - After Issue CN204991153U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1458239 2014-09-03
FR1458239A FR3025353B1 (fr) 2014-09-03 2014-09-03 Memoire non volatile composite a effacement par page ou par mot

Publications (1)

Publication Number Publication Date
CN204991153U true CN204991153U (zh) 2016-01-20

Family

ID=51688349

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201520565163.4U Withdrawn - After Issue CN204991153U (zh) 2014-09-03 2015-07-30 存储器单元和非易失性存储器
CN201510459611.7A Active CN105390154B (zh) 2014-09-03 2015-07-30 页或字可擦除复合非易失性存储器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201510459611.7A Active CN105390154B (zh) 2014-09-03 2015-07-30 页或字可擦除复合非易失性存储器

Country Status (3)

Country Link
US (1) US9460798B2 (zh)
CN (2) CN204991153U (zh)
FR (1) FR3025353B1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390154A (zh) * 2014-09-03 2016-03-09 意法半导体(鲁塞)公司 页或字可擦除复合非易失性存储器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607445B (zh) * 2016-03-28 2017-12-01 卡比科技有限公司 非揮發性記憶體裝置及其運作方法
US10478893B1 (en) 2017-01-13 2019-11-19 General Electric Company Additive manufacturing using a selective recoater
CN107393925A (zh) * 2017-08-09 2017-11-24 上海华虹宏力半导体制造有限公司 闪存及闪存的制备方法
FR3070537A1 (fr) * 2017-08-28 2019-03-01 Stmicroelectronics (Rousset) Sas Memoire non-volatile a encombrement restreint
US10847225B2 (en) * 2018-06-20 2020-11-24 Microchip Technology Incorporated Split-gate flash memory cell with improved read performance
CN112786602B (zh) * 2019-11-06 2022-08-26 成都锐成芯微科技股份有限公司 单层多晶硅非易失性存储单元及其存储器
CN111192616B (zh) * 2020-04-14 2020-10-02 深圳市芯天下技术有限公司 Nor flash芯片及在其擦除过程中消除过擦除的方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182725A (en) 1987-11-20 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device with reduced variation in source potential of floating gate type memory transistor and operating method therefor
US6433382B1 (en) 1995-04-06 2002-08-13 Motorola, Inc. Split-gate vertically oriented EEPROM device and process
TW546778B (en) 2001-04-20 2003-08-11 Koninkl Philips Electronics Nv Two-transistor flash cell
FR2844090A1 (fr) 2002-08-27 2004-03-05 St Microelectronics Sa Cellule memoire pour registre non volatile a lecture rapide
US6788576B2 (en) * 2002-10-28 2004-09-07 Tower Semiconductor Ltd. Complementary non-volatile memory cell
US6894339B2 (en) 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
US7358134B2 (en) 2003-09-15 2008-04-15 Powerchip Semiconductor Corp. Split gate flash memory cell and manufacturing method thereof
US7126188B2 (en) 2004-05-27 2006-10-24 Skymedi Corporation Vertical split gate memory cell and manufacturing method thereof
US8139408B2 (en) 2006-09-05 2012-03-20 Semiconductor Components Industries, L.L.C. Scalable electrically eraseable and programmable memory
US7696044B2 (en) 2006-09-19 2010-04-13 Sandisk Corporation Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7723774B2 (en) 2007-07-10 2010-05-25 Silicon Storage Technology, Inc. Non-diffusion junction split-gate nonvolatile memory cells and arrays, methods of programming, erasing, and reading thereof, and methods of manufacture
US7800159B2 (en) 2007-10-24 2010-09-21 Silicon Storage Technology, Inc. Array of contactless non-volatile memory cells
US8072811B2 (en) 2008-05-07 2011-12-06 Aplus Flash Technology, Inc, NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array
KR20100115612A (ko) 2009-04-20 2010-10-28 삼성전자주식회사 프로그램 디스터브를 줄일 수 있는 비휘발성 반도체 메모리 장치 및 이 장치의 프로그램 방법
US20110199830A1 (en) * 2010-02-12 2011-08-18 Peter Wung Lee Flotox-based, bit-alterable, combo flash and eeprom memory
US8958245B2 (en) 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
KR101187641B1 (ko) * 2011-03-04 2012-10-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 제조 방법, 및 그 동작 방법
US8917549B2 (en) * 2011-12-02 2014-12-23 Tsinghua University NOR flash memory array structure, mixed nonvolatile flash memory and memory system comprising the same
US8901634B2 (en) * 2012-03-05 2014-12-02 Stmicroelectronics (Rousset) Sas Nonvolatile memory cells with a vertical selection gate of variable depth
FR2987696B1 (fr) 2012-03-05 2014-11-21 St Microelectronics Rousset Procede de lecture ecriture de cellules memoire non volatiles
JP5972700B2 (ja) 2012-07-31 2016-08-17 ルネサスエレクトロニクス株式会社 メモリ装置
US20140198583A1 (en) 2013-01-17 2014-07-17 Infineon Technologies Ag Method and System for Reducing the Size of Nonvolatile Memories
TW201508753A (zh) 2013-08-29 2015-03-01 Chrong-Jung Lin 記憶體元件、記憶體陣列與其操作方法
FR3021803B1 (fr) * 2014-05-28 2017-10-13 Stmicroelectronics Rousset Cellules memoire jumelles accessibles individuellement en lecture
FR3021804B1 (fr) * 2014-05-28 2017-09-01 Stmicroelectronics Rousset Cellule memoire non volatile duale comprenant un transistor d'effacement
FR3025353B1 (fr) * 2014-09-03 2016-09-09 Stmicroelectronics Rousset Memoire non volatile composite a effacement par page ou par mot

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390154A (zh) * 2014-09-03 2016-03-09 意法半导体(鲁塞)公司 页或字可擦除复合非易失性存储器
CN105390154B (zh) * 2014-09-03 2019-05-07 意法半导体(鲁塞)公司 页或字可擦除复合非易失性存储器

Also Published As

Publication number Publication date
US9460798B2 (en) 2016-10-04
US20160064089A1 (en) 2016-03-03
FR3025353A1 (fr) 2016-03-04
CN105390154A (zh) 2016-03-09
FR3025353B1 (fr) 2016-09-09
CN105390154B (zh) 2019-05-07

Similar Documents

Publication Publication Date Title
CN204991153U (zh) 存储器单元和非易失性存储器
CN100479063C (zh) 利用升压衬底/槽的存储器件及运作该器件的方法和系统
CN100547687C (zh) 用于选择性地编程存储单元的方法及可再编程非易失性存储器系统
CN204966056U (zh) 非易失性存储器以及在半导体芯片上的集成电路
US9818484B2 (en) Systems, methods, and apparatus for memory cells with common source lines
US9613709B2 (en) Dual non-volatile memory cell comprising an erase transistor
US8493787B2 (en) FTP memory device programmable and erasable at cell level
US20110157977A1 (en) Ftp memory device with single selection transistor
US10026742B2 (en) Nonvolatile memory devices having single-layered gates
US9171587B2 (en) Vertical memory with body connection
US9406685B2 (en) Flash memory unit and memory array, and programming, erasing and reading method thereof
US20140140132A1 (en) Flash memory circuit
US8619469B2 (en) FTP memory device with programming and erasing based on Fowler-Nordheim effect
US9390799B2 (en) Non-volatile memory cell devices and methods, having a storage cell with two sidewall bit cells
US9356105B1 (en) Ring gate transistor design for flash memory
US20070091682A1 (en) Byte-Erasable Nonvolatile Memory Devices
CN107910033B (zh) 一种eeprom及其擦除、编程和读方法
US20220319598A1 (en) Single poly, floating gate, few time programmable non-volatile memory device and biasing method thereof
US20120020163A1 (en) Array architecture for reduced voltage, low power, single poly EEPROM

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
AV01 Patent right actively abandoned

Granted publication date: 20160120

Effective date of abandoning: 20190507

AV01 Patent right actively abandoned

Granted publication date: 20160120

Effective date of abandoning: 20190507

AV01 Patent right actively abandoned
AV01 Patent right actively abandoned