CN100479063C - 利用升压衬底/槽的存储器件及运作该器件的方法和系统 - Google Patents

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Abstract

要求一种升压的衬底槽/衬底浮栅存储单元编程方法，它将电压施加于与非闪存阵列的衬底或衬底“槽”以便在将高栅编程电压施加于所选浮栅存储单元的栅极、并耦合编程或编程禁止电压以根据需要对所选浮栅存储单元编程之前，对浮栅存储单元中的载流子沟道充电。使用升压槽编程方法避免了在对浮栅存储单元编程期间，与非快闪阵列的位线和/或源极线电路设计必须承受或承载高电压的要求，并允许重新使用连接于衬底槽的块擦写高电压电路。这允许与非闪存阵列的较小型化的电路设计和/或较小型的电路特征元件。

Description

利用升压衬底/槽的存储器件及运作该器件的方法和系统
技术领域
本发明总地涉及一种存储器件，更具体地，本发明具体地涉及一种闪存器件。
背景技术
存储器件一般被提供作为计算机中的内部存储区域。术语“存储器”表示以集成电路芯片为的数据存储器。多种类型的存储器被用于现代电子技术中，一个普遍类型是RAM(随机存取存储器)。RAM典型地出现于计算机环境中的主存储器中。RAM指读/写存储器；即能将数据写入RAM和从RAM中将数据读出。这与ROM形成对比，ROM只允许你将数据读出。多数RAM是易失性的，即意味着它需要稳定的电流以保持其内容。一旦电源被断开，RAM中无论什么数据均被丢失。
计算机几乎一直包含少量的只读存储器(ROM)，它保留用于启动计算机的指令。和RAM不同，ROM无法被写入。那些在移去电源时不丢失它们的存储单元中的数据内容的存储器件一般被称为非易失性存储器。EEPROM(电可擦除可编程只读存储器)是一种特殊类型的非易失性ROM，将其暴露在电荷下即刻对其进行擦除。EEPROM包含具有电气绝缘栅(浮栅)的多个存储单元。数据以浮栅上的电荷的形式被存储在存储单元内。典型的浮栅存储单元被制造在集成电路衬底中并包括源区和漏区，所述漏区与源区隔开以形成中间沟道区。一般通过掺杂多晶硅制成的浮栅被设置在沟道区上并通过介电材料(一般为氧化物)与其它单元元件电气隔离。例如，可将栅极氧化物形成在浮栅和沟道区之间。控制栅位于浮栅之上并一般也是由掺杂的多晶硅制成。控制栅通过另一介电层与浮栅电气隔离。因此，浮栅“浮空”于电介质，由此它与沟道和控制栅两者均绝缘。通过专门的编程和擦除操作，分别将电荷转移到浮栅中或从浮栅中去除。其它类型的非易失性存储器包括，但不局限于，聚合体存储器、铁电体随机存取存储器(FeRAM)、Ovionics统一存储器(OUM)和磁阻性随机存取存储器(MRAM)。
非易失性存储器的另一种类型是闪存。典型的闪存包括存储阵列，存储阵列包含大量的存储单元。各存储单元包括内嵌在MOS晶体管中的浮栅。这些单元通常被编组成被称为“擦除块”的段。可通过将电荷隧穿到浮栅而有选择地对擦除块中的各个单元进行电编程。一般通过块擦除操作将负电荷从浮栅中移去，其中擦除块中的所有浮栅存储单元都在一次操作中被擦除。
两种普遍类型的闪存阵列架构为“NAND(与非)”和“NOR(或非)”架构，之所以这样命名是因为每种架构的基本存储单元配置分别与基本的与非或者或非门电路有相似的地方。在或非阵列架构中，存储阵列的浮栅存储单元被布置在一矩阵中。阵列矩阵的每个浮栅存储单元的栅极逐行地连接于字选择线(字线)，而它们的漏极连接于列位线。每个浮栅存储单元的源极一般连接于共源极线。通过选择连接于它们的栅极的字线，或非架构浮栅存储阵列由激活一行浮栅存储单元的行译码器访问。所选择的存储单元的行随后通过使不同的电流(由处于编程状态或不处于编程状态而定)从所连接的源极线流向所连接的列位线，从而将它们所存储的数据值置于列位线上。
与非阵列架构还将其浮栅存储单元的阵列布置在一矩阵中，使得阵列的各浮栅存储单元的栅极逐行地连接于字线。然而，每个存储单元不直接地连接于源极线和列位线。而是，阵列的存储单元被成串地配置在一起，一般每串为8、16、32或更多的存储单元，其中成串的存储单元在共源极线和列位线之间从源极到漏极地串联在一起。与非架构浮栅存储阵列随后通过选择连接于其栅极的字选择线而由激活一行浮栅存储单元的行译码器访问。另外，连接于各串的未选择的存储单元的栅极的字线也被驱动。然而，各串的未选择的存储单元一般由较高的栅极电压驱动以将它们用作传递晶体管并允许它们以不受到它们所存储数据值的限制的方式传递电流。然后电流通过串联的串的每个浮栅存储单元从源极线流向列位线，它们仅受到被选为读的各串的存储单元的限制。由此将所选择的存储单元的行的电流编码的存储数据值置于列位线上。
对与非架构闪存的两种普遍编程技术是“升压位线”和“升压源极线”。在这两种技术中，高电压被施加到串的所选浮栅晶体管的栅极，而剩余的晶体管在传递模式中被导通，或从所连接的位线或从连接于浮栅晶体管链的相反端的源极线开始。
编程与非架构闪存的问题在于：程序一般涉及将高电压施加到存储阵列的元件中；取决于使用的是“升压位线”还是“升压源极线”编程，所述元件一般是位线或源极线和/或它们相关的元件。这需要在这些存储阵列部分中用到较大的特征电路元件或不同的电路设计以使其能承受较高的编程电压。使用较大的特征电路元件和/或较复杂设计会造成设计问题和/或迫使制造商利用较大的集成电路片，对给定工序和加工衬底晶片尺寸增加了制造成本并减少了最终的集成电流芯片的产量，进一步增加了成本。此外，位线、源极线和/或与它们相关的电路元件的各种电路元件中的细小变化将导致施加于单独浮栅存储单元的编程电压的改变。这会导致与所选存储单元的过编程/欠编程和/或写疲劳有关的问题，并且增加了阵列的未经选择的存储单元中的干扰问题的可能性。
为了上述原因以及对本领域技术人员而言、通过阅读和理解本说明书将变得更为明显的其它原因，在业内需要一种可选择的对与非架构闪存阵列进行编程的电路和方法。
发明内容
通过阅读和研究后面的说明，上面提到的与编程与非架构闪存有关的问题和其它本发明所论及的问题将变得更明显。
这些实施例涉及使用“升压槽(boosted tub)”编程方法，在与非架构的闪存和/或存储阵列中编程浮栅存储单元。本发明的存储器件的实施例利用升压槽编程方法而将电压施加到与非闪存阵列的衬底或衬底“槽”(集成电路中的绝缘区域，一般为包含在正掺杂衬底或绝缘体上的硅片(SOI)中的深度负掺杂阱中的正掺杂区)，以便在将高电压施加到所选浮栅存储单元栅极以及将编程或编程禁止电压根据需要施加于所连接的位线以对其编程之前，对浮栅存储单元内的载流子沟道进行预充电。使用升压槽编程方法避免了在对浮栅存储单元编程期间，与非快闪阵列的位线和/或电源线电路设计要承受或承载高电压的要求并允许重新使用连接于衬底槽的块擦除高电压电路。这允许与非闪存阵列的更小型化的电路设计和/或更小型化的电路特征元件。升压槽编程方法还允许产生便于调整并具有更统一性质的预充电沟道。
在一个实施例中，本发明提供一种通过利用升压衬底/槽来运作非易失性存储器件的方法，所述方法包括：通过衬底槽将预充电压耦合于一与非架构存储阵列的多个浮栅存储单元上的多个沟道，其中所述多个浮栅存储单元被耦合成多个串；撤去所述预充电压；在撤去所述预充电压后，将栅编程电压耦合到所选数量的串中的每个串的所选浮栅存储单元的栅极；以及有选择地将编程电压或编程禁止电压耦合于所选数量的串中的每个串的沟道。
在又一实施例中，本发明提供一种利用升压衬底/槽的存储器件，所述存储器件包括：衬底槽；与形成在所述衬底槽中的至少一个额外浮栅存储单元串联的浮栅存储单元；耦合于所述浮栅存储单元的栅极的字线；耦合于所述浮栅存储单元的漏极的位线；以及耦合于所述浮栅存储单元的源极的源极线；其中所述存储器件适于用衬底槽上的预充电压对所述浮栅存储单元中的沟道预充电并用所述栅极上的浮栅编程电压以及有选择地耦合于所述漏极的编程电压或编程禁止电压而对所述浮栅存储单元进行编程。
在另一实施例中，本发明提供一种包含利用升压衬底/槽的闪存器件的系统，所述系统包括：耦合于所述闪存器件的主机，其中所述闪存器件包括：形成在至少一个衬底槽上的与非架构存储阵列，所述衬底槽具有以行和列配置并耦合成多个串的多个浮栅存储单元；多条字线，其中各字线耦合于所述浮栅存储单元的一行的一个或多个栅极；多条位线，其中各位线耦合于一个或多个串的第一个浮栅存储单元的漏极；至少一条源极线，其中所述至少一条源极线耦合于一个或多个串的最后一个浮栅存储单元的源极；其中所述闪存器件适于耦合至少一个衬底槽上的预充电压以便对浮栅存储单元的多个串中的沟道进行预充电；以及其中所述闪存器件适于通过所耦合的字线将栅编程电压施加于所选浮栅存储单元的栅极以及通过所耦合的位线施加所选编程电压或编程禁止电压，从而对浮栅存储单元的所选数量串中的每个串的所选浮栅存储单元进行编程。
本发明的其它实施例包括很大范围内的方法和装置。
附图说明
图1是包含闪存件的简化框图。
图2A、2B和2C是根据本发明一个实施例的与非架构闪存阵列的浮栅存储单元的串联串的简化框图；
图3是现有技术的与非闪存器件的升压位线编程操作的详细波形图。
图4是现有技术的与非闪存器件的升压源极线编程操作的详细波形图。
图5是根据本发明一个实施例的与非闪存器件的升压位线编程操作的详细波形图。
具体实施方式
在下面对本发明的详细说明中，将参照作为内容的一部分的附图，图中示例性地示出可实现本发明的特定实施例。在这些图中，相同的标号在各图中基本表示相同的部件。以足够详细的程度对这些实施例进行说明以使本领域内技术人员能实施本发明。还可采用其它实施例并在不脱离本发明范围的情况下对结构、逻辑和电气作出变化。后面的说明中所使用的术语“晶片”或“衬底”包括任何半导体底部结构。可将它们理解为包括蓝宝石上硅片(SOS)技术、绝缘体上硅片(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂的半导体、由半导体底部结构制成的硅片外延层以及本领域内技术人员所熟知的其它半导体结构。此外，当后面的说明论及晶片或衬底时，可使用前述加工步骤以形成半导体底部结构中的区/结，术语“晶片”或“衬底”包括含有这些区/结的底层。下文的详细说明不旨在构成限定，本发明的范围仅由所附权利要求及其等效物限定。
本发明的实施例包括使用升压槽编程对与非架构浮栅存储阵列中的浮栅存储单元进行编程的器件。本发明的实施例还包括闪存器件，它使用升压槽编程方法以将电压施加于与非闪存阵列的衬底或衬底槽，以便在将高栅编程电压施加于所选浮栅存储单元的栅极并耦合编程或编程禁止电压以根据需要编程所选浮栅存储单元之前，对浮栅存储单元中的载流子沟道进行预充电。使用升压槽编程方法避免了在对浮栅存储单元编程期间，与非快擦写阵列的位线和/或源极线电路设计必须承受或承载高电压的要求，并允许重新使用连接于衬底槽的块擦写高电压电路。这允许与非闪存阵列的较小型化的电路设计和/或较小型的电路特征元件。
图1示出系统128的简图，该系统128包括作为本发明实施例的、连接于主机102的闪存100，主机102一般为处理装置或存储器控制器。闪存100具有控制接口106和地址/数据接口108，它们各自连接于处理装置102以允许存储器的读/写访问。要注意在另一实施例中，可将地址/数据接口108分成分开的接口。在闪存器件内，控制状态机110指导内部运作、管理闪存阵列112并更新RAM控制寄存器和非易失性擦除块管理寄存器114。在闪存110工作期间，控制状态机110利用RAM控制寄存器和表114。闪存阵列112包括存储区/段116序列，各存储区116在逻辑上被组织在一系列擦除块中(未图示)。存储器访问地址在闪存100的地址/数据接口108上被接收并被分成行和列地址部分。在读访问中，行地址被锁存并由行译码电路120译码，行译码电路120选择和激活存储单元和所选存储区之间其关联串的其它存储单元的行页面(未图示)。在存储单元的所选行的输出中编码的位值从本地位线/串(未图示)连接至全局位线(未图示)并由关联于存储区的检测放大器122检测。访问的列地址被锁存并由列译码电路124译码。列译码电路的输出从检测放大器的输出中选择所希望的列数据并连接于数据缓存器126以从存储器件开始通过地址/数据接口108传送。在写访问中，行译码电路120选择行页面而列译码电路选择写检测放大器122。将要被写入的数据值从数据缓存器126连接到由列译码电路124选择并写入到存储阵列112的所选浮栅存储单元(未图示)的写检测放大器122。写入单元随后由行/列译码电路120、124和检测放大器122重新选择，由此可读取写入单元以核实已将正确的值编程到所选的存储单元中。
如上所述，与非阵列结构将其浮栅存储单元的阵列配置成矩阵，由此阵列的各浮栅存储单元的栅极被逐行地连接于字选择线。阵列的存储单元成串地配置在一起，一般为每串8、16、32个或更多个存储单元，其中存储单元在源极线和列位线之间从源极到漏极串联在一起。与非架构浮栅存储阵列随后由行译码器访问，行译码器通过选择连接于其栅极的字选择线而激活浮栅存储单元的行。此外，连接于各串的未选存储单元的栅极的字线被驱动以使各串的未选存储单元作为传递晶体管而工作，由此它们以不受到其存储的数据值限制的方式传递电流。电流随后通过各串联的串从源极线流至列位线，仅受每串中被选为读的存储单元所限制。由此将所选存储单元的行的经电流编码的所存储数据值置于存储列位线上。
图2A示出与非快闪架构浮栅存储阵列200的简图。在图2A中，与非快闪阵列由浮栅单元串联串204的序列组成。每个浮栅单元串联串204包含以级联方式将漏极连接于源极的16个NMOS浮栅存储单元202。横跨多个串联串204的字线(WL1-WL16)210被连接于每个浮栅单元202的控制栅以控制它们的运作。在工作时，字线210选择串联串204中将被写入和读出的各个浮栅存储单元202并使串联串204中的其余浮栅存储单元202工作在导通模式。浮栅存储单元202的各串联串204通过源极选择栅216连接于源极线206并通过漏极选择栅212连接于各位线(BL1-BLN1)208。源极选择栅216受到连接于其控制栅的源极选择栅控制线(SG(S))218所控制。漏极选择栅212受到漏极选择栅控制线(SG(D))214所控制。
图2B示出一种与非快闪架构阵列250的简化示意图，其中示出浮栅存储器串204以及其浮栅存储单元202到衬底/衬底槽252的耦合。在图2B中，与非浮栅单元串联串204包括以级联方式将漏极-源极相连的NMOS浮栅存储单元202。字线(WL1-WL3)210被连接于浮栅存储单元202的控制栅以控制它们的运作。在操作中，字线210选择串联串204中将被写入和读出的各个浮栅存储单元202并使串联串204中的其余浮栅存储单元202工作在导通模式。串联串204通过源极选择栅216连接于源极线206并通过漏极选择栅212连接于位线(BL0)208。源极选择栅216受到连接于控制栅的源极选择栅控制线(SG(S))218所控制。漏极选择栅212受到漏极选择栅控制线(SG(D))214所控制。控制栅、浮栅、源极和漏极容性地连接于衬底槽252。此外，源极和漏极由形成在源结和漏结(以及任何感生的载流子沟道)以及衬底/衬底槽252之间的本征PN结二极管电气地和容性地耦合。一般，与非闪存阵列以区或擦除块段的形式形成。在许多情况下，区或段被形成在一个或多个电绝缘的衬底槽上。例如，NMOS浮栅单元区或段可通过形成有P掺杂槽的衬底槽彼此分开，所述P掺杂槽由P衬底中的深度N阱绝缘。衬底槽允许各区或擦除块的电绝缘并实现各区或擦除块的段操作，诸如藉由衬底槽和字线的批量擦除或擦除块。
图2C示出与非快闪架构阵列270的简图，其中示出物理浮栅晶体管存储单元202的串联串204以及它与衬底272、阱288、衬底槽252的关系的截面图。在图2C中，NMPS浮栅晶体管存储单元202被形成在P掺杂的衬底槽252上，又在形成于P掺杂衬底272中的N掺杂阱288中被擦除。NMOS浮栅晶体管存储单元202各自具有源极阱284、漏极阱282和沟道区域286，其中少数载流子(电子)有选择地形成以在其工作时将每个NMOS浮栅晶体管202的源极区284和漏极区282耦合起来。每个NMOS浮栅晶体管存储单元202具有形成在源极284、漏极282和沟道区域286上并由绝缘体(典型为氧化硅)绝缘的浮栅278和控制栅178。
要注意，所存在的其它形式的快擦写与非架构存储阵列具有不同的配置和不同数量和类型的存储单元，诸如PMOS浮栅存储单元。
如上所述，在闪存编程中，存储单元一般通过横跨所选浮栅晶体管/存储单元的控制栅和源极、漏极和/或沟道施加高电压以使载流子隧穿到存储单元内的电绝缘的“浮栅”而进行编程。在浮栅中缺乏载流子(电子空乏)的擦除状态下，浮栅存储单元一般表示为逻辑位“1”。在浮栅上具有额外载流子的“经编程的”浮栅存储单元状态下，一般表示为逻辑位“0”。一般来说，对存储单元的一行、各存储单元的漏极、源极和/或沟道的编程根据需要被提供以“编程”电压或“编程禁止”电压。随后栅编程电压被建立在被连接到并形成所选存储单元行的控制栅的字线上，以将行的各浮栅存储单元编程为编程状态或通过施加位线电压(逻辑“0”或“1”)禁止编程而使它们保持在被擦除状态。换句话说，为了改变被擦除单元的状态，所选存储单元的控制栅上的高栅编程电压和施加于所连接的位线的编程电压之间的电位差要足以将电子隧穿到所选存储单元的浮栅并使其改变为编程的状态。反之，如果所选存储单元控制栅极上的高栅编程电压和施加于位线上的编程禁止电压之间的电位差不足以将电子隧穿到所选存储单元的浮栅中，它不改变或“被禁止”。
在与非架构闪存中，通过根据需要将“编程”电压或“编程禁止”电压施加到连接于包含待编程的浮栅存储单元的串联串的位线而完成升压位线编程过程。漏极选择栅也被导通，从而使来自位线的电压被连接以对串联串的沟道进行“预充电”。随后在字线上建立高栅编程电压并将该电压连接于存储单元的所选行的控制栅。同时在所选串联串的其余浮栅存储单元的字线上建立高电平但非编程的电压(传递电压)。这种高的传递电压具有下列效果：即，使其余存储单元变为“导通”状态而不考虑其内部浮栅的已编程状态，允许这些存储单元传递“编程”或“编程禁止”电压，这些电压被施加于正被编程的各串联串的所选存储单元的各相连的位线上。存储单元所选行上的栅编程电压随后对它们编程以编程状态或使其在禁止状态保持不变(逻辑“0”或逻辑“1”)，这取决于施加在所连接位线上的连接的编程/编程禁止电压。
图3示出现有技术的被施加以编程和编程禁止电压的升压位线编程操作300中的与非快闪架构浮栅存储串的波形300。在图3中，0V(编程逻辑0)编程电压304或4.5V(编程逻辑1)的编程禁止电压306被施加于位线302、208上。4.5V电压310被施加于漏极选择栅控制线214上的漏极选择栅2 12的栅极，将其使能并将位线302、208上的电压(4.5V的编程禁止电压306或0V的编程电压304)预充至浮栅存储单元204的串联串中。Vss电压312被施加到源极选择栅控制线218上的源极选择栅216的栅极，使其截止并使源极线206(被拉至Vcc电压308)与存储单元204的串联串绝缘。在所选时间段314后，18V的高栅编程电压318被施加于其字线320、210上的所选浮栅单元202的控制栅，同时10V的传递电压316被施加于串联串204的未选浮栅存储单元202的控制栅。所选存储单元202的控制栅上的18V栅编程电压318和位线302、208的0V编程电压304/4.5V编程禁止电压306之间的电位差对所选存储单元202的浮栅进行编程/禁止编程。在编程中，4.5V位线电压对浮栅存储单元204的串联串的沟道中的载流子进行预充电，并随后18V栅编程电压318被施加于所选存储单元202的控制栅时，使漏极选择栅212截止并使电荷陷于沟道内。陷入的电荷通过所选存储单元202的控制栅上的18V栅编程电压318容性地向上耦合，从而减少沟道内的载流子和18V栅编程电压318之间的编程电位差。0V位线电压允许漏极选择栅212保持在导通状态，将浮栅存储单元204的串联串的沟道连接至施加于位线的0V。这将沟道箝位在0V以保持浮栅存储单元204的串联串的沟道和18V栅编程电压318之间的编程电位差以将载流子隧穿到绝缘的浮栅中。
在与非架构的闪存中，另一种方法是升压的源极线编程过程，这是通过将预充电压施加到连接于串联串的源极线上而完成的。该源极控制栅也被导通以将电压连接于串联串。另外，根据需要将“编程”电压或“编程禁止”电压建立在连接于包含将被编程的浮栅存储单元的串联串，而不是连接于所选的串联串。当所连接的源极线上具有预充电压时，将高的栅编程电压建立在所选浮栅存储单元的字线上并将高的传递电压建立在串联串的未选浮栅存储单元的字线上。这使串的浮栅晶体管存储单元导通并在其内建立载流子(一般是NMOS浮栅晶体管中的电子)沟道并进行预充电。一旦所选串联串的沟道被预充电完成，源极控制栅被截止，断开预充电压与串联串的连接。漏极选择栅随后导通，这使编程电压或编程禁止电压能从位线连接到所选的串联串。所选存储单元上的栅编程电压随后根据施加在连接位线上的所连接的编程/编程禁止电压而将其编程为编程状态或禁止状态(逻辑“0”或逻辑“1”)。
图4示出现有技术的被施加以编程和编程禁止电压的升压位线编程操作中的与非快闪架构浮栅存储串的波形400。在图4中，与非架构浮栅串联串204被预充以源极线206上的4.5V电压402，源极线206通过由施加于源极选择栅控制线404、218的4.5V电压406导通的源极控制栅216连接于串联串204。同时，0V“编程”电压408或0.5V“编程禁止”电压410根据需要被建立在位线208上，位线208连接到包含将被编程的浮栅存储单元202的串联串204。然而，编程电压408或编程禁止电压410通过漏极控制栅216与所选串联串24绝缘，漏极控制栅216由施加于漏极选择栅控制线412、214的0V电压414截止。当所连接的源极线206上具有4.5V预充电压402时，18V的高的栅编程电压420被建立在所选浮栅存储单元202的字线416、210上而高的传递电压418被建立在串联串204的未选浮栅存储单元202的字线416、210上。这使串204的NMOS浮栅晶体管存储单元202导通并在其内建立载流子沟道并对其预充电。一旦所选串联串204的沟道被预充电完成，源极控制栅216通过将0V电压422施加于源极选择栅控制线404、218、断开源极线206的4.5V预充电压402与串联串204的连接而截止。0.7V的接近门限电压424(假设0.6V门限的漏极选择栅晶体管)随后被施加于漏极选择栅控制线412、214。如果所施加的位线电压208是0V的编程电压，漏极选择栅212导通并将浮栅存储单元204的串联串的沟道箝位在0V电压408。或者，如果所施加的位线电压是0.5V的编程禁止电压410，漏极选择栅212保持截止并且沟道内的载流子电荷陷入其中并通过所施加的栅编程电压420、418容性地向上耦合。所选存储单元202上的18V高栅编程电压420根据施加于位线208的连接的编程电压408/编程禁止电压410而将存储单元202编程为编程状态或禁止装置(逻辑“0”或逻辑“1”)。
要注意其它的编程电压电平、序列和优化对升压位线和升压源极线与非架构的快闪编程方法而言都是可行的。
本发明诸实施例利用升压衬底槽或升压衬底编程(本文中称之为升压槽编程)以对浮栅存储单元的所选串联串的沟道预充电并用通过隧道载流子连接于所选存储单元栅极的栅编程电压对所选存储单元进行编程。在升压槽编程中，衬底或衬底“槽”(本文中称之为“槽”)被提高至升压的电平以稳定地和均匀地对各串联串的浮栅晶体管存储单元的沟道和源极/漏极节点预充以载流子。这些载流子通过形成于每个浮栅晶体管存储单元的源极、漏极、沟道和衬底槽之间的本征二极管耦合于串联串的沟道。随后将高传递电压施加于未选的浮栅存储单元的栅极并将高栅编程电压施加于所选的存储单元，从而允许所选存储单元根据置于位线上的编程或编程禁止电压而被编程。
在衬底槽编程中通过衬底槽对沟道进行预充电允许将较低的电压用于浮栅存储阵列的位线电路、源极线电路、译码器和检测放大器/驱动器中。这些电路的较低工作电压允许在这些器件中使用较小的电路和器件特征尺寸，这也使较小的快闪/浮栅存储阵列的设计变得可能。升压槽编程还允许在衬底/衬底槽中再次使用高电压电路，所述高电压电路用于与非快闪架构浮栅存储阵列的擦除块的大批量擦除。此外，相比升压位线或升压源极线编程方法而言，升压槽编程由于具有较复杂的电路路径和较多介于其间的电路节点而允许对预充电压进行更具体的控制。由于介入电路复杂性的减少，能更方便和均一地优化槽电压以编程并使干扰最小化。这种升压槽编程方法还在浮栅存储单元的串中建立更均一和稳定的沟道而不考虑它们各自的编程状态，这实现编程操作中更好的控制和精度。
在通过升压槽编程方法对与非架构的闪存进行编程时，衬底槽252被升高至所选的预充电平。同时，相同电平的电压被施加到连接于浮栅存储单元204的所选串联串的位线208和源极线206。或者，位线208和源极线206被设置成高阻抗模式(HiZ)并允许浮空于衬底槽252的升高电压，而不是由单独电压驱动。施加于衬底槽252的所选择电压通过源极和漏极N+扩散的结和P掺杂衬底槽252流过各浮栅晶体管202中形成的本征二极管(未图示)。各浮栅晶体管202(衬底槽252预充电压、小于二极管压降)处可见的电压对浮栅晶体管202中的载流子沟道预充电。在预充电压从衬底槽252撤去后，由于本征二极管，该沟道电压的一部分将继续保持(由于本征二极管耗尽区、控制栅和源极和漏极结，小于二极管压降的预充电压受到容性耦合的影响并按沟道对总电容的耦合比而降低)。
在串联串的浮栅晶体管存储单元的沟道被预充电后，施加于衬底槽252上的电压被降低。同时，高栅编程电压被建立在所选浮栅存储单元202的字线210上而高传递电压被建立在串联串204的未选浮栅存储单元202的字线210上。此外，根据需要将“编程”电压或“编程禁止”电压建立在位线208上，该位线208连接于包含将被编程的浮栅存储单元202的串联串204。“编程”位线电压导通漏极选择栅212，对所选串联串204的预充电沟道进行放电并允许所选浮栅存储单元202可被编程。“编程禁止”位线电压将漏极选择栅212置于截止状态并使预充电的载流子陷入浮栅存储单元204的所选串联串的沟道中，这允许载流子在电压上容性地向上耦合并阻止所选串联串204的浮栅存储单元202的编程。所选存储单元202上的栅编程电压随后将串联串204的所选浮栅存储单元202编程为编程状态或禁止状态(逻辑“0”或逻辑“1”)，这取决于施加于所连接的位线208上的编程或编程禁止电压。
图5示出具有编程电压和编程禁止电压的升压槽编程操作中的与非快闪架构浮栅存储阵列的波形图500。在图5中，与非架构浮栅单元202串联串204通过它们的源极/漏极阱本征二极管被预充电以衬底槽252上的5V电压502。同时，连接于浮栅存储单元202的所选串联串204的位线208和源极线206被设置成高阻模式并允许其跟随低于二极管压降的P+衬底槽252预充电压至大约4.5V的电压504、506。或者，可将4.5V电压504、506施加到连接于浮栅存储单元202的所选串联串204的位线208和源极线206。不被驱动或被最小程度驱动的浮动的或低电压的位线208和源极线206允许在位线和源极线电路、译码电路和任何支持电路中使用具有较小器件特征尺寸的低电压电路器件。
如图5所示，在升压槽编程操作中，漏极选择栅212被施加于漏极选择栅控制线214的1V电压508导通，从而允许位线电压504从位线208连接到所选串联串204。源极选择栅216被施加于源极选择栅控制线218的0V电压512截止，从而将源极线206的4.5V电压506从所选的串联串204绝缘。或者，为了减少源极选择栅216击穿损坏的可能性，源极选择栅216被施加于源极选择栅控制线218的1V电压510导通，从而允许将4.5V电压506从源极线206连接到所选的串联串204。串联串204的浮栅存储单元202的字线210被保持在0V电压522或设置在高阻模式并允许浮空520。施加于衬底槽252的5V预充电压502流过形成于沟道、源极阱、漏极阱和衬底槽252之间的各浮栅晶体管202内的本征二极管(未图示)。在各浮栅晶体管202处观察到的电压(小于二极管压降的衬底槽252预充电压)对浮栅晶体管202中的载流子沟道进行预充电。要注意沟道、源极、漏极中的本征二极管允许在撤去预充电压后，使预充电压和所产生的载流子沟道保持在沟道中。
当5V的衬底槽252预充电压502降低并且衬底槽252放电514时，20V的高栅编程电压516被施加于所选浮栅存储单元202的字线210上而10V高传递电压518被施加于串联串204的未选浮栅存储单元202的字线210上，将它们导通。在这之后或与此同时，所希望的0V“编程”电压或Vcc的“编程禁止”电压524被建立在连接于串联串204的位线208上。施加于所连接位线208上的电压与20V的栅编程电压516一起使预充电的载流子陷入所选串联串204的沟道中，或将载流子放电以将所选浮栅存储单元202编程为编程状态或禁止状态(逻辑“0”或逻辑“1”)。
要注意，本发明的与非架构闪存器件的实施例如图5所示，当施加高选择10V字线电压518和栅编程20V字线电压516之后，升压槽5V电压502被少量撤去，以使字线电压达到大约5V或6V。这能够更好地使预充电沟道耦合到编程电压。然而要注意在本发明其它实施例中，可改变字线电压516、518、衬底槽电压502和位线电压524、526的相对定时，以允许对预充电值和禁止特性的不同优化。
还应当注意，本领域内技术人员通过利用这里公开的内容则能够理解，其它编程电平和序列也是可行的，并对于升压衬底/衬底槽与非架构闪存方法和本发明的阵列实施例来说是明显的。
结论
这里描述了升压衬底槽/衬底浮栅存储单元编程过程，它将电压施加给与非闪存阵列的衬底或衬底“槽”以在将高栅编程电压施加于所选浮栅存储单元的栅极并根据需要耦合编程或编程禁止电压以编程所选浮栅存储单元之前，对浮栅存储单元中的载流子沟道进行充电。使用升压槽编程方法避免了在对浮栅存储单元编程期间能够承受或承载高电压的与非快闪阵列的位线和/或源极线电路设计的需要并允许再次使用连接于衬底槽的块擦除高电压电路。这使得与非闪存阵列被设计以较小型电路设计和/或较小型电路特征元件。该升压槽编程方法还允许产生易于调整并具有更均一性质的预充电沟道。
尽管在本文中已对特定实施例进行了示出和说明，本领域内技术人员能够理解任何被分析认为能实现相同目的的配置可代替所示出的特定实施例。对本发明的多种更改对本领域内技术人员而言是明显的。因此，本申请旨在覆盖本发明的任何更改和变化。本发明很明显地仅受下面的权利要求及其等效物的限制。

Claims (21)

1.一种通过利用升压衬底/槽来运作非易失性存储器件的方法，其特征在于，所述方法包括：
通过衬底槽将预充电压耦合于一与非架构存储阵列的多个浮栅存储单元上的多个沟道，其中所述多个浮栅存储单元被耦合成多个串；
撤去所述预充电压；
在撤去所述预充电压后，将栅编程电压耦合到所选数量的串中的每个串的所选浮栅存储单元的栅极；以及
有选择地将编程电压或编程禁止电压耦合于所选数量的串中的每个串的沟道。
2.如权利要求1所述的方法，其特征在于，还包括在解除耦合所述预充电压后将所述栅编程电压耦合于所选数量的串中的每个串的所选浮栅存储单元的栅极。
3.如权利要求1所述的方法，其特征在于，还包括在解除耦合所述预充电压前将所述栅编程电压耦合于所选数量的串中的每个串的所选浮栅存储单元的栅极。
4.如权利要求1所述的方法，其特征在于，还包括将所述栅编程电压耦合于所选数量的串中的每个串的所选浮栅存储单元的栅极并在所述栅编程电压已达到所选电压电平后解除对所述预充电压的耦合。
5.如权利要求1所述的方法，其特征在于，还包括通过漏极选择栅晶体管将所述编程电压或编程禁止电压有选择地耦合于所选数量的串中的每串的沟道。
6.如权利要求1-5任何一项所述的方法，其特征在于，还包括当将所述栅编程电压耦合于所选数量的串中的每个串的所选浮栅存储单元的栅极时，将所述编程电压或编程禁止电压有选择地耦合于所选数量的串中的每个串的沟道。
7.如权利要求1-5任何一项所述的方法，其特征在于，还包括将所述编程电压或编程禁止电压有选择地耦合于所选数量的串中的每个串的第一个浮栅存储单元的漏极。
8.一种利用升压衬底/槽的存储器件，其特征在于，所述存储器件包括：衬底槽；
与形成在所述衬底槽中的至少一个额外浮栅存储单元串联的浮栅存储单元；
耦合于所述浮栅存储单元的栅极的字线；
耦合于所述浮栅存储单元的漏极的位线；以及
耦合于所述浮栅存储单元的源极的源极线，
其中所述存储器件适于用衬底槽上的预充电压对所述浮栅存储单元中的沟道预充电并用所述栅极上的浮栅编程电压以及有选择地耦合于所述漏极的编程电压或编程禁止电压而对所述浮栅存储单元进行编程。
9.如权利要求8所述的存储器件，其特征在于，所述存储器件适于通过将所述栅编程电压施加于所述栅极和将所述编程电压或编程禁止电压施加于所述漏极、而在对所述浮栅存储单元编程前，撤去所述衬底槽的所述预充电压。
10.如权利要求8所述的存储器件，其特征在于，所述存储器件适于在将所述栅编程电压施加于所述栅极和将所述编程电压或编程禁止电压施加于所述漏极之后，将所述衬底槽的所述预充电压撤去。
11.如权利要求10所述的存储器件，其特征在于，所述存储器件适于在所述栅编程电压已被施加于所述栅极并达到所选的电压电平后，撤去所述衬底槽的所述预充电压。
12.如权利要求8-11任何一项所述的存储器件，其特征在于，所述浮栅存储单元是配置在存储阵列中的多个浮栅存储单元中的一个，其中所述多个存储单元耦合于多个存储单元串，其中每串中的浮栅存储单元都从源极到漏极串联耦合，每串的第一个浮栅存储单元的漏极耦合于所述位线而每串的最后一个浮栅存储单元的源极耦合于所述源极线。
13.如权利要求12所述的存储器件，其特征在于，浮栅存储单元的每个串的第一个浮栅存储单元的漏极耦合于漏极选择栅晶体管而最后一个浮栅存储单元的源极耦合于源极选择栅晶体管。
14.如权利要求12所述的存储器件，其特征在于，所述存储器件适于用所述衬底槽上的所述预充电压对所述浮栅存储单元的所选串的沟道预充电，适于用所选浮栅存储单元的栅极上的栅编程电压以及有选择地耦合于所选串的第一个浮栅存储单元的漏极的编程电压或编程禁止电压对该串的所选浮栅存储单元进行编程。
15.如权利要求12所述的存储器件，其特征在于，所述存储器件适于将传递电压耦合于浮栅存储单元的所选串的未选浮栅存储单元。
16.一种包含利用升压衬底/槽的闪存器件的系统，其特征在于，所述系统包括：耦合于所述闪存器件的主机，其中所述闪存器件包括：
形成在至少一个衬底槽上的与非架构存储阵列，所述与非架构存储阵列具有以行和列配置并耦合成多个串的多个浮栅存储单元；
多条字线，其中每条字线耦合于浮栅存储单元的一行的一个或多个栅极；
多条位线，其中每条位线耦合于一个或多个串的第一个浮栅存储单元的漏极；
至少一条源极线，其中所述至少一条源极线耦合于一个或多个串的最后一个浮栅存储单元的源极；
其中所述闪存器件适于耦合至少一个衬底槽上的预充电压以便对浮栅存储单元的多个串中的沟道进行预充电；以及
其中所述闪存器件适于通过所耦合的字线将栅编程电压施加于所选浮栅存储单元的栅极以及通过所耦合的位线施加所选编程电压或编程禁止电压，从而对浮栅存储单元的所选数量的串中的每个串的所选浮栅存储单元进行编程。
17.如权利要求16所述的系统，其特征在于，所述闪存器件适于在通过所耦合的字线将栅编程电压施加于所选浮栅存储单元的栅极并通过所耦合的位线施加所选编程电压或编程禁止电压而对浮栅存储单元的所选数量的串中的每个串的所选浮栅存储单元进行编程之前，将所耦合的所述衬底槽的所述预充电压撤去。
18.如权利要求16所述的系统，其特征在于，所述闪存器件适于在将所述栅编程电压施加于所选浮栅存储单元的栅极后，将所耦合的所述衬底槽的所述预充电压撤去。
19.如权利要求18所述的系统，其特征在于，所述闪存器件适于在所述栅编程电压已被施加于所选浮栅存储单元的栅极并达到预定的电压电平后，将所述衬底槽的所述预充电压撤去。
20.如权利要求16-19任何一项所述的系统，其特征在于，所述闪存器件适于有选择地调整所述衬底槽的所述预充电压。
21.如权利要求16-19任何一项所述的系统，其特征在于，所述主机是处理器或计算机系统。
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