CN116437669A - Nor闪存阵列及其操作方法 - Google Patents

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CN116437669A CN202310417597.9A CN202310417597A CN116437669A CN 116437669 A CN116437669 A CN 116437669A CN 202310417597 A CN202310417597 A CN 202310417597A CN 116437669 A CN116437669 A CN 116437669A
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Abstract

本发明提供一种Nor闪存阵列。该Nor闪存阵列包括行列排布的多个存储单元，多个存储单元位于基底的一阱区的范围内，每个存储单元包括串联的多个存储管；阱区的基底顶部具有第一掺杂区，同一存储单元中，多个存储管的栅极结构沿列方向排布在第一掺杂区的基底上方，第一掺杂区中与一存储管的栅极结构位置对应的区域为一个存储管的沟道区，相邻两个存储管的沟道区之间未存在PN结，且相邻两个存储管通过相邻两个存储管的栅极结构之间的第一掺杂区连接，如此有利于增加存储管的沟道长度，提高存储管的控制性，同时使得存储管之间的排列更加紧密，提高Nor闪存阵列的性能和经济性。本发明还提供上述Nor闪存阵列的操作方法。

Description

Nor闪存阵列及其操作方法
技术领域
本发明涉及存储技术领域，特别涉及一种Nor闪存阵列及其操作方法。
背景技术
闪存(FlashMemory)是一种非易失性(或非挥发性，Nonvolatile)的半导体存储芯片，其在断电情况下仍能保持所存储的数据信息。而且，闪存具有体积小、功耗低、不易受物理破坏的优点，因而得到了广泛的应用。传统NOR闪存阵列有1T(1-Transistor，单晶体管)结构、2T(2-Transistor，双晶体管)结构或是分离栅(SplitGate)结构。1T结构虽然单元存储面积小，但编程和读取功耗相对较大；2T结构增加了选择管，电流有所改善，但单元存储面积较大。
此外，随着工艺节点的缩小，现有的Nor闪存阵列中的存储管容易出现短沟道(shortchannel)效应，存储管的漏电流较大，且存储管的控制难度大。
发明内容
本发明提供一种Nor闪存阵列，该Nor闪存阵列中相邻两个存储管的沟道区之间无PN结，有利于增加存储管的沟道长度，提高存储管的控制性，同时使得存储管之间的排列更加紧密，提高Nor闪存阵列的性能和经济性。本发明还提供一种Nor闪存阵列的操作方法。
为了实现上述目的，本发明提供一种Nor闪存阵列。所述Nor闪存阵列包括行列排布的多个存储单元，所述多个存储单元位于基底的一阱区的范围内，每个所述存储单元包括串联的多个存储管；所述阱区的基底顶部具有第一掺杂区，同一所述存储单元中，多个所述存储管的栅极结构沿列方向排布在所述第一掺杂区的基底上方，所述第一掺杂区中与一所述存储管的栅极结构位置对应的区域为一个所述存储管的沟道区，相邻两个存储管的沟道区之间未存在PN结，且相邻两个存储管通过所述相邻两个存储管的栅极结构之间的第一掺杂区连接。
可选的，每个所述存储单元还包括一位线选择管和一源线选择管；同一所述存储单元中，所述位线选择管和所述源线选择管位于所述串联的多个存储管的两端，所述位线选择管靠近存储管的一端与相邻的存储管连接，所述源线选择管靠近存储管的一端与相邻的存储管连接，所述源线选择管远离存储管的一端与共同源线连接；同一行的所述存储单元的所述位线选择管的栅极结构电连接同一条位线选择线；同一行的所述存储单元的所述源线选择管的栅极结构电连接同一条源线选择线。
可选的，所述Nor闪存阵列还包括多条位线和多条字线；一条所述位线电连接同一列的所述存储单元中的所述位线选择管的远离存储管的一端；一条所述字线电连接同一行的所述存储单元中的同一行的所述存储管的栅极结构。
可选的，所述阱区的基底顶部具有位于所述第一掺杂区两侧的第二掺杂区和第三掺杂区，且所述第二掺杂区和所述第三掺杂区均与所述第一掺杂区相接；所述位线选择管的栅极结构位于所述第二掺杂区的基底上方，且所述第二掺杂区为所述位线选择管的沟道区；所述源线选择管的栅极结构位于所述第三掺杂区的基底上方，且所述第三掺杂区为所述源线选择管的沟道区。
可选的，所述第一掺杂区延伸至所述位线选择管的栅极结构的靠近存储管的侧表面下方，且所述第一掺杂区延伸至所述源线选择管的栅极结构的靠近存储管的侧表面的下方；所述位线选择管与相邻的存储管之间通过所述第一掺杂区连接；所述源线选择管与相邻的存储管之间通过所述第一掺杂区连接。
可选的，所述位线选择管的沟道和所述源线选择管的沟道均为增强型沟道。
可选的，所述存储管的沟道为自对准本征耗尽型沟道。
本发明还提供一种Nor闪存阵列的操作方法，用于对上述的Nor闪存阵列进行读取操作，该Nor闪存阵列的操作方法包括：将需要读取的存储单元称为选中存储单元，将所述选中存储单元中的需要读取的存储管称为选中存储管；所述选中存储单元连接的位线选择线施加第一开启电压；所述选中存储管连接的字线施加第一读取电压，所述选中存储单元连接的其它字线均施加第二开启电压；所述选中存储单元连接的源线选择线施加第三开启电压；所述选中存储单元的源线选择管连接的共同源线施加零伏电压；对所述阱区施加零伏电压；所述选中存储单元连接的位线施加第二读取电压；与所述选中存储单元不同行的未选中存储单元连接的位线选择线和源线选择线均施加零伏电压；以及与所述选中存储单元不同行的未选中存储单元连接的字线均施加零伏电压或悬置。
本发明还提供一种Nor闪存阵列的操作方法，用于对上述的Nor闪存阵列进行编程操作，该Nor闪存阵列的操作方法包括：将需要编程的存储单元称为选中存储单元，将所述选中存储单元中的需要编程的存储管称为选中存储管；所述选中存储单元连接的位线选择线施加抑制电压；所述选中存储管连接的字线施加第一正电压，所述选中存储单元中与所述选中存储管相邻的存储管连接的字线施加第一负电压，所述选中存储单元中其余存储管连接的字线施加开启电压；所述选中存储单元连接的源线选择线施加第二负电压，所述第二负电压小于所述第一负电压；所述选中存储单元的源线选择管连接的共同源线施加第二负电压；对所述阱区施加第二负电压；所述选中存储单元连接的位线施加第二负电压，与所述选中存储单元同行的其它存储单元连接的位线施加抑制电压；以及与所述选中存储单元不同行的未选中存储单元连接的位线选择线、源线选择线和字线均施加第二负电压。
本发明还提供一种Nor闪存阵列的操作方法，用于对上述的Nor闪存阵列进行擦除操作，该Nor闪存阵列的操作方法包括：将需要擦除的存储单元称为选中存储单元；所述选中存储单元连接的位线选择线施加正电压；所述选中存储单元连接的字线施加负电压；所述选中存储单元连接的源线选择线施加正电压；所述选中存储单元的源线选择管连接的共同源线施加正电压；对所述阱区施加正电压；所述选中存储单元连接的位线施加正电压；以及与所述选中存储单元不同行的未选中存储单元连接的位线选择线、源线选择线和字线均施加正电压。
本发明提供的Nor闪存阵列与传统的Nor闪存阵列相比，同一存储单元中，相邻两个存储管的沟道区之间不需要形成导电类型与沟道区不同的源漏区，相邻两个存储管的沟道区之间未存在PN结，且相邻两个存储管通过相邻两个存储管的栅极结构之间的第一掺杂区连接，如此有利于增加存储管的沟道长度，增强存储管的可控性，提高Nor闪存阵列的性能，且使得存储管之间的排列更加紧凑，可以节约芯片的有效面积，进而可以减小芯片尺寸，提高Nor闪存阵列的经济性。
进一步的，每个存储单元还包括位于串联的多个存储管两端的位线选择管和源线选择管，增加了位线选择管和源线选择管使得Nor闪存阵列的读取操作简单方便。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1为本发明一实施例提供的Nor闪存阵列的局部剖面示意图。
图2为本发明一实施例提供的Nor闪存阵列的架构图。
图3为本发明一实施例提供的Nor闪存阵列在进行读取操作时的电压施加示意图。
图4为本发明一实施例提供的Nor闪存阵列在进行编程操作时的电压施加示意图。
图5为本发明一实施例提供的Nor闪存阵列在进行擦除操作时的电压施加示意图。
附图标记说明：
10-基底；100-阱区；101-第一掺杂区；102-第二掺杂区；103-第三掺杂区；104-第四掺杂区；105-第五掺杂区；20-存储管；201-ONO层；202-栅电极；30-位线选择管；301-第一氧化层；302-第一栅极；40-源线选择管；401-第二氧化层；402-第二栅极；50-绝缘材料。
具体实施方式
目前的Nor闪存阵列中，相邻两个存储管的沟道区之间都存在PN结(Junction)，PN结会引起短沟道沟道(shortchannel)效应，增加存储管的漏电流，降低存储管的阈值电压，且使得存储管随着工艺节点的缩小而越来越难以控制制作。
为此，本发明提供一种Nor闪存阵列，该Nor闪存阵列中的相邻两个存储管的沟道区之间无PN结，有利于增加存储管的沟道长度，提高存储管的控制性，同时使得存储管之间的排列更加紧密，提高Nor闪存阵列的性能和经济性。
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本发明一实施例提供的Nor闪存阵列的局部剖面示意图。图2为本发明一实施例提供的Nor闪存阵列的架构图。如图1和图2所示，本实施例提供的Nor闪存阵列包括行列排布的多个存储单元，所述多个存储单元位于基底10的一阱区100的范围内，每个所述存储单元包括串联的多个存储管20；阱区100的基底顶部具有第一掺杂区101，同一存储单元中，多个存储管20的栅极结构沿列方向排布在第一掺杂区101的基底上方，第一掺杂区101中与一存储管20的栅极结构位置对应的区域为一个存储管20的沟道区，相邻两个存储管20的沟道区之间未存在PN结，且相邻两个存储管20通过相邻两个存储管20的栅极结构之间的第一掺杂区101串联。
本实施例中，基底10可以硅基底，但不限于此。在其它实施例中，基底10还可以是锗基底、硅锗基底、绝缘体上硅(SiliconOnInsulator，SOI)或绝缘体上锗(GermaniumOnInsulator，GOI)等，基底10中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
本实施例中，阱区100可以通过离子注入工艺在基底10中注入掺杂剂形成，阱区100可以为P阱，但不限于此。在其它实施例中，阱区100可以为N阱。
本实施例中，如图1所示，一个存储单元包括8个存储管，但不限于此。在其它实施例中，一个存储单元中存储管的数量可以大于8个。
本实施例中，存储管20为电荷陷阱型存储管，但不限于此。在其它实施例中，存储管20还可以为浮栅型存储管。示例性的，如图1所示，存储管20的栅极结构可以包括在基底10上自下而上依次堆叠的隧道绝缘层、电荷陷阱层、阻挡绝缘层和栅电极202。隧道绝缘层和阻挡绝缘层的材料包括氧化硅，电荷陷阱层的材料包括氮化硅，隧道绝缘层、电荷陷阱层和阻挡绝缘层可以组合为ONO层201。
本实施例中，第一掺杂区101中与一存储管20的栅极结构位置对应的区域为一个存储管20的沟道区，存储管20的沟道为自对准沟道。第一掺杂区101可以通过在阱区100的基底顶部进行离子注入形成，可以通过控制离子注入工艺的条件来调节存储管20的阈值电压，使得存储管20的沟道为本征耗尽型(depletionmode)沟道，即存储管20为常开模式。存储管20在数据操作过程中可以通过擦除或者编程而得到不同的阈值电压。而存储管20之间的沟道则保持常开模式。
参考图1所示，相邻两个存储管20的栅极结构之间填充有绝缘材料50。绝缘材料50的材料可以包括氧化物或氮化物中的至少一种。本实施例中，同一存储单元的相邻两个存储管的栅极结构之间的距离在10nm左右。
继续参考图1和图2所示，每个存储单元还包括一位线选择管30和一源线选择管40；同一存储单元中，位线选择管30和源线选择管40位于串联的多个存储管20的两端，位线选择管30靠近存储管的一端与相邻的存储管20连接，源线选择管40靠近存储管的一端与相邻的存储管20连接，源线选择管40远离存储管的一端与共同源线CSL连接。位线选择线BLG可以沿行方向延伸，同一行的存储单元的位线选择管30的栅极结构电连接同一条位线选择线，其中，行方向与列方向相垂直。源线选择线SLG可以沿行方向延伸，同一行的存储单元的源线选择管40的栅极结构电连接同一条源线选择线。
本实施例中，位线选择管30和源线选择管40均可以为NMOS型晶体管，但不限于此。在其它实施例中。位线选择管30和源线选择管40还可以为PMOS型晶体管。
参考图1和图2所示，Nor闪存阵列还包括多条位线(Bitline，BL)和多条字线(Wordline，WL)。位线可以沿着存储单元中多个存储管20的排列方向延伸，即位线可以沿列方向延伸，一条位线电连接同一列的存储单元中所有的位线选择管30的远离存储管的一端。字线可以沿行方向延伸，一条字线电连接同一行的存储单元中的同一行所有的存储管20的栅极结构。
本实施例中，存储单元中的多个存储管20均通过同一存储单元中的位线选择管30与位线连接，存储单元中的多个存储管20均通过同一存储单元中的源线选择管40与共同源线连接。
参考图1所示，阱区100的基底顶部具有位于第一掺杂区101两侧的第二掺杂区102和第三掺杂区103，且第二掺杂区102和第三掺杂区103均与第一掺杂区101相接；位线选择管30的栅极结构位于第二掺杂区102的基底上方，第二掺杂区102为位线选择管30的沟道区；源线选择管40的栅极结构位于第三掺杂区103的基底上方，第三掺杂区103为源线选择管40的沟道区。
需要说明的是，通过调整第二掺杂区102和第三掺杂区103的注入条件，可以调整位线选择管30和源线选择管40的阈值电压，使得位线选择管30的沟道和源线选择管40的沟道均为增强型(Enhancementmode channel)沟道。
参考图1所示，位线选择管30的栅极结构包括位于基底10上第一氧化层301和位于第一氧化层301上的第一栅极302。源线选择管40的栅极结构包括位于基底10上的第二氧化层401和位于第二氧化层401上的第二栅极402。
本实施例中，参考图1所示，第一掺杂区101可以延伸至位线选择管30的栅极结构的靠近存储管20的侧表面下方，也就是说，在基底10的厚度方向上，第一掺杂区101的边界可以与位线选择管30的栅极结构的靠近存储管20的侧表面对齐。第一掺杂区101还可以延伸至源线选择管40的栅极结构的靠近存储管20的侧表面的下方，也就是说，在基底10的厚度方向上，第一掺杂区101的边界可以与源线选择管40的栅极结构的靠近存储管20的侧表面对齐。在图1的水平方向上，第一掺杂区101可以与第二掺杂区102相接，第一掺杂区101还可以与第三掺杂区103相接。
位线选择管30与相邻的存储管20之间可以通过第一掺杂区101连接；源线选择管40与相邻的存储管20之间可以通过第一掺杂区101连接，如此位线选择管30的栅极结构和相邻存储管的栅极结构之间、以及源线选择管40的栅极结构和相邻存储管的栅极结构之间均不需要形成导电类型与存储管的沟道区不同的掺杂区，有助于缩短存储管的栅极结构与位线选择管30的栅极结构之间的距离，以及缩短存储管的栅极结构与源线选择管40的栅极结构之间的距离。
参考图1所示，阱区100的基底顶部还可以形成有第四掺杂区104和第五掺杂区105，第四掺杂区104位于位线选择管30的栅极结构的远离存储管的一侧且与第二掺杂区102相接，第五掺杂区105位于源线选择管40的栅极结构的远离存储管的一侧且与第三掺杂区103相接。本实施例中，第四掺杂区104和第五掺杂区105均可以为N型掺杂区，但不限于此。第四掺杂区104为位线选择管30的一源漏区，第一掺杂区101靠近第一栅极302的部分为位线选择管30的另一源漏区。第五掺杂区105为源线选择管40的一源漏区，第一掺杂区101靠近第二栅极402的部分为源线选择管40的另一源漏区。
第四掺杂区104的基底上方形成有位线BL，且第四掺杂区104与位线BL电连接，第五掺杂区105的基底上方形成有共同源线CSL，且第五掺杂区105与共同源线CSL电连接。
本实施例中，对存储管20进行擦除操作和编程操作均可以采用FN隧穿效应。
本实施例提供的Nor闪存阵列与传统的Nor闪存阵列相比，同一存储单元中，相邻两个存储管的沟道区之间不需要形成导电类型与沟道区不同的源漏区，相邻两个存储管20的沟道区之间未存在PN结，且相邻两个存储管通过相邻两个存储管的栅极结构之间的第一掺杂区连接，如此有利于增加存储管的沟道长度，增强存储管的可控性，提高Nor闪存阵列的性能，且使得存储管之间的排列更加紧凑，可以节约芯片的有效面积，进而可以减小芯片尺寸，提高Nor闪存阵列的经济性。此外，存储单元中增加了位线选择管和源线选择管，使得Nor闪存阵列的读取操作简单方便。
本实施例还提供一种Nor闪存阵列的操作方法，用于对上述的Nor闪存阵列进行读取操作。该Nor闪存阵列的操作方法包括：将需要读取的存储单元称为选中存储单元，将选中存储单元中的需要读取的存储管称为选中存储管；所述选中存储单元连接的位线选择线施加第一开启电压；所述选中存储管连接的字线施加第一读取电压，所述选中存储单元连接的其它字线均施加第二开启电压；所述选中存储单元连接的源线选择线施加第三开启电压；所述选中存储单元的源线选择管连接的共同源线施加零伏电压；对所述阱区施加零伏电压；所述选中存储单元连接的位线施加第二读取电压；与所述选中存储单元不同行的未选中存储单元连接的位线选择线和源线选择线均施加零伏电压；以及与所述选中存储单元不同行的未选中存储单元连接的字线均施加零伏电压或悬置。
图3为本发明一实施例提供的Nor闪存阵列在进行读取操作时的电压施加示意图。示例性的，参考图3所示，以第一行的存储单元为选中存储单元，以选中存储单元的第二行的存储管为选中存储管为例，在进行读取操作时，选中存储单元连接的位线选择线BLG施加第一开启电压Vpass1，使得选中存储单元的位线选择管30开启；选中存储管连接的字线WL01施加第一读取电压Vread1，选中存储单元连接的其它字线WL00、WL02、…、WLn均施加第二开启电压Vpass2，使位线上的电压可以传递到选中存储管；选中存储单元连接的源线选择线SLG施加第三开启电压Vpass3，使选中存储单元的源线选择管40开启；选中存储单元的源线选择管40连接的共同源线CSL施加零伏电压；对阱区施加零伏电压，即Vwell＝0V；选中存储单元连接的位线BL00、BL01、…、BLm施加第二读取电压Vread2；与选中存储单元不同行的未选中存储单元，即第二行的存储单元连接的位线选择线BLG和源线选择线SLG均施加零伏电压；以及与选中存储单元不同行的未选中存储单元连接的字线均施加零伏电压或悬置(Float)。
其中，第二读取电压可以大于第一读取电压；第一开启电压可以等于第三开启电压。示例性的，在进行读取操作时，第一开启电压Vpass1为3V，第二开启电压Vpass2为2.5V，第一读取电压Vread1为0伏，第三开启电压Vpass3为3V，第二读取电压Vread2为0.6V，但不限于此。
本实施例还提供一种Nor闪存阵列的操作方法，用于对上述的Nor闪存阵列进行编程操作。该Nor闪存阵列的操作方法包括：将需要编程的存储单元称为选中存储单元，将所述选中存储单元中的需要编程的存储管称为选中存储管；所述选中存储单元连接的位线选择线施加抑制电压；所述选中存储管连接的字线施加第一正电压，所述选中存储单元中与所述选中存储管相邻的存储管连接的字线施加第一负电压，所述选中存储单元中其余存储管连接的字线施加开启电压；所述选中存储单元连接的源线选择线施加第二负电压，所述第二负电压小于所述第一负电压；所述选中存储单元的源线选择管连接的共同源线施加第二负电压；对所述阱区施加第二负电压；所述选中存储单元连接的位线施加第二负电压，与所述选中存储单元同行的未选中存储单元连接的位线施加抑制电压；以及与所述选中存储单元不同行的未选中存储单元连接的位线选择线、源线选择线和字线均施加第二负电压。
图4为本发明一实施例提供的Nor闪存阵列在进行编程操作时的电压施加示意图。参考图4所示，以第一行第一列的存储单元为选中存储单元，以选中存储单元中的第二行的存储管为选中存储管，第二行的存储单元以及第二列至第m+1列的存储单元均为未选中存储单元，在进行编程操作时，选中存储单元连接的位线选择线BLG施加抑制电压Vinhibit；选中存储管连接的字线WL01施加第一正电压Vhigh，选中存储单元中与选中存储管相邻的存储管连接的字线WL00和WL02施加第一负电压Vdecouple，选中存储单元中其余存储管连接的字线WLn施加开启电压Vpass；选中存储单元连接的源线选择线SLG施加第二负电压Vlow，第二负电压Vlow小于第一负电压Vdecouple；选中存储单元的源线选择管40连接的共同源线CSL施加第二负电压Vlow；对阱区施加第二负电压，即Vwell＝Vlow；以及选中存储单元连接的位线BL00施加施加第二负电压Vlow，与选中存储单元同行的未选中存储单元连接的位线BL01、…、BLm施加抑制电压Vinhibit；以及与选中存储单元不同行的未选中存储单元连接的位线选择线BLG、源线选择线SLG和字线均施加第二负电压Vlow。
示例性的，在进行编程操作时，抑制电压Vinhibit为-1V，第一负电压Vdecouple为-3V，第二负电压Vlow为-6V，第一正电压Vhigh为5V，开启电压Vpass为-1V。
需要说明的是，在对该Nor闪存阵列进行编程操作时，选中存储单元中与选中存储管相邻的存储管连接的字线施加第一负电压Vdecouple，该第一负电压Vdecouple为钳制电压，该电压使得与选中存储管相邻的存储管关闭，如此选中存储管的沟道区被相邻的存储管的沟道区隔离，使得选中存储管的寄生电容变小很多，且使得选中存储管的电势差更高，从而有助于降低编程操作对与选中存储管相邻的存储管所产生的干扰。
本实施例还提供一种Nor闪存阵列的操作方法，用于对上述的Nor闪存阵列进行擦除操作。该Nor闪存阵列的操作方法包括：将需要擦除的存储单元称为选中存储单元；所述选中存储单元连接的位线选择线施加正电压；所述选中存储单元连接的字线施加负电压；所述选中存储单元连接的源线选择线施加正电压；所述选中存储单元的源线选择管连接的共同源线施加正电压；对所述阱区施加正电压；所述选中存储单元连接的位线施加正电压；以及与所述选中存储单元不同行的未选中存储单元连接的位线选择线、源线选择线和字线均施加正电压。
图5为本发明一实施例提供的Nor闪存阵列在进行擦除操作时的电压施加示意图。参考图5所示，第一行的存储单元为选中存储单元，以选中存储单元中所有的存储管为选中存储管为例，在进行擦除操作时，选中存储单元连接的位线选择线BLG施加正电压Vhigh；选中存储单元连接的字线WL00、…、WLn施加负电压Vlow，选中存储单元连接的源线选择线SLG施加正电压Vhigh；选中存储单元的源线选择管连接的共同源线CSL施加正电压Vhigh；对阱区施加正电压，即Vwell＝Vhigh；选中存储单元连接的位线BL00、……、BLm施加正电压Vhigh；以及与选中存储单元不同行的未选中存储单元，即第二行的存储单元，连接的位线选择线、源线选择线和字线均施加正电压Vhigh。
示例性的，在进行擦除操作时，正电压Vhigh为6V，负电压Vlow为-6V，但不限于此。
需要说说明的是，对上述Nor闪存阵列进行读取操作、编程操作和擦除操作时，均基于存储管的擦除状态的阈值电压分布为负且编程状态的阈值电压分布为正进行操作。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种Nor闪存阵列，其特征在于，包括行列排布的多个存储单元，所述多个存储单元位于基底的一阱区的范围内，每个所述存储单元包括串联的多个存储管；所述阱区的基底顶部具有第一掺杂区，同一所述存储单元中，多个所述存储管的栅极结构沿列方向排布在所述第一掺杂区的基底上方，所述第一掺杂区中与一所述存储管的栅极结构位置对应的区域为一个所述存储管的沟道区，相邻两个存储管的沟道区之间未存在PN结，且相邻两个存储管通过所述相邻两个存储管的栅极结构之间的第一掺杂区连接。
2.如权利要求1所述的Nor闪存阵列，其特征在于，每个所述存储单元还包括一位线选择管和一源线选择管；同一所述存储单元中，所述位线选择管和所述源线选择管位于所述串联的多个存储管的两端，所述位线选择管靠近存储管的一端与相邻的存储管连接，所述源线选择管靠近存储管的一端与相邻的存储管连接，所述源线选择管远离存储管的一端与共同源线连接；同一行的所述存储单元的所述位线选择管的栅极结构电连接同一条位线选择线；同一行的所述存储单元的所述源线选择管的栅极结构电连接同一条源线选择线。
3.如权利要求2所述的Nor闪存阵列，其特征在于，所述Nor闪存阵列还包括多条位线和多条字线；一条所述位线电连接同一列的所述存储单元中的所述位线选择管的远离存储管的一端；一条所述字线电连接同一行的所述存储单元中的同一行的所述存储管的栅极结构。
4.如权利要求2所述的Nor闪存阵列，其特征在于，所述阱区的基底顶部具有位于所述第一掺杂区两侧的第二掺杂区和第三掺杂区，且所述第二掺杂区和所述第三掺杂区均与所述第一掺杂区相接；所述位线选择管的栅极结构位于所述第二掺杂区的基底上方，且所述第二掺杂区为所述位线选择管的沟道区；所述源线选择管的栅极结构位于所述第三掺杂区的基底上方，且所述第三掺杂区为所述源线选择管的沟道区。
5.如权利要求4所述的Nor闪存阵列，其特征在于，所述位线选择管与相邻的存储管之间通过所述第一掺杂区连接；所述源线选择管与相邻的存储管之间通过所述第一掺杂区连接。
6.如权利要求4所述的Nor闪存阵列，其特征在于，所述位线选择管的沟道和所述源线选择管的沟道均为增强型沟道。
7.如权利要求1至6任一项所述的Nor闪存阵列，其特征在于，所述存储管的沟道为自对准本征耗尽型沟道。
8.一种Nor闪存阵列的操作方法，用于对如权利要求3所述的Nor闪存阵列进行读取操作，其特征在于，包括：
将需要读取的存储单元称为选中存储单元，将所述选中存储单元中的需要读取的存储管称为选中存储管；
所述选中存储单元连接的位线选择线施加第一开启电压；
所述选中存储管连接的字线施加第一读取电压，所述选中存储单元连接的其它字线均施加第二开启电压；
所述选中存储单元连接的源线选择线施加第三开启电压；
所述选中存储单元的源线选择管连接的共同源线施加零伏电压；
对所述阱区施加零伏电压；
所述选中存储单元连接的位线施加第二读取电压；
与所述选中存储单元不同行的未选中存储单元连接的位线选择线和源线选择线均施加零伏电压；以及
与所述选中存储单元不同行的未选中存储单元连接的字线均施加零伏电压或悬置。
9.一种Nor闪存阵列的操作方法，用于对如权利要求3所述的Nor闪存阵列进行编程操作，其特征在于，包括：
将需要编程的存储单元称为选中存储单元，将所述选中存储单元中的需要编程的存储管称为选中存储管；
所述选中存储单元连接的位线选择线施加抑制电压；
所述选中存储管连接的字线施加第一正电压，所述选中存储单元中与所述选中存储管相邻的存储管连接的字线施加第一负电压，所述选中存储单元中其余存储管连接的字线施加开启电压；
所述选中存储单元连接的源线选择线施加第二负电压，所述第二负电压小于所述第一负电压；
所述选中存储单元的源线选择管连接的共同源线施加第二负电压；
对所述阱区施加第二负电压；
所述选中存储单元连接的位线施加第二负电压，与所述选中存储单元同行的其它存储单元连接的位线施加抑制电压；以及
与所述选中存储单元不同行的未选中存储单元连接的位线选择线、源线选择线和字线均施加第二负电压。
10.一种Nor闪存阵列的操作方法，用于对如权利要求3所述的Nor闪存阵列进行擦除操作，其特征在于，包括：
将需要擦除的存储单元称为选中存储单元；
所述选中存储单元连接的位线选择线施加正电压；
所述选中存储单元连接的字线施加负电压；
所述选中存储单元连接的源线选择线施加正电压；
所述选中存储单元的源线选择管连接的共同源线施加正电压；
对所述阱区施加正电压；
所述选中存储单元连接的位线施加正电压；以及
与所述选中存储单元不同行的未选中存储单元连接的位线选择线、源线选择线和字线均施加正电压。
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