CN109817624A - 存储器及其操作方法 - Google Patents

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Abstract

本发明公开了一种存储器，存储单元包括：3个依次排列在第一和第二源漏区之间的3个栅极结构；第一和第三栅极结构由第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成，形成两个存储位以及两个控制栅；第二栅结构位于第一和第三栅极结构之间并形成选择栅；由浮栅形成的两个存储位的擦除和编程操作都采用FN隧穿实现，在擦除和编程操作中第一和第二源漏区都接地，仅需对第一控制栅、选择栅和第二控制栅的电压进行控制就能实现对存储位的选定以及对选定的存储位进行擦除或编程。本发明还公开了一种存储器的操作方法。本发明能对存储单元的两个存储位进行分开操作，实现单存储位操作，实现存算一体操作。

Description

存储器及其操作方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种存储器。本发明还涉及一种存储器的操作方法。
背景技术
如图1所示，是现有存储器的存储单元(Cell)的结构图；各存储单元1包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、第一源漏区102和第二源漏区103。
所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅(Floating Gate，FG)108、第二栅介质层109和多晶硅控制栅110叠加而成。第一源漏区102和第二源漏区103通常为N+掺杂，半导体衬底101为P型掺杂的硅衬底。
所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。
所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构104的多晶硅控制栅110作为所述存储单元1的第一控制栅CCG0；所述第二栅极结构105的多晶硅栅112作为所述存储单元1的选择栅((select gate))CWL；所述第三栅极结构106的多晶硅控制栅110作为所述存储单元1的第二控制栅CCG1。
所述第一栅极结构104的浮栅108为第一存储位，所述第三栅极结构106的浮栅108为第二存储位。
第一源漏区102连接到源极S，第二源漏区103连接到漏极D。
现有存储器中，对存储位的编程通常都是采用源端热电子注入(SSI)，以对第二存储位进行编程为了说明如下：
编程的电压为：
选择栅CWL为1.4V，这会使第二栅极结构105底部的沟道形成；
第一控制栅CCG0为5V，这会使第一栅极结构104底部的沟道形成；
源极S提供一编程电流，大小如2μA；
漏极D加5.5V电压，第三控制栅CCG1加8V电压，漏极D和第三控制栅CCG1的电压会使所述第三栅极结构106底部产生较大耗尽区，电子通过沟道从源极S一侧流入到所述第三栅极结构106底部的耗尽区后会注入到所述第三栅极结构106的浮栅108中，实现编程，这种编程的电子注入方式即为源端热电子注入(SSI)，采用较小的编程电流即可实现。现有存储器无法实现单存储位操作，从而无法实现存算一体化。
发明内容
本发明所要解决的技术问题是提供一种存储器，能对存储单元的两个存储位进行分开操作，实现单存储位操作，实现存算一体操作。为此，本发明还提供一种存储器的操作方法。
为此，本发明提供一种存储器，包括多个存储单元，各所述存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区。
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；
所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区。
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构的多晶硅控制栅作为所述存储单元的第一控制栅；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第三栅极结构的多晶硅控制栅作为所述存储单元的第二控制栅。
所述第一栅极结构的浮栅为第一存储位，所述第三栅极结构的浮栅为第二存储位，所述第一存储位和所述第二存储位的擦除和编程操作都采用FN隧穿实现，在擦除和编程操作中所述第一源漏区和所述第二源漏区都接地，仅需对所述第一控制栅、所述选择栅和所述第二控制栅的电压进行控制就能实现对存储位的选定以及对选定的存储位进行擦除或编程。
进一步的改进是，各所述存储单元进行行列排列组成阵列结构，所述阵列结构为：
在同一行中，各所述存储单元的选择栅都连接到对应的字线，各所述存储单元的第一源漏区都连接到对应的源线。
在同一列中，各所述存储单元的第一控制栅都连接到对应的第一控制线，各所述存储单元的第二控制栅都连接到对应的第二控制线，各所述存储单元的第二源漏区都连接到对应的位线。
通过对所述字线、所述第一控制线和所述第二控制线的控制实现对相应的所述存储单元的存储位的选定并实现对相应的所述存储单元的存储位的擦除或编程。
通过所述源线和所述位线实现对选定的所述存储单元的存储位的读取。
进一步的改进是，所述第一源漏区和所述第二源漏区都由N+区组成，所述半导体衬底为P型掺杂。
进一步的改进是，对选定的所述存储单元的第一存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压。
对选定的所述存储单元的第二存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压。
所述存储单元对应的存储位在擦除状态具有第一阈值电压。
进一步的改进是，对选定的所述存储单元的第一存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压。
对选定的所述存储单元的第二存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压。
所述存储单元对应的存储位在编程状态具有第二阈值电压，所述第二阈值电压大于所述第一阈值电压。
进一步的改进是，对选定的所述存储单元的第一存储位进行读取时，所述选择栅加第二正电压，所述第一控制栅加第三正电压，所述第二控制栅加第四正电压，所述第一源漏区和所述第二源漏区之间连接一对读取电压。
所述第二正电压、所述第三正电压和所述第四正电压都小于所述第一正电压。
所述选择栅底部形成沟道对应的阈值电压为第三阈值电压，所述第二正电压大于等于所述第三阈值电压。
所述第三正电压大于等于所述第一阈值电压及小于所述第二阈值电压，所述第四正电压大于等于所述第二阈值电压。
进一步的改进是，所述源线被相邻行的所述存储单元共用。
进一步的改进是，所述半导体衬底为硅衬底；所述浮栅为多晶硅浮栅；所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
为解决上述技术问题，本发明提供的存储器的操作方法中存储器包括多个存储单元，各所述存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区。
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成。
所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区。
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构的多晶硅控制栅作为所述存储单元的第一控制栅；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第三栅极结构的多晶硅控制栅作为所述存储单元的第二控制栅。
所述第一栅极结构的浮栅为第一存储位，所述第三栅极结构的浮栅为第二存储位，所述第一存储位和所述第二存储位的擦除和编程操作都采用FN隧穿实现，采用如下方法对所述存储单元进行擦除或编程：
将所述第一源漏区和所述第二源漏区都接地。
对所述第一控制栅、所述选择栅和所述第二控制栅的电压进行控制来实现对存储位的选定以及对选定的存储位进行擦除或编程。
进一步的改进是，各所述存储单元进行行列排列组成阵列结构，所述阵列结构为：
在同一行中，各所述存储单元的选择栅都连接到对应的字线，各所述存储单元的第一源漏区都连接到对应的源线。
在同一列中，各所述存储单元的第一控制栅都连接到对应的第一控制线，各所述存储单元的第二控制栅都连接到对应的第二控制线，各所述存储单元的第二源漏区都连接到对应的位线。
通过对所述字线、所述第一控制线和所述第二控制线的控制实现对相应的所述存储单元的存储位的选定并实现对相应的所述存储单元的存储位的擦除或编程。
通过所述源线和所述位线实现对选定的所述存储单元的存储位的读取。
进一步的改进是，所述第一源漏区和所述第二源漏区都由N+区组成，所述半导体衬底为P型掺杂。
进一步的改进是，对选定的所述存储单元的第一存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压。
对选定的所述存储单元的第二存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压。
所述存储单元对应的存储位在擦除状态具有第一阈值电压。
进一步的改进是，对选定的所述存储单元的第一存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压。
对选定的所述存储单元的第二存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压。
所述存储单元对应的存储位在编程状态具有第二阈值电压，所述第二阈值电压大于所述第一阈值电压。
进一步的改进是，对选定的所述存储单元的第一存储位进行读取时，所述选择栅加第二正电压，所述第一控制栅加第三正电压，所述第二控制栅加第四正电压，所述第一源漏区和所述第二源漏区之间连接一对读取电压。
所述第二正电压、所述第三正电压和所述第四正电压都小于所述第一正电压。
所述选择栅底部形成沟道对应的阈值电压为第三阈值电压，所述第二正电压大于等于所述第三阈值电压。
所述第三正电压大于等于所述第一阈值电压及小于所述第二阈值电压，所述第四正电压大于等于所述第二阈值电压。
进一步的改进是，所述源线被相邻行的所述存储单元共用。
本发明存储器的存储单元包括两个对称的存储位，对存储位的编程和擦除操作仅需对第一控制栅、选择栅和第二控制栅的电压进行控制就能实现，两个源漏区即第一源漏区和第二源漏区都接地，所以本发明能对存储单元的两个存储位进行分开操作，能实现单存储位操作，最后能实现存算一体操作。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有存储器的存储单元的结构图；
图2是本发明实施例存储器的阵列结构图。
具体实施方式
本发明实施例存储器：
如图2所示，是本发明实施例存储器的阵列结构2图，本发明实施例存储器的存储单元1的结构图也请参考图1所示，本发明实施例存储器包括多个存储单元1，各所述存储单元1包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、第一源漏区102和第二源漏区103。
所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成；
所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。
所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构104的多晶硅控制栅110作为所述存储单元1的第一控制栅CCG0；所述第二栅极结构105的多晶硅栅112作为所述存储单元1的选择栅CWL；所述第三栅极结构106的多晶硅控制栅110作为所述存储单元1的第二控制栅CCG1。图1中，所述第一源漏区102连接到源极S，所述第二源漏区103连接到漏极D。
所述第一栅极结构104的浮栅108为第一存储位，所述第三栅极结构106的浮栅108为第二存储位，所述第一存储位和所述第二存储位的擦除和编程操作都采用FN隧穿实现，在擦除和编程操作中所述第一源漏区102和所述第二源漏区103都接地，仅需对所述第一控制栅CCG0、所述选择栅CWL和所述第二控制栅CCG1的电压进行控制就能实现对存储位的选定以及对选定的存储位进行擦除或编程，所述源极S和所述漏极D的电压都设置为0V。
各所述存储单元1进行行列排列组成阵列结构2，所述阵列结构2为：
在同一行中，各所述存储单元1的选择栅CWL都连接到对应的字线(WL)，图2中，所述阵列结构共有2m行以及n列，n列所述存储单元1中共包括了2n列的存储位。字线分别用WL加对应的行号表示，如WL0直至WL2m-1。
各所述存储单元1的第一源漏区102都连接到对应的源线(SL)，即通过图1中所示的源极S连接到所述源线，图2中，所述源线被相邻行的所述存储单元1共用，故共用m行所述源线，各行的源线分别用SL加源线对应的行表示，如SL0直至SLm-1。
在同一列中，各所述存储单元1的第一控制栅CCG0都连接到对应的第一控制线(CG)，各所述存储单元1的第二控制栅CCG1都连接到对应的第二控制线，由于共有2n列的存储位，各所述存储单元1的第一控制栅CCG0和第二控制栅CCG1一起采用CG加存储位的列数依次表示，如CG0、CG1直至CG2n-2和CG2n-1，其中同一列存储单元1中的第一控制线对应的列数比第二控制线对应的列数小1。各所述存储单元1的第二源漏区103都连接到对应的位线(BL)，即通过图1中所示的漏极D连接到所述位线，各列的位线分别用BL加位线对应的列表示，如BL0直至BLn-1。
通过对所述字线、所述第一控制线和所述第二控制线的控制实现对相应的所述存储单元1的存储位的选定并实现对相应的所述存储单元1的存储位的擦除或编程，所述字线、所述第一控制线和所述第二控制线会将对应的电压加到对应的所述存储单元1的所述选择栅CWL、所述第一控制栅CCG0和所述第二控制栅CCG1。
通过所述源线和所述位线实现对选定的所述存储单元1的存储位的读取，所述源线和所述位线会将对应的电压加到对应的所述存储单元1的所述源极S和所述漏极D。
本发明实施例中，所述第一源漏区102和所述第二源漏区103都由N+区组成，所述半导体衬底101为P型掺杂。
对选定的所述存储单元1的第一存储位进行擦除时，所述选择栅CWL加第一正电压，所述第一控制栅CCG0加第一负电压，所述第二控制栅CCG1加第一正电压。
对选定的所述存储单元1的第二存储位进行擦除时，所述选择栅CWL加第一正电压，所述第一控制栅CCG0加第一正电压，所述第二控制栅CCG1加第一负电压。
所述存储单元1对应的存储位在擦除状态具有第一阈值电压。
对选定的所述存储单元1的第一存储位进行编程时，所述选择栅CWL加第一负电压，所述第一控制栅CCG0加第一正电压，所述第二控制栅CCG1加第一负电压。
对选定的所述存储单元1的第二存储位进行编程时，所述选择栅CWL加第一负电压，所述第一控制栅CCG0加第一负电压，所述第二控制栅CCG1加第一正电压。
所述存储单元1对应的存储位在编程状态具有第二阈值电压，所述第二阈值电压大于所述第一阈值电压。
对选定的所述存储单元1的第一存储位进行读取时，所述选择栅CWL加第二正电压，所述第一控制栅CCG0加第三正电压，所述第二控制栅CCG1加第四正电压，所述第一源漏区102和所述第二源漏区103之间连接一对读取电压。
所述第二正电压、所述第三正电压和所述第四正电压都小于所述第一正电压。
所述选择栅CWL底部形成沟道对应的阈值电压为第三阈值电压，所述第二正电压大于等于所述第三阈值电压。
所述第三正电压大于等于所述第一阈值电压及小于所述第二阈值电压，所述第四正电压大于等于所述第二阈值电压。
本发明实施例中，所述半导体衬底101为硅衬底；所述浮栅108为多晶硅浮栅；所述第一栅介质层107的材料为氧化层，所述第二栅介质层109的材料为氧化层，所述第三栅介质层111的材料为氧化层。
本发明实施例存储器的存储单元1包括两个对称的存储位，对存储位的编程和擦除操作仅需对第一控制栅CCG0、选择栅CWL和第二控制栅CCG1的电压进行控制就能实现，两个源漏区即第一源漏区102和第二源漏区103都接地，所以本发明实施例能对存储单元1的两个存储位进行分开操作，能实现单存储位操作，最后能实现存算一体操作。
为了更加详细说明本发明实施例存储器的存储单元1对应的操作包括擦除、编程和读取的工作原理，现结合对应的电学数值来说明，以对图1中的所述第一栅极结构104对应的第一存储位进行操作为例：
擦除操作：所述选择栅CWL加+6V，所述第一控制栅CCG0加-6V，所述第二控制栅CCG1加+6V，所述源极S和所述漏极D的电压都设置为0V；可以看出，这里，第一正电压为+6V，第一负电压为-6V。
编程操作：所述选择栅CWL加-6V，所述第一控制栅CCG0加+6V，所述第二控制栅CCG1加-6V，所述源极S和所述漏极D的电压都设置为0V。
读取操作：所述选择栅CWL加2V，所述第一控制栅CCG0加1V，所述第二控制栅CCG1加5V，所述源极S加Vio0，所述源极S加Vio1。其中，第二电压对应于2V，第三正电压对应于1V，第四正电压对应于5V，Vio0和Vio1对应于所述第一源漏区102和所述第二源漏区103之间的读取电压。显然，2V大于第三阈值电压从而会使所述选择栅CWL底部形成沟道；1V大于等于所述第一阈值电压及小于所述第二阈值电压，从而能准确的读取所述第一控制栅CCG0所存储的信息；5V大于等于所述第二阈值电压，从而能在所述第二控制栅CCG1的底部形成沟道。
本发明存储器的操作方法：
为解决上述技术问题，本发明提供的存储器的操作方法中存储器包括多个存储单元1，各所述存储单元1包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、第一源漏区102和第二源漏区103。
所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。
所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构104的多晶硅控制栅110作为所述存储单元1的第一控制栅CCG0；所述第二栅极结构105的多晶硅栅112作为所述存储单元1的选择栅CWL；所述第三栅极结构106的多晶硅控制栅110作为所述存储单元1的第二控制栅CCG1。图1中，所述第一源漏区102连接到源极S，所述第二源漏区103连接到漏极D。
所述第一栅极结构104的浮栅108为第一存储位，所述第三栅极结构106的浮栅108为第二存储位，所述第一存储位和所述第二存储位的擦除和编程操作都采用FN隧穿实现，采用如下方法对所述存储单元1进行擦除或编程：
将所述第一源漏区102和所述第二源漏区103都接地。
对所述第一控制栅CCG0、所述选择栅CWL和所述第二控制栅CCG1的电压进行控制来实现对存储位的选定以及对选定的存储位进行擦除或编程。
如图2所示，各所述存储单元1进行行列排列组成阵列结构2，所述阵列结构2为：
在同一行中，各所述存储单元1的选择栅CWL都连接到对应的字线，各所述存储单元1的第一源漏区102都连接到对应的源线。所述源线被相邻行的所述存储单元1共用。
在同一列中，各所述存储单元1的第一控制栅CCG0都连接到对应的第一控制线，各所述存储单元1的第二控制栅CCG1都连接到对应的第二控制线，各所述存储单元1的第二源漏区103都连接到对应的位线。
通过对所述字线、所述第一控制线和所述第二控制线的控制实现对相应的所述存储单元1的存储位的选定并实现对相应的所述存储单元1的存储位的擦除或编程。
通过所述源线和所述位线实现对选定的所述存储单元1的存储位的读取。
本发明实施例方法中，所述第一源漏区102和所述第二源漏区103都由N+区组成，所述半导体衬底101为P型掺杂。
对选定的所述存储单元1的第一存储位进行擦除时，所述选择栅CWL加第一正电压，所述第一控制栅CCG0加第一负电压，所述第二控制栅CCG1加第一正电压。
对选定的所述存储单元1的第二存储位进行擦除时，所述选择栅CWL加第一正电压，所述第一控制栅CCG0加第一正电压，所述第二控制栅CCG1加第一负电压。
所述存储单元1对应的存储位在擦除状态具有第一阈值电压。
对选定的所述存储单元1的第一存储位进行编程时，所述选择栅CWL加第一负电压，所述第一控制栅CCG0加第一正电压，所述第二控制栅CCG1加第一负电压。
对选定的所述存储单元1的第二存储位进行编程时，所述选择栅CWL加第一负电压，所述第一控制栅CCG0加第一负电压，所述第二控制栅CCG1加第一正电压。
所述存储单元1对应的存储位在编程状态具有第二阈值电压，所述第二阈值电压大于所述第一阈值电压。
对选定的所述存储单元1的第一存储位进行读取时，所述选择栅CWL加第二正电压，所述第一控制栅CCG0加第三正电压，所述第二控制栅CCG1加第四正电压，所述第一源漏区102和所述第二源漏区103之间连接一对读取电压。
所述第二正电压、所述第三正电压和所述第四正电压都小于所述第一正电压。
所述选择栅CWL底部形成沟道对应的阈值电压为第三阈值电压，所述第二正电压大于等于所述第三阈值电压。
所述第三正电压大于等于所述第一阈值电压及小于所述第二阈值电压，所述第四正电压大于等于所述第二阈值电压。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种存储器，其特征在于：包括多个存储单元，各所述存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；
所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；
所述第一栅极结构的多晶硅控制栅作为所述存储单元的第一控制栅；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第三栅极结构的多晶硅控制栅作为所述存储单元的第二控制栅；
所述第一栅极结构的浮栅为第一存储位，所述第三栅极结构的浮栅为第二存储位，所述第一存储位和所述第二存储位的擦除和编程操作都采用FN隧穿实现，在擦除和编程操作中所述第一源漏区和所述第二源漏区都接地，仅需对所述第一控制栅、所述选择栅和所述第二控制栅的电压进行控制就能实现对存储位的选定以及对选定的存储位进行擦除或编程。
2.如权利要求1所述的存储器，其特征在于：各所述存储单元进行行列排列组成阵列结构，所述阵列结构为：
在同一行中，各所述存储单元的选择栅都连接到对应的字线，各所述存储单元的第一源漏区都连接到对应的源线；
在同一列中，各所述存储单元的第一控制栅都连接到对应的第一控制线，各所述存储单元的第二控制栅都连接到对应的第二控制线，各所述存储单元的第二源漏区都连接到对应的位线；
通过对所述字线、所述第一控制线和所述第二控制线的控制实现对相应的所述存储单元的存储位的选定并实现对相应的所述存储单元的存储位的擦除或编程；
通过所述源线和所述位线实现对选定的所述存储单元的存储位的读取。
3.如权利要求1或2所述的存储器，其特征在于：所述第一源漏区和所述第二源漏区都由N+区组成，所述半导体衬底为P型掺杂。
4.如权利要求3所述的存储器，其特征在于：对选定的所述存储单元的第一存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压；
对选定的所述存储单元的第二存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压；
所述存储单元对应的存储位在擦除状态具有第一阈值电压。
5.如权利要求4所述的存储器，其特征在于：对选定的所述存储单元的第一存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压；
对选定的所述存储单元的第二存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压；
所述存储单元对应的存储位在编程状态具有第二阈值电压，所述第二阈值电压大于所述第一阈值电压。
6.如权利要求5所述的存储器，其特征在于：对选定的所述存储单元的第一存储位进行读取时，所述选择栅加第二正电压，所述第一控制栅加第三正电压，所述第二控制栅加第四正电压，所述第一源漏区和所述第二源漏区之间连接一对读取电压；
所述第二正电压、所述第三正电压和所述第四正电压都小于所述第一正电压；
所述选择栅底部形成沟道对应的阈值电压为第三阈值电压，所述第二正电压大于等于所述第三阈值电压；
所述第三正电压大于等于所述第一阈值电压及小于所述第二阈值电压，所述第四正电压大于等于所述第二阈值电压。
7.如权利要求2所述的存储器，其特征在于：所述源线被相邻行的所述存储单元共用。
8.如权利要求1所述的存储器，其特征在于：所述半导体衬底为硅衬底；所述浮栅为多晶硅浮栅；所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
9.一种存储器的操作方法，其特征在于：存储器包括多个存储单元，各所述存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；
所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；
所述第一栅极结构的多晶硅控制栅作为所述存储单元的第一控制栅；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第三栅极结构的多晶硅控制栅作为所述存储单元的第二控制栅；
所述第一栅极结构的浮栅为第一存储位，所述第三栅极结构的浮栅为第二存储位，所述第一存储位和所述第二存储位的擦除和编程操作都采用FN隧穿实现，采用如下方法对所述存储单元进行擦除或编程：
将所述第一源漏区和所述第二源漏区都接地；
对所述第一控制栅、所述选择栅和所述第二控制栅的电压进行控制来实现对存储位的选定以及对选定的存储位进行擦除或编程。
10.如权利要求9所述的存储器的操作方法，其特征在于：各所述存储单元进行行列排列组成阵列结构，所述阵列结构为：
在同一行中，各所述存储单元的选择栅都连接到对应的字线，各所述存储单元的第一源漏区都连接到对应的源线；
在同一列中，各所述存储单元的第一控制栅都连接到对应的第一控制线，各所述存储单元的第二控制栅都连接到对应的第二控制线，各所述存储单元的第二源漏区都连接到对应的位线；
通过对所述字线、所述第一控制线和所述第二控制线的控制实现对相应的所述存储单元的存储位的选定并实现对相应的所述存储单元的存储位的擦除或编程；
通过所述源线和所述位线实现对选定的所述存储单元的存储位的读取。
11.如权利要求9或10所述的存储器的操作方法，其特征在于：所述第一源漏区和所述第二源漏区都由N+区组成，所述半导体衬底为P型掺杂。
12.如权利要求11所述的存储器的操作方法，其特征在于：对选定的所述存储单元的第一存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压；
对选定的所述存储单元的第二存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压；
所述存储单元对应的存储位在擦除状态具有第一阈值电压。
13.如权利要求12所述的存储器的操作方法，其特征在于：对选定的所述存储单元的第一存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压；
对选定的所述存储单元的第二存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压；
所述存储单元对应的存储位在编程状态具有第二阈值电压，所述第二阈值电压大于所述第一阈值电压。
14.如权利要求13所述的存储器的操作方法，其特征在于：对选定的所述存储单元的第一存储位进行读取时，所述选择栅加第二正电压，所述第一控制栅加第三正电压，所述第二控制栅加第四正电压，所述第一源漏区和所述第二源漏区之间连接一对读取电压；
所述第二正电压、所述第三正电压和所述第四正电压都小于所述第一正电压；
所述选择栅底部形成沟道对应的阈值电压为第三阈值电压，所述第二正电压大于等于所述第三阈值电压；
所述第三正电压大于等于所述第一阈值电压及小于所述第二阈值电压，所述第四正电压大于等于所述第二阈值电压。
15.如权利要求10所述的存储器的操作方法，其特征在于：所述源线被相邻行的所述存储单元共用。
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