CN108807400A - P沟道闪存单元及其操作方法、制造方法和闪存器件 - Google Patents

Abstract

本发明提供了一种P沟道闪存单元及其制造方法、操作方法和闪存器件，所述P沟道闪存单元，包括形成有N阱的半导体衬底和所述N阱上的第一存储位和第二存储位，在第一存储位和第二存储位之间依次形成的位于N阱上的第一字线栅、位于N阱中的P型掺杂的漏区、位于N阱上的第二字线栅，以及位于第一存储位外侧的P型掺杂的第一源区、位于第二存储位外侧的P型掺杂的第二源区，能够利用各存储位中的浮栅与源区的重叠区域在高电压下发生的带带隧穿而产生的电子进行编程，功耗更低，速度更快；其两个存储位共享一个漏区，能够在包含的闪存单元数量既定的情况下，降低位线的总数量，进而可以有效地降低存储器阵列的面积。

Description

P沟道闪存单元及其操作方法、制造方法和闪存器件

技术领域

本发明涉及集成电路制造领域，尤其涉及一种P沟道闪存单元及其操作方法、制造方法和闪存器件。

背景技术

闪存(Flashmemory)，又称为快闪存储器，是一种非易失性存储器，其上的数据即使在装置的电源断电后仍能保存，可容许将数据多次写入、读取以及擦除，已被广泛地使用在各种电子设备上。闪存单元即存储单元，是闪存的核心部分，决定了闪存的性能，传统的闪存均采用N沟道闪存单元，这种N沟道闪存单元工作在电流饱和区间，导致闪存的功耗大、编程效率低且器件的耐久性差，这与当今市场对闪存性能的需求严重相悖，由此使得采用P沟道闪存单元的闪存(即P沟道闪存)应运而生，P沟道闪存单元采用带带隧穿热电子注入(Band-Band-Tunneling Hot Electorn inject，BBHE)进行编程操作，采用FN(Fowler-Nordheim，富雷一诺特海姆，即Fowler和Nordheim两个人的名字的简称)隧穿进行擦除，使得P沟道闪存具有功耗低、编程/擦除速度快、编程效率高和抗擦写能强、耐久性高等优点。

随着电子产品的发展，对闪存的性能有着越来越高的要求，现有的P沟道闪存的性能仍有待提高。

发明内容

本发明的目的在于提供一种P沟道闪存单元及其操作方法、制造方法和闪存器件，能够提高闪存器件的性能。

为了达到上述目的，本发明提供了一种P沟道闪存单元，包括：

形成有N阱的半导体衬底；

设置在所述N阱上方且相间隔的第一存储位和第二存储位，所述第一存储位包括第一浮栅以及设置在所述第一浮栅上方的第一控制栅，所述第二存储位包括第二浮栅以及设置在所述第二浮栅上方的第二控制栅；

均形成于所述N阱中且均为P型掺杂的第一源区、第二源区和漏区以及均设置在所述N阱上方的第一字线栅和第二字线栅，所述第一字线栅和所述第一源区分居所述第一存储位的两侧，所述第二字线栅和所述第二源区分居所述第二存储位的两侧，且所述第一字线栅和所述第二字线栅位于所述第一存储位和第二存储位之间，所述漏区位于所述第一字线栅和所述第二字线栅之间的N阱中，所述第一源区延伸至部分所述第一浮栅下方的N阱中，所述第二源区延伸至部分所述第二浮栅下方的N阱中。

可选的，所述漏区上方设有与所述漏区电接触的位线多晶硅所述第一源区上方设有与所述第一源区电接触的第一源线接触插塞，所述第二源区上方设有与所述第二源区电接触的第二源线接触插塞。

可选的，所述的P沟道闪存单元还包括：包围在所述第一字线栅的侧壁和底面上的第一字线介质层以及包围在所述第二字线栅的侧壁和底面上的第二字线介质层。

可选的，所述的P沟道闪存单元还包括：位于所述第一控制栅表面上且覆盖在所述第一字线介质层远离所述漏区的部分的侧壁上的第一字线侧墙，以及，位于所述第二控制栅表面上且覆盖在所述第二字线介质层远离所述漏区的部分的侧壁上的第二字线侧墙。

可选的，所述的P沟道闪存单元还包括：位于所述第一存储位远离所述漏区的侧壁上的第一隔离侧墙，以及，位于所述第二存储位远离所述漏区的侧壁上的第二隔离侧墙。

本发明还提供一种上述的P沟道闪存单元的操作方法，所述操作方法包括对所述P沟道闪存单元进行编程、擦除和读取中的至少一种，且：

对所述P沟道闪存单元进行编程时，在所述第一存储位和所述第二存储位中选择需要进行编程的存储位，其中，当对所述第一存储位进行编程时，在所述第一控制栅上施加正的栅极电压，在所述第一源区上施加负的源端电压，在所述N阱上施加0V电压，所述第一字线栅和所述漏区悬浮；当对所述第二存储位进行编程时，在所述第二控制栅上施加正的栅极电压，在所述第二源区上施加负的源端电压，在所述N阱上施加0V电压，所述第二字线栅和所述漏区悬浮；当对所述第一存储位和所述第二存储位同时进行编程时，在所述第一控制栅和所述第二控制栅上施加相同的正的栅极电压，在所述第一源区和所述第二源区上施加相同的负的源端电压，在所述N阱上施加0V电压，所述第一字线栅、所述第二字线栅和所述漏区均悬浮；

对所述P沟道闪存单元进行擦除时，在所述第一字线栅和所述第二字线栅上施加相同的正的栅极电压，在所述第一控制栅和所述第二控制栅上施加相同的负的栅极电压，在所述漏区、第一源区、第二源区和N阱上均施加0V电压，以对所述第一存储位和所述第二存储位同时擦除；

对所述P沟道闪存单元进行读取时，在所述第一存储位和所述第二存储位中选择需要进行状态读取的存储位，其中，当对所述第一存储位的状态进行读取时，在所述第一源区上施加负的源端电压，在所述第一字线栅上施加负的栅极电压，在所述N阱、所述第一控制栅和所述漏区上施加0V电压；当对所述第二存储位的状态进行读取时，在所述第二源区上施加负的源端电压，在所述第二字线栅上施加负的栅极电压，在所述N阱、所述第二控制栅和所述漏区上施加0V电压。

可选的，当对所述第一存储位进行编程时，在所述第一控制栅上施加3V～10V的栅极电压，在所述第一源区上施加-7V～0V的源端电压，所述N阱接地；对所述第二存储位进行编程时，在所述第二控制栅上施加3V～10V的栅极电压，在所述第二源区上施加-7V～0V的源端电压，所述N阱接地；对所述第一存储位和所述第二存储位同时进行编程时，在所述第一控制栅和所述第二控制栅上施加3V～10V的栅极电压，在所述第一源区和所述第二源区上施加-7V～0V的源端电压，所述N阱接地。

可选的，对所述闪存单元进行擦除时，在所述第一字线栅和所述第二字线栅上施加4V～14V的栅极电压，在所述第一控制栅和所述第二控制栅上施加-10V～0V的栅极电压。

可选的，当对所述第一存储位的状态进行读取时，在所述第一源区上施加-2V～-0.5V的源端电压，在所述第一字线栅上施加-3V～-1.5V的栅极电压；当对所述第二存储位的状态进行读取时，在所述第二源区上施加-2V～-0.5V的源端电压，在所述第二字线栅上施加-3V～-1.5V的栅极电压。

本发明还提供一种上述的P沟道闪存单元的制造方法，包括以下步骤：

在一半导体衬底中形成N阱，并在所述半导体衬底上依次形成浮栅介质层、浮栅层、栅间介质层、控制栅层以及硬掩膜层；

依次刻蚀所述硬掩膜层、控制栅层、栅间介质层、浮栅层以及浮栅介质层，以形成暴露所述N阱表面的开口；

形成依次覆盖所述开口的表面和所述硬掩膜层的表面的字线绝缘层和字线栅层；

依次刻蚀所述字线栅层和所述字线绝缘层，形成位于所述开口的一侧的侧壁上的第一字线介质墙、第一字线栅以及位于所述开口的另一侧的侧壁上的第二字线介质墙和第二字线栅；

形成覆盖在所述开口中的第一字线栅和第一字线介质墙的侧壁上的第一字线介质内侧墙以及覆盖在所述开口中的所述第二字线栅和第二字线介质墙的侧壁上的第二字线介质内侧墙，所述第一字线介质墙和第一字线介质内侧墙作为包围所述第一字线栅的侧壁和底面的第一字线介质层，所述第二字线介质墙和所述第二字线介质内侧墙作为包围所述第二字线栅的侧壁和底面的第二字线介质层；

在所述开口底部暴露出的N阱中形成P型掺杂的漏区以及在所述开口中形成与漏区电接触的位线多晶硅；

去除所述硬掩膜层，形成位于所述控制栅层表面上且位于所述第一字线介质墙远离所述第一字线栅的侧壁上的第一字线侧墙，以及位于所述控制栅层表面上且位于所述第二字线介质墙远离所述第二字线栅的侧壁上的第二字线侧墙；

以所述第一字线侧墙和所述第二字线侧墙为掩膜，依次刻蚀所述控制栅层、栅间介质层、浮栅层以及浮栅介质层，直至暴露出所述N阱表面，以形成第一存储位和第二存储位，所述第一存储位包括依次层叠在所述N阱和所述第一字线侧墙之间的第一浮栅介质层、第一浮栅、第一栅间介质层和第一控制栅；所述第二存储位包括依次层叠在所述N阱和所述第二字线侧墙之间的第二浮栅介质层、第二浮栅、第二栅间介质层和第二控制栅；

形成位于所述第一存储位远离所述第一字线栅的侧壁上的第一隔离侧墙以及位于所述第二存储位远离所述第二字线栅的侧壁上的第二隔离侧墙；以及

在所述第一隔离侧墙远离所述漏区的侧壁外侧的N阱中形成P型掺杂的第一源区，在所述第二隔离侧墙远离所述漏区的侧壁外侧的N阱中形成P型掺杂的第二源区，所述第一源区延伸至部分所述第一浮栅下方的N阱中，所述第二源区延伸至部分所述第二浮栅下方的N阱中。

可选的，在形成所述第一源区和所述第二源区之后，还包括：形成与所述第一源区电接触的第一源线接触插塞以及与所述第二源区电接触的第二源线接触插塞。

本发明还提供一种闪存器件，包括呈M行N列的阵列排布的闪存单元，其中，M为位线个数，N为源线个数，M≥1，N≥1，所述闪存单元为上述的P沟道闪存单元；且，

位于同一行的闪存单元的第一字线栅连接在一起形成第一字线，第二字线栅连接在一起形成第二字线；

位于同一列的闪存单元的第一源区电连接在一起形成第一源线，第二源区电连接在一起形成第二源线；

位于同一行的闪存单元的漏区电连接在一起形成一条位线。

可选的，位于同一列的闪存单元的第一源区通过上方的第一源线接触插塞电连接在一起形成所述第一源线；位于同一列的闪存单元的第二源区通过上方的第二源线接触插塞电连接在一起形成所述第二源线；位于同一行的闪存单元的漏区通过上方的位线多晶硅电连接在一起形成一条所述位线。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明提供的P沟道闪存单元，包括形成有N阱的半导体衬底和所述N阱上的第一存储位和第二存储位，在第一存储位和第二存储位之间依次形成的位于N阱上的第一字线栅、位于N阱中的P型掺杂的漏区、位于N阱上的第二字线栅，以及位于第一存储位外侧的P型掺杂的第一源区、位于第二存储位外侧的P型掺杂的第二源区，具有以下优点：

(1)本发明的P沟道闪存单元，能够利用各存储位中的浮栅与源区的重叠区域在高电压下发生的带带隧穿(BTBT:band to band tunneling)而产生的电子进行编程，与传统的N沟道闪存相比编程功耗更低，速度更快；

(2)本发明的P沟道闪存单元，其两个存储位共享一个漏区，与传统的P沟道闪存单元结构相比，能够在包含的闪存单元数量既定的情况下，降低位线的总数量，进而可以有效地降低存储器阵列的面积；

2、本发明提供的P沟道闪存单元的操作方法，能够实现快速编程、擦除和读取的操作，且由于本发明的P沟道闪存单元的两个存储位共享一个漏区，且在编程时从相应的存储位的源区输入源端电压，而漏区浮置，由此，一方面可以避免对闪存单元中一个存储位编程时对其另一个存储位造成的漏极串扰(Drain Disturbance)，即避免编程串扰问题，另一方面在对闪存单元中的两个存储位同时编程时还会在两个存储位的源区中产生几乎相同的热电子流，进而可以提高两个存储位的同步编程效果。

3、本发明提供的P沟道闪存单元的制造方法，能够制造本发明的P沟道闪存单元，制造工艺简单。

4、本发明的闪存器件，具有呈M行N列的阵列排布的本发明的P沟道闪存单元，性能较佳。

附图说明

图1是本发明一实施例的P沟道闪存单元的器件结构剖面示意图；

图2是图1所示的P沟道闪存单元的制造方法流程图；

图3A至图3E是图2所示的P沟道闪存单元的制造方法中的器件结构剖面示意图；

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图1，本发明提供一种P沟道闪存单元包括：半导体衬底100、N阱101、第一源区115a、第二源区115b、漏区110、第一字线栅108a、第二字线栅108b、第一存储位P1和第二存储位P2。其中，所述半导体衬底100为P型掺杂，所述N阱101形成在所述半导体衬底100中，第一源区115a、第二源区115b、漏区110均形成于所述N阱101中且均为P型掺杂；所述第一存储位P1设置在第一源区115a和漏区110之间的所述N阱101上方，所述第二存储位P2设置在第二源区115b和漏区110之间的所述N阱101上方，且第一存储位P1和第二存储位P2之间具有间隔，所述第一存储位P1包括第一浮栅103a以及设置在所述第一浮栅103a上方的第一控制栅105a，所述第二存储位P2包括第二浮栅103b以及设置在所述第二浮栅103b上方的第二控制栅105b；所述第一字线栅108a设置在所述第一存储位P1和漏区110之间的N阱101的上方，所述第二字线栅108b设置在所述第二存储位P2和漏区110之间的N阱101的上方，即所述第一字线栅108a和所述第一源区115a分居所述第一存储位P1的两侧，所述第二字线栅108b和所述第二源区115b分居所述第二存储位P2的两侧，且所述第一字线栅108a和所述第二字线栅108b位于所述第一存储位P1和第二存储位P2之间，所述漏区110位于所述第一字线栅108a和所述第二字线栅108b之间的N阱101中。此外，所述第一源区115a延伸至部分所述第一浮栅108a下方的N阱101中(即所述第一浮栅108a向N阱101中的投影与所述第一源区115a有部分重叠)，所述第二源区115b延伸至部分所述第二浮栅108b下方的N阱101中(即所述第二浮栅108b向N阱101中的投影与所述第二源区115b有部分重叠)。

此外，第一浮栅103a和N阱110之间以及第二浮栅103b和N阱110之间还分别设有浮栅介质层，用于分别实现第一浮栅103a和第二浮栅103b与N阱110之间的隔离；第一浮栅103a和第一控制栅105a之间以及第二浮栅103b和第二控制栅105b之间有栅间介质(可以是氧化硅-氮化硅-氧化硅，即ONO)，用于实现浮栅与控制栅之间的隔离功能。

本实施例中，漏区110上方设有与漏区110直接电接触的位线多晶硅112；第一源区115a上方设有与第一源区115a表面上的金属硅化物电接触的第一源线接触插塞116a，第二源区115b上方设有与第二源区115b表面上的金属硅化物电接触的第二源线接触插塞116b。

本实施例中，所述的P沟道闪存单元还包括：第一字线介质层(未图示)、第二字线介质层(未图示)、第一字线侧墙(未图示)、第二字线侧墙(未图示)、第一隔离侧墙(未图示)以及第二隔离侧墙(未图示)，其中，第一字线介质层(可参考图3E中的111a和107a)包围在所述第一字线栅108a的侧壁和底面上，第二字线介质层(可参考图3E中的111b和107b)包围在所述第二字线栅108b的侧壁和底面上，第一字线侧墙(可参考图3E中的113a)位于所述第一控制栅105a表面上且覆盖在所述第一字线介质层远离所述漏区110的部分的侧壁上，第二字线侧墙(可参考图3E中的113b)位于所述第二控制栅105b表面上且覆盖在所述第二字线介质层远离所述漏区110的部分的侧壁上，第一隔离侧墙(可参考图3E中的114a)位于所述第一存储位P1远离所述漏区110的侧壁上，第二隔离侧墙(可参考图3E中的114b)位于所述第二存储位P2远离所述漏区110的侧壁上。

由上可知，本实施例的P沟道闪存单元包括P1、P2两个存储位，并且两个存储位共用一个漏区110，闪存单元的面积更小。且所述第一存储位P1和所述第二存储位P2对称分布于所述漏区110的两侧，所述第一字线栅108a和所述第二字线栅108b对称分布于所述漏区110的两侧，这种对称结构能够实现自对准工艺的制造。

本发明的P沟道闪存单元，能够利用各存储位中的浮栅与源区的重叠区域在高电压下发生的带带隧穿(BTBT:band to band tunneling)而产生的电子进行编程，与传统的N沟道闪存相比编程功耗更低，速度更快；且其两个存储位共享一个漏区，与传统的P沟道闪存单元结构相比，能够在包含的闪存单元数量既定的情况下，降低位线的总数量，进而可以有效地降低存储器阵列的面积。

本实施例还提供一种上述的P沟道闪存单元的操作方法，所述操作方法包括对所述P沟道闪存单元进行编程、擦除和读取中的至少一种。

本实施例的P沟道闪存单元的操作方法中，对所述P沟道闪存单元进行编程时，在所述第一存储位P1和所述第二存储位P2中选择需要进行编程的存储位，其中，当对所述第一存储位P1进行编程时，在所述第一控制栅105a上施加正的栅极电压，在所述第一源区115a上施加负的源端电压，在所述N阱101上施加0V电压，所述第一字线栅108a和所述漏区110悬浮；当对所述第二存储位P2进行编程时，在所述第二控制栅105b上施加正的栅极电压，在所述第二源区115b上施加负的源端电压，在所述N阱101上施加0V电压，所述第二字线栅108b和所述漏区110悬浮；当对所述第一存储位P1和所述第二存储位P2同时进行编程时，在所述第一控制栅108a和所述第二控制栅108b上施加相同的正的栅极电压，在所述第一源区115a和所述第二源区115b上施加相同的负的源端电压，在所述N阱101上施加0V电压，所述第一字线栅108a、所述第二字线栅108b和所述漏区110均悬浮；通过在相应的存储位的控制栅上施加正的栅极电压，在该存储位的源区上施加负的源端电压，在所述N阱101上施加0V电压，可以在该存储位的浮栅与源区的重叠区域发生带带隧穿(BTBT:band to bandtunneling)，从而产生电子，这些电子在强电场的作用下产生热电子并且进入浮栅，从而达到编程的操作，本发明提供的闪存单元的操作方法可以选择对闪存单元内其中一个存储位进行编程，也可以对闪存单元内两个位同时进行编程。由于本发明的P沟道闪存单元的两个存储位共享一个漏区，且在编程时从相应的存储位的源区输入源端电压，而漏区浮置，由此，一方面可以避免对闪存单元中一个存储位编程时对其另一个存储位造成的漏极串扰(Drain Disturbance)，即避免编程串扰问题，另一方面在对闪存单元中的两个存储位同时编程时还会在两个存储位的源区中产生几乎相同的热电子流，进而可以提高两个存储位的同步编程效果。

优选的，当对所述第一存储位P1进行编程时，在所述第一控制栅105a上施加7V的栅极电压，在所述第一源区115a上施加-6V的源端电压，所述N阱101接地；对所述第二存储位P2进行编程时，在所述第二控制栅105b上施加7V的栅极电压，在所述第二源区115b上施加-6V的源端电压，所述N阱101接地；对所述第一存储位P1和所述第二存储位P2同时进行编程时，在所述第一控制栅105a和所述第二控制栅105b上施加7V的栅极电压，在所述第一源区115a和所述第二源区115b上施加-6V的源端电压，所述N阱101接地。当然，本领域技术人员应当认识到，施加的所述栅极电压和所述源端电压并非固定，所述栅极电压的范围为3V～10V，例如是3V、7V和10V；所述源端电压的范围为-7V～0V，例如是-7V、-3V和0V。由此，可以在执行编程操作时，将选中编程的存储位的编程操作条件设置适当，能够使编程条件与闪存器件的特征参数匹配，实现既定的编程功能，且能够有效避免存储位之间的编程干扰及自身产生的“误编程”，保证编程性能最优，同时，也能有效避免编程操作对闪存产品的可靠性产生的负面影响。

本实施例的P沟道闪存单元的操作方法中，对所述P沟道闪存单元进行擦除时，在所述第一字线栅108a和所述第二字线栅108b上施加相同的正的栅极电压，在所述第一控制栅105a和所述第二控制栅105b上施加相同的负的栅极电压，在所述漏区110、第一源区115a、第二源区115b和N阱101上均施加0V电压，以对所述第一存储位P1和所述第二存储位P2同时擦除。通过在两存储位的字线栅上施加正的栅极电压，在两个存储位的控制栅上施加负的栅极电压，可以使浮栅中存储的电子进行FN隧穿，从而能够快速擦除信息，所述字线栅的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。

优选的，在所述第一字线栅108a和所述第二字线栅108b上施加8V的电压，在所述第一控制栅105a和所述第二控制栅105b上施加-7.5V的电压，所述漏区110、第一源区115a、第二源区115b和N阱101均接地，第一字线栅108a和所述第二字线栅108b作为擦除栅，可以快速擦除第一存储位P1和第二存储位P2上的信息。可以认识到，在所述第一字线栅108a和所述第二字线栅108b上施加的正的栅极电压的范围可以为4V～14V，例如是7V、8V、10V、12V和14V，在所述第一控制栅105a和所述第二控制栅105b上施加的负的栅极电压的范围为-10V～0V，例如是-9V、-8V、-6V、-4V和-2V。由此，将两个存储位进行适当的偏压设置，保证擦除条件与闪存器件的特征参数匹配，实现既定的擦除功能，且避免擦除操作时产生漏电问题，满足对产品性能(主要是擦除时间)的要求。同时，保证两个存储位中存储的电荷被有效擦除的同时不产生其他负面效应。

本实施例的P沟道闪存单元的操作方法中，对所述P沟道闪存单元进行读取时，在所述第一存储位P1和所述第二存储位P2中选择需要进行状态读取的存储位，其中，当对所述第一存储位P1的状态进行读取时，在所述第一源区115a上施加负的源端电压，在所述第一字线栅108a上施加负的栅极电压，在所述N阱101、所述第一控制栅105a和所述漏区110上施加0V电压；当对所述第二存储位P2的状态进行读取时，在所述第二源区115b上施加负的源端电压，在所述第二字线栅108b上施加负的栅极电压，在所述N阱101、所述第二控制栅105b和所述漏区110上施加0V电压。通过在相应的存储位的源区施加负电压，在字线栅上施加负电压，且在所述N阱101、控制栅和所述漏区110上施加0V电压，根据闪存单元浮栅中的电子数量会影响沟道的读取电流这一物理机制，实现了能够快速、有效读取闪存单元中任何一存储位信息的功能。

优选地，当对所述第一存储位P1的状态进行读取时，在所述第一源区115a上施加-2V～0.5V的源端电压，例如为-1V，在所述第一字线栅108a上施加-3V～-1.5V的栅极电压，例如为-2.5V，所述N阱101、所述第一控制栅105a和所述漏区110接地；当对所述第二存储位的状态进行读取时，在所述第二源区115b上施加-2V～0.5V的源端电压，例如为-1V，在所述第二字线栅108b上施加-3V～-1.5V的栅极电压，例如为-2.5V，所述N阱101、所述第二控制栅105b和所述漏区110接地。由此，在进行读取操作时，将被选中进行读取的存储位中各偏置电压进行适当的设置，能够保证读取条件与闪存器件的结构特征参数匹配，使被选中读取的存储位的读取电流能够准确代表被读取存储位的状态，避免对未选中的存储位产生读取干扰。整个读取操作条件的设置，能够有效避免对闪存产品的可靠性产生的负面影响。

请参考图2，本实施例还提供一种图1所示的闪存单元的制造方法，包括以下步骤：

S201，在一半导体衬底中形成N阱，并在所述半导体衬底上依次形成浮栅介质层、浮栅层、栅间介质层、控制栅层以及硬掩膜层；

S202，依次刻蚀所述硬掩膜层、控制栅层、栅间介质层、浮栅层以及浮栅介质层，以形成暴露所述N阱表面的开口；

S203，形成依次覆盖所述开口的表面和所述硬掩膜层表面的字线绝缘层和字线栅层；

S204，依次刻蚀所述字线栅层和所述字线绝缘层，形成位于所述开口的一侧的侧壁上的第一字线介质墙、第一字线栅以及位于所述开口的另一侧的侧壁上的第二字线介质墙和第二字线栅；

S205，形成覆盖在所述开口中的第一字线栅和第一字线介质墙的侧壁上的第一字线介质内侧墙以及覆盖在所述开口中的所述第二字线栅和第二字线介质墙的侧壁上的第二字线介质内侧墙，所述第一字线介质墙和第一字线介质内侧墙作为包围所述第一字线栅的侧壁和底面的第一字线介质层，所述第二字线介质墙和所述第二字线介质内侧墙作为包围所述第二字线栅的侧壁和底面的第二字线介质层；且在所述开口底部暴露出的N阱中形成P型掺杂的漏区以及在所述开口中形成与所述漏区电接触的位线多晶硅；

S206，去除所述硬掩膜层，形成位于所述控制栅层表面上且位于所述第一字线介质墙远离所述第一字线栅的侧壁上的第一字线侧墙，以及位于所述控制栅层表面上且位于所述第二字线介质墙远离所述第二字线栅的侧壁上的第二字线侧墙；

S207，以所述第一字线侧墙和所述第二字线侧墙为掩膜，依次刻蚀所述控制栅层、栅间介质层、浮栅层以及浮栅介质层，直至暴露出所述N阱表面，以形成第一存储位和第二存储位，所述第一存储位包括依次层叠在所述N阱和所述第一字线侧墙之间的第一浮栅介质层、第一浮栅、第一栅间介质层和第一控制栅；所述第二存储位包括依次层叠在所述N阱和所述第二字线侧墙之间的第二浮栅介质层、第二浮栅、第二栅间介质层和第二控制栅；

S208，形成位于所述第一存储位远离所述第一字线栅的侧壁上的第一隔离侧墙以及位于所述第二存储位远离所述第二字线栅的侧壁上的第二隔离侧墙；以及

S209，在所述第一字线栅远离所述漏区的侧壁外侧的N阱中形成P型掺杂的第一源区，在所述第二字线栅远离所述漏区的侧壁外侧的N阱中形成P型掺杂的第二源区，所述第一源区延伸至部分所述第一浮栅下方的N阱中，所述第二源区延伸至部分所述第二浮栅下方的N阱中；

S210，形成与所述第一源区电接触的第一源线接触插塞以及与所述第二源区电接触的第二源线接触插塞。

请参考图3A，在步骤S201中，首先提供半导体衬底100，为后续工艺提供平台，半导体衬底100可以是本领域技术人员熟知的任意半导体材料，所述半导体衬底100可以P型掺杂的衬底材料，例如P型掺杂的体硅材料，可以通过离子注入工艺在所述半导体衬底100中形成N阱101，所述N阱101采用磷、砷、锑等离子注入，可以采用多道注入工序，所述半导体衬底100中还可以形成有浅沟槽隔离结构等；接着，在所述N阱101上依次沉积形成浮栅介质层102、浮栅层103、栅间介质层104、控制栅层105和硬掩膜层106，浮栅层103和控制栅层105可以均为未掺杂的多晶硅或掺杂的多晶硅，掺杂离子可以为磷离子等，形成方法为化学气相沉积，栅间介质层104可以是单层结构，也可以是叠层结构，优选为由氧化硅、氮化硅、氧化硅构成氧化硅-氮化硅-氧化硅(ONO)结构。硬掩膜层106的材质可以是与后续形成的字线栅层108具有较大的刻蚀选择比的材料，例如为氮化硅或氮氧化硅等。

请继续参考图3A，在步骤S202中，首先，形成覆盖在所述硬掩膜层106表面上的图形化的光刻胶层(未图示)，所述图形化的光刻胶层暴露所述硬掩膜层106需要刻蚀的区域；然后，以所述图形化的光刻胶层为掩膜，依次刻蚀所述硬掩膜层106、控制栅层105、栅间介质层104、浮栅层103和浮栅介质层102，形成暴露所述N阱表面的开口109。最后，通过灰化工艺等去除图形化的光刻胶层。

请继续参考图3A，在步骤S203中，首先，可以采用高温化学气相沉积工艺(hightemperature CVD)在硬掩膜层106以及开口109的表面上沉积氧化物(high temperatureCVD oxide,HTO)来作为字线绝缘层107，用以尽量减小字线介质层107的厚度且保证字线绝缘层107的质量，进而提高最终形成的闪存单元的可靠性和操作效率(包括擦除效率、读取效率以及编程效率)；接着，采用化学气相沉积工艺在所述字线绝缘层107的表面上沉积字线栅层108，所述字线栅层108的材料可以是未掺杂的多晶硅或者掺杂的多晶硅，字线栅层108在所述开口109侧壁上的覆盖厚度取决于待形成的字线栅的线宽。

请参考图3A和图3B，在步骤S204中，可以采用干法刻蚀工艺刻蚀所述字线栅层108以及字线绝缘层107，直至露出硬掩膜层106和N阱101的表面，在开口109侧壁上形成第一字线栅108a、第一字线介质墙107a、第二字线栅108b以及第二字线介质墙107b。第一字线介质墙107a一部分位于开口109侧壁和第一字线栅108a之间，一部分位于第一字线栅108a下方的N阱101的表面，形状为L形，第二字线介质墙107b一部分位于开口109侧壁和第二字线栅108b之间，一部分位于第二字线栅108b下方的N阱101的表面，形状为L形。

请参考图3B和3C，在步骤S205中，首先，可以采用LDD离子注入以及漏区重掺杂离子注入工艺，沿所述开口109进行漏区离子注入，在开口109底部暴露的N阱101内形成漏区110，所述离子注入掺杂离子的类型为P型，所述掺杂离子包括硼、氟化硼、铟、镓中的至少一种，离子注入后可以对半导体衬底100进行退火工艺以激活注入离子；接着，可以采用化学气相沉积工艺在所述开口109以及硬掩膜层106的表面上继续沉积二氧化硅或氮化硅等绝缘材料，并采用干法刻蚀工艺刻蚀沉积的绝缘材料，以在所述开口109中的所述第一字线栅108a和第一字线介质墙107a的侧壁上形成第一字线介质内侧墙111a，在所述开口109中的所述第二字线栅108b和第二字线介质墙107b的侧壁上形成第二字线介质内侧墙111b，此时，所述第一字线介质墙107a和第一字线介质内侧墙111a形成包围所述第一字线栅108a的两侧壁和底面的第一字线介质层，所述第二字线介质墙107b和所述第二字线介质内侧墙111b形成包围所述第二字线栅108b的两侧壁和底面的第二字线介质层；然后，通过离子注入形成漏区110,；最后，可以采用化学气相沉积工艺在硬掩膜层106以及开口109的表面上沉积掺杂或未掺杂的多晶硅，沉积的多晶硅的厚度足以填满开口109，进一步采用化学机械抛光(CMP)工艺去除硬掩膜层106上方的多晶硅，并对开口109中的多晶硅进行回刻蚀，使其顶面的高度不高于所述第一字线介质内侧墙111a和第二字线介质内侧墙111b，从而形成位线多晶硅112，由此保证位线多晶硅112和第一字线栅108a、第二字线栅108b之间绝缘隔离，防止位线多晶硅112和第一字线栅108a、第二字线栅108b相接触，发生短接，影响闪存器件的稳定性。

请参考图3D，在步骤S206中，首先，可以采用湿法腐蚀工艺去除所述硬掩膜层106；然后，可以采用化学气相沉积等工艺在所述控制栅层105、第一字线介质墙107a、第一字线栅108a、第一字线介质内侧墙111a、漏区110、第二字线介质墙107b、第二字线栅108b、第二字线介质内侧墙111b表面沉积氧化硅等字线侧墙材料；接着，刻蚀所述字线侧墙材料，在第一字线介质墙107a远离第一字线栅108a的侧壁形成第一字线侧墙113a，在第二字线介质墙107b所远离第二字线栅108b的侧壁形成第二字线侧墙113b，用于后续待形成的第一控制栅、第一浮栅和第二控制栅、第二浮栅。

请参考图3D和3E，在步骤S207中，以第一字线侧墙113a和第二字线侧墙113b为掩膜，依次刻蚀所述控制栅层105、栅间介质层104、浮栅层103以及浮栅介质层102，直至露出N阱101的表面，从而形成第一存储位P1和第二存储位P2，所述第一存储位P1包括依次层叠在所述N阱101和所述第一字线侧墙113a之间的第一浮栅介质层102a、第一浮栅103a、第一栅间介质层104a和第一控制栅105a；所述第二存储位P2包括依次层叠在所述N阱101和所述第二字线侧墙113b之间的第二浮栅介质层102b、第二浮栅103b、第二栅间介质层104b和第二控制栅105b。

请继续参考图3E，在步骤S208中，通过侧墙材料的沉积和刻蚀工艺，在第一存储位P1的侧壁上形成第一隔离侧墙114a，在第二存储位P2的侧壁上形成第二隔离侧墙114b，其中沉积的侧墙材料可以包括氮化硅、氧化硅、氮氧化硅中的至少一种。

请继续参考图3E，在步骤S209中，可以采用HALO注入以及源区离子重掺杂注入等离子注入工艺向第一隔离侧墙114a和第二隔离侧墙114b外侧的N阱101中进行离子注入，从而形成第一源区115a和第二源区115b，其中，注入离子的类型为P型，离子注入后还可以对所述半导体衬底100进行退火，使掺杂离子扩散到第一浮栅介质层102a和第二浮栅介质层105b下方的N阱101中。

请继续参考图3E，在步骤S210中，可以采用金属互连工艺在位线多晶硅112上形成接触插塞118(用于连接到相应的位线上)，在第一字线栅108a上形成接触插塞117a(用于连接相应的金属线上)，在第二字线栅108b上形成接触插塞117b(用于连接到相应的金属线上)，在第一源区115a上形成第一源线接触插塞116a(即第一源线)和字线308a上形成第二源线导电插塞116b(即第二源线)。此外，为了降低接触电阻，可以在形成第一源线接触插塞116a和第二源线导电插塞116b之前，先通过金属硅化物工艺在第一源区115a的表面上以及第二源区115b的表面上形成金属硅化物。

本实施例提供的P沟道闪存单元的制造方法，能够制造本发明的P沟道闪存单元，制造工艺简单。

请参考图1和图3E，本发明还提供一种闪存器件，所述闪存器件包括呈M行N列的阵列排布的闪存单元，其中，M为位线个数，N为源线个数，M≥1，N≥1，所述闪存单元为图1所示的P沟道闪存单元；且，位于同一行的闪存单元的第一字线栅108a连接在一起形成第一字线，位于同一行的闪存单元的第二字线栅108b连接在一起形成第二字线；位于同一列的闪存单元的第一源区115a通过上方的第一源线接触插塞(图3E中的116a)电连接在一起形成第一源线，位于同一列的闪存单元的第二源区115b通过上方的第二源线接触插塞(图3E中的116b)电连接在一起形成第二源线；以及，位于同一行的闪存单元的漏区110通过上方的位线多晶硅(图3E中的112)电连接在一起形成一条位线。即对某一条第一源线(和/或第二源线)上施加电压时，该条源线连接的所有的闪存单元的第一源区(和/或第二源区)上均会施加相同的电压；对某一条第一字线(和/或第二字线)上施加电压时，该条第一字线(和/或第二字线)连接的所有闪存单元的第一字线栅(和/或第二字线栅)上均会施加相同的电压；对某一条位线施加电压时，该条位线连接的所有闪存单元的漏区上均会施加相同的电压。

本发明的闪存器件，由于具有呈M行N列的阵列排布的本发明的P沟道闪存单元，性能较佳。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (13)

1.一种P沟道闪存单元，其特征在于，包括：

形成有N阱的半导体衬底；

设置在所述N阱上方且相间隔的第一存储位和第二存储位，所述第一存储位包括第一浮栅以及设置在所述第一浮栅上方的第一控制栅，所述第二存储位包括第二浮栅以及设置在所述第二浮栅上方的第二控制栅；

均形成于所述N阱中且均为P型掺杂的第一源区、第二源区和漏区以及均设置在所述N阱上方的第一字线栅和第二字线栅，所述第一字线栅和所述第一源区分居所述第一存储位的两侧，所述第二字线栅和所述第二源区分居所述第二存储位的两侧，且所述第一字线栅和所述第二字线栅位于所述第一存储位和第二存储位之间，所述漏区位于所述第一字线栅和所述第二字线栅之间的N阱中，所述第一源区延伸至部分所述第一浮栅下方的N阱中，所述第二源区延伸至部分所述第二浮栅下方的N阱中。

2.如权利要求1所述的P沟道闪存单元，其特征在于，所述漏区上方设有与所述漏区电接触的位线多晶硅；所述第一源区上方设有与所述第一源区电接触的第一源线接触插塞，所述第二源区上方设有与所述第二源区电接触的第二源线接触插塞。

3.如权利要求1所述的P沟道闪存单元，其特征在于，还包括：包围在所述第一字线栅的侧壁和底面上的第一字线介质层以及包围在所述第二字线栅的侧壁和底面上的第二字线介质层。

4.如权利要求3所述的P沟道闪存单元，其特征在于，还包括：位于所述第一控制栅表面上且覆盖在所述第一字线介质层远离所述漏区的部分的侧壁上的第一字线侧墙，以及，位于所述第二控制栅表面上且覆盖在所述第二字线介质层远离所述漏区的部分的侧壁上的第二字线侧墙。

5.如权利要求1所述的P沟道闪存单元，其特征在于，还包括：位于所述第一存储位远离所述漏区的侧壁上的第一隔离侧墙，以及，位于所述第二存储位远离所述漏区的侧壁上的第二隔离侧墙。

6.一种权利要求1至5中任一项所述的P沟道闪存单元的操作方法，其特征在于，所述操作方法包括对所述P沟道闪存单元进行编程、擦除和读取中的至少一种，且：

对所述P沟道闪存单元进行编程时，在所述第一存储位和所述第二存储位中选择需要进行编程的存储位，其中，当对所述第一存储位进行编程时，在所述第一控制栅上施加正的栅极电压，在所述第一源区上施加负的源端电压，在所述N阱上施加0V电压，所述第一字线栅和所述漏区悬浮；当对所述第二存储位进行编程时，在所述第二控制栅上施加正的栅极电压，在所述第二源区上施加负的源端电压，在所述N阱上施加0V电压，所述第二字线栅和所述漏区悬浮；当对所述第一存储位和所述第二存储位同时进行编程时，在所述第一控制栅和所述第二控制栅上施加相同的正的栅极电压，在所述第一源区和所述第二源区上施加相同的负的源端电压，在所述N阱上施加0V电压，所述第一字线栅、所述第二字线栅和所述漏区均悬浮；

对所述P沟道闪存单元进行擦除时，在所述第一字线栅和所述第二字线栅上施加相同的正的栅极电压，在所述第一控制栅和所述第二控制栅上施加相同的负的栅极电压，在所述漏区、第一源区、第二源区和N阱上均施加0V电压，以对所述第一存储位和所述第二存储位同时擦除；

对所述P沟道闪存单元进行读取时，在所述第一存储位和所述第二存储位中选择需要进行状态读取的存储位，其中，当对所述第一存储位的状态进行读取时，在所述第一源区上施加负的源端电压，在所述第一字线栅上施加负的栅极电压，在所述N阱、所述第一控制栅和所述漏区上施加0V电压；当对所述第二存储位的状态进行读取时，在所述第二源区上施加负的源端电压，在所述第二字线栅上施加负的栅极电压，在所述N阱、所述第二控制栅和所述漏区上施加0V电压。

7.根据权利要求6所述的操作方法，其特征在于，当对所述第一存储位进行编程时，在所述第一控制栅上施加3V～10V的栅极电压，在所述第一源区上施加-7V～0V的源端电压，所述N阱接地；对所述第二存储位进行编程时，在所述第二控制栅上施加3V～10V的栅极电压，在所述第二源区上施加-7V～0V的源端电压，所述N阱接地；对所述第一存储位和所述第二存储位同时进行编程时，在所述第一控制栅和所述第二控制栅上施加3V～10V的栅极电压，在所述第一源区和所述第二源区上施加-7V～0V的源端电压，所述N阱接地。

8.根据权利要求6所述的操作方法，其特征在于，对所述闪存单元进行擦除时，在所述第一字线栅和所述第二字线栅上施加4V～14V的栅极电压，在所述第一控制栅和所述第二控制栅上施加-10V～0V的栅极电压。

9.根据权利要求6所述的操作方法，其特征在于，当对所述第一存储位的状态进行读取时，在所述第一源区上施加-2V～-0.5V的源端电压，在所述第一字线栅上施加-3V～-1.5V的栅极电压；当对所述第二存储位的状态进行读取时，在所述第二源区上施加-2V～-0.5V的源端电压，在所述第二字线栅上施加-3V～-1.5V的栅极电压。

10.一种权利要求1至5中任一项所述的P沟道闪存单元的制造方法，其特征在于，包括以下步骤：

在一半导体衬底中形成N阱，并在所述半导体衬底上依次形成浮栅介质层、浮栅层、栅间介质层、控制栅层以及硬掩膜层；

依次刻蚀所述硬掩膜层、控制栅层、栅间介质层、浮栅层以及浮栅介质层，以形成暴露所述N阱表面的开口；

形成依次覆盖所述开口的表面和所述硬掩膜层的表面的字线绝缘层和字线栅层；

依次刻蚀所述字线栅层和所述字线绝缘层，形成位于所述开口的一侧的侧壁上的第一字线介质墙、第一字线栅以及位于所述开口的另一侧的侧壁上的第二字线介质墙和第二字线栅；

形成覆盖在所述开口中的第一字线栅和第一字线介质墙的侧壁上的第一字线介质内侧墙以及覆盖在所述开口中的所述第二字线栅和第二字线介质墙的侧壁上的第二字线介质内侧墙，所述第一字线介质墙和第一字线介质内侧墙作为包围所述第一字线栅的侧壁和底面的第一字线介质层，所述第二字线介质墙和所述第二字线介质内侧墙作为包围所述第二字线栅的侧壁和底面的第二字线介质层；

在所述开口底部暴露出的N阱中形成P型掺杂的漏区以及在所述开口中形成与漏区电接触的位线多晶硅；

去除所述硬掩膜层，形成位于所述控制栅层表面上且位于所述第一字线介质墙远离所述第一字线栅的侧壁上的第一字线侧墙，以及位于所述控制栅层表面上且位于所述第二字线介质墙远离所述第二字线栅的侧壁上的第二字线侧墙；

以所述第一字线侧墙和所述第二字线侧墙为掩膜，依次刻蚀所述控制栅层、栅间介质层、浮栅层以及浮栅介质层，直至暴露出所述N阱表面，以形成第一存储位和第二存储位，所述第一存储位包括依次层叠在所述N阱和所述第一字线侧墙之间的第一浮栅介质层、第一浮栅、第一栅间介质层和第一控制栅；所述第二存储位包括依次层叠在所述N阱和所述第二字线侧墙之间的第二浮栅介质层、第二浮栅、第二栅间介质层和第二控制栅；

形成位于所述第一存储位远离所述第一字线栅的侧壁上的第一隔离侧墙以及位于所述第二存储位远离所述第二字线栅的侧壁上的第二隔离侧墙；以及

在所述第一隔离侧墙远离所述漏区的侧壁外侧的N阱中形成P型掺杂的第一源区，在所述第二隔离侧墙远离所述漏区的侧壁外侧的N阱中形成P型掺杂的第二源区，所述第一源区延伸至部分所述第一浮栅下方的N阱中，所述第二源区延伸至部分所述第二浮栅下方的N阱中。

11.如权利要求10所述的制造方法，其特征在于，在形成所述第一源区和所述第二源区之后，还包括：形成与所述第一源区电接触的第一源线接触插塞以及与所述第二源区电接触的第二源线接触插塞。

12.一种闪存器件，其特征在于，包括呈M行N列的阵列排布的闪存单元，其中，M为位线个数，N为源线个数，M≥1，N≥1，所述闪存单元为权利要求1至6中任一项所述的P沟道闪存单元；且，

位于同一行的闪存单元的第一字线栅连接在一起形成第一字线，第二字线栅连接在一起形成第二字线；

位于同一列的闪存单元的第一源区电连接在一起形成第一源线，第二源区电连接在一起形成第二源线；

位于同一行的闪存单元的漏区电连接在一起形成一条所述位线。

13.如权利要求12所述的闪存器件，其特征在于，位于同一列的闪存单元的第一源区通过上方的第一源线接触插塞电连接在一起形成所述第一源线；位于同一列的闪存单元的第二源区通过上方的第二源线接触插塞电连接在一起形成所述第二源线；位于同一行的闪存单元的漏区通过上方的位线多晶硅电连接在一起形成一条所述位线。