CN108806749B

CN108806749B - P沟道闪存单元的操作方法

Info

Publication number: CN108806749B
Application number: CN201810590037.2A
Authority: CN
Inventors: 徐涛
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2018-06-08
Filing date: 2018-06-08
Publication date: 2020-11-13
Anticipated expiration: 2038-06-08
Also published as: CN108806749A

Abstract

本发明提供了一种P沟道闪存单元的操作方法，可通过在存储位的控制栅及其对应的字线栅和相应的P型掺杂区上分别施加相应的负电压，在所述N阱和所述第二P型掺杂区上施加0V电压，两个P型掺杂区之间的电压差产生强电场，P沟道中的空穴在强电场的作用下获得高能量从而与硅晶格发生高速碰撞而产生高能电子，一些高能电子在控制栅电压所产生的电场作用下进入浮栅，从而达到编程的操作；还可通过在存储位对应的字线栅上施加正电压，在存储位的控制栅上施加负电压，以产生FN隧穿效应，实现快速擦除的目的；又可通过在相应存储位对应的P型掺杂区和字线栅上施加负电压，在其控制栅、所述N阱和所述第二P型掺杂区上施加0V电压，实现信息的快速读取。

Description

P沟道闪存单元的操作方法

技术领域

本发明涉及集成电路制造领域，尤其涉及一种P沟道闪存单元及其操作方法。

背景技术

闪存(Flash memory)，又称为快闪存储器，是一种非易失性存储器，其上的数据即使在装置的电源断电后仍能保存，可容许将数据多次写入、读取以及擦除，已被广泛地使用在各种电子设备上。闪存单元即存储单元，是闪存的核心部分，决定了闪存的性能，传统的闪存均采用N沟道闪存单元，这种N沟道闪存单元工作在电流饱和区间，导致闪存的功耗大、编程速度慢且器件的耐久性差，这与当今市场对闪存性能的需求严重相悖，由此使得采用P沟道闪存单元的闪存(即P沟道闪存)应运而生，P沟道闪存单元采用带隧穿热电子注入(Band-Band-Tunneling Hot Electorn inject，BBHE)进行编程操作，采用FN(Fowler-Nordheim，富雷一诺特海姆，即Fowler和Nordheim两个人的名字的简称)隧穿进行擦除，使得P沟道闪存具有功耗低、编程/擦除速度快、编程效率高和抗擦写能强、耐久性高等优点。

随着电子产品的发展，对闪存的性能有着越来越高的要求，现有的P沟道闪存的性能仍有待提高。

发明内容

本发明的目的在于提供一种P沟道闪存单元的操作方法，能够提高闪存器件的性能。

为了达到上述目的，本发明提供了一种P沟道闪存单元的操作方法，所述P沟道闪存单元包括：形成有N阱的半导体衬底；形成在N阱中且相间隔的第一P型掺杂区和第二P型掺杂区；形成在所述第一P型掺杂区和第二P型掺杂区之间的N阱上方的第一存储位，所述第一存储位包括第一浮栅以及设置在所述第一浮栅上方的第一控制栅；形成在所述第二P型掺杂区和所述第一存储位之间的N阱上方的第一字线栅；所述操作方法包括对所述第一存储位进行编程、擦除和读取中的至少一种，且：

对所述第一存储位进行编程时，在所述第一控制栅、所述第一字线栅和所述第一P型掺杂区上分别施加负电压，在所述N阱和所述第二P型掺杂区上均施加0V电压；

对所述第一存储位进行擦除时，在所述第一字线栅上施加正电压，在所述第一控制栅上施加负电压，在所述第一P型掺杂区、第二P型掺杂区和N阱上均施加0V电压；

对所述第一存储位进行读取时，在所述第一P型掺杂区和所述第一字线栅上分别施加负电压，在所述N阱、所述第一控制栅和所述第二P型掺杂区上均施加0V电压。

可选的，当对所述第一存储位进行编程时，在所述第一控制栅上施加-3V～-1V的负电压，在所述第一字线栅上施加-5V～-1V的负电压，在所述第一P型掺杂区上施加-11V～-4V的负电压，所述N阱和所述第二P型掺杂区均接地。

可选的，对所述第一存储位进行擦除时，在所述第一字线栅上施加4V～14V的正电压，在所述第一控制栅上施加-10V～0V的负电压，所述第一P型掺杂区、第二P型掺杂区和N阱均接地。

可选的，当对所述第一存储位的状态进行读取时，在所述第一P型掺杂区上施加-2V～-0.5V的负电压，在所述第一字线栅上施加-4V～-1V的负电压，所述第一控制栅、所述N阱和所述第二P型掺杂区均接地。

可选的，所述P沟道闪存单元还包括：形成在所述N阱中且与所述第二P型掺杂区相间隔的第三P型掺杂区，且所述第三P型掺杂区设置在所述第二P型掺杂区远离所述第一P型掺杂区一侧；形成在所述第二P型掺杂区和第三P型掺杂区之间的N阱上方的第二存储位，所述第二存储位与所述第一存储位共用所述第二P型掺杂区，且所述第二存储位包括第二浮栅以及设置在所述第二浮栅上方的第二控制栅；形成在所述第二P型掺杂区和所述第二存储位之间的N阱上方的第二字线栅；所述操作方法还包括对所述第二存储位进行编程、擦除和读取中的至少一种，且：

对所述第二存储位进行编程时，在所述第二控制栅、所述第二字线栅和所述第三P型掺杂区上分别施加负电压，在所述N阱和所述第二P型掺杂区上均施加0V电压；

对所述第二存储位进行擦除时，在所述第二字线栅上施加正电压，在所述第二控制栅上施加负电压，在所述第二P型掺杂区、第三P型掺杂区和N阱上均施加0V电压；

对所述第二存储位进行读取时，在所述第三P型掺杂区和所述第二字线栅上分别施加负电压，在所述N阱、所述第二控制栅和所述第二P型掺杂区上均施加0V电压。

可选的，通过同时对所述第一P型掺杂区和第三P型掺杂区施加相同的负电压，对所述第一控制栅和所述第二控制栅施加相同的负电压，对所述第一字线栅和所述第二字线栅施加相同的负电压，所述N阱和所述第二P型掺杂区均接地，来对所述第一存储位和所述第二存储位同时进行编程；或者，对所述第一存储位进行编程时，将所述第二控制栅、所述第二字线栅和所述第三P型掺杂区均接地或者均浮置；或者，在对所述第二存储位进行编程时，将所述第一控制栅、所述第一字线栅和所述第一P型掺杂区均接地或者均浮置。

可选的，当对所述第二存储位进行编程时，在所述第二控制栅上施加-3V～-1V的负电压，在所述第二字线栅上施加-5V～-1V的负电压，在所述第三P型掺杂区上施加-11V～-4V的负电压，所述N阱和所述第二P型掺杂区均接地。

可选的，对所述第二存储位进行擦除时，在所述第二字线栅上施加4V～14V的正电压，在所述第二控制栅上施加-10V～0V的负电压，所述第三P型掺杂区、第二P型掺杂区和N阱均接地。

可选的，通过同时对所述第一字线栅和所述第二字线栅施加相同的正电压，对所述第一控制栅和所述第二控制栅施加相同的负电压，所述第一P型掺杂区、所述第三P型掺杂区、第二P型掺杂区和N阱均接地，来对所述第一存储位和所述第二存储位同时进行擦除。

可选的，当对所述第二存储位的状态进行读取时，在所述第三P型掺杂区上施加-2V～-0.5V的负电压，在所述第二字线栅上施加--4V～-1V的负电压，所述第二控制栅、所述N阱和所述第二P型掺杂区均接地。

可选的，所述第一P型掺杂区为第一源区，所述第三P型掺杂区为第二源区，所述第二P型掺杂区为所述第一存储位和所述第二存储位共用的漏区，所述第二P型掺杂区上方设有与所述第二P型掺杂区电接触的位线多晶硅，所述第一P型掺杂区上方设有与所述第一P型掺杂区电接触的第一源线接触插塞，所述第三P型掺杂区上方设有与所述第三P型掺杂区电接触的第二源线接触插塞；或者，所述第一P型掺杂区为第一漏区，所述第三P型掺杂区为第二漏区，所述第二P型掺杂区为所述第一存储位和所述第二存储位共用的源区，所述第二P型掺杂区上方设有与所述第二P型掺杂区电接触的源线多晶硅，所述第一P型掺杂区上方设有与所述第一P型掺杂区电接触的第一位线接触插塞，所述第三P型掺杂区上方设有与所述第三P型掺杂区电接触的第二位线接触插塞。

可选的，所述P沟道闪存单元还包括：包围在所述第一字线栅的侧壁和底面上的第一字线介质层；包围在所述第二字线栅的侧壁和底面上的第二字线介质层；位于所述第一控制栅表面上且覆盖在所述第一字线介质层远离所述第二P型掺杂区的部分的侧壁上的第一字线侧墙；位于所述第二控制栅表面上且覆盖在所述第二字线介质层远离所述第二P型掺杂区的部分的侧壁上的第二字线侧墙；位于所述第一存储位远离所述第二P型掺杂区的侧壁上的第一隔离侧墙；以及，位于所述第二存储位远离所述第二P型掺杂区的侧壁上的第二隔离侧墙。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的P沟道闪存单元的操作方法，可以通过在存储位的控制栅及其对应的字线栅和相应的P型掺杂区(非共用的)上分别施加相应的负电压，在所述N阱和所述第二P型掺杂区上施加0V电压，两个P型掺杂区之间的电压差产生强电场，P沟道中的空穴在强电场的作用下获得高能量从而与硅晶格发生高速碰撞而产生高能电子，一些高能电子在控制栅电压所产生的电场作用下进入浮栅，从而达到编程的操作；还可以通过在存储位对应的字线栅上施加正电压，在存储位的控制栅上施加负电压，以产生FN隧穿效应，实现快速擦除的目的；又可以通过在相应存储位对应的P型掺杂区和字线栅上施加负电压，在其控制栅、所述N阱和所述第二P型掺杂区上施加0V电压，实现信息的快速读取。

2、本发明的P沟道闪存单元的操作方法，由于能够利用空穴的碰撞离化产生电子进而产生热电子，其碰撞离化率高，可以将浮栅与相应的P型掺杂区之间的重叠区域做的更小，因此有利于闪存单元面积的微缩，达到缩小器件面积的目的。

3、本发明的P沟道闪存单元的操作方法中，在编程、擦除、读取时第二P型掺杂区上的电压均为0V，当P沟道闪存单元具有共用所述第二P型掺杂区的第一存储位和第二存储位时，能够避免两个存储位之间的操作干扰，提高器件的可靠性。

附图说明

图1是本发明具体实施例的单存储位的P沟道闪存单元的器件结构剖面示意图；

图2是本发明具体实施例的双存储位的P沟道闪存单元的器件结构剖面示意图。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图1，本实施例提供一种单存储位的P沟道闪存单元的操作方法，所述P沟道闪存单元包括：半导体衬底100、N阱101、第一P型掺杂区115a、第二P型掺杂区110、第一字线栅108a和第一存储位P1。其中，所述半导体衬底100为P型掺杂，所述N阱101形成在所述半导体衬底100中，第一P型掺杂区115a和第二P型掺杂区110均形成于所述N阱101中且相间隔设置，第一P型掺杂区115a和第二P型掺杂区110之间的N阱101表面区域为所述第一存储位P1对应的沟道区。所述第一存储位P1设置在第一P型掺杂区115a和第二P型掺杂区110之间的所述N阱101(即沟道区)上方，所述第一存储位P1包括第一浮栅103a以及设置在所述第一浮栅103a上方的第一控制栅105a，第一浮栅103a和N阱101之间设有浮栅介质层102a，用于实现第一浮栅103a与N阱101之间的隔离，第一浮栅103a和第一控制栅105a之间有栅间介质104a(可以是氧化硅-氮化硅-氧化硅，即ONO)。所述第一字线栅108a设置在所述第一存储位P1和第二P型掺杂区110之间的N阱101的上方，即所述第一字线栅108a和所述第一P型掺杂区115a分居所述第一存储位P1的两侧，且第一字线栅108a的侧壁和底面上包围有第一字线介质层，所述第一字线介质层包括位于第一存储位P1和第一字线栅108a之间的第一字线介质墙107a以及位于所述第一字线栅108a靠近第二P型掺杂区110的侧壁上的第一字线介质内侧墙111a，第一字线介质墙107a呈L形，延伸到第一字线栅108a的所有底面上。所述第一存储位P1的控制栅105a上方设有覆盖在所述第一字线介质墙107a侧壁上的第一字线侧墙113a，所述第一存储位P1靠近第一P型掺杂区115a的侧壁上覆盖有第一隔离侧墙114a。

此外，所述第一P型掺杂区115a可以为对应所述第一存储位P1的源区，定义为第一源区，所述第二P型掺杂区110为漏区，所述第二P型掺杂区110上方设有与所述第二P型掺杂区110电接触的位线多晶硅(如图1中的112)，所述第一P型掺杂区115a上方设有与所述第一P型掺杂区115a电接触的第一源线接触插塞(如图1中的116a)；或者，所述第一P型掺杂区115a为对应所述第一存储位P1的漏区，定义为第一漏区，所述第二P型掺杂区110为源区，所述第二P型掺杂区110上方设有与所述第二P型掺杂区110电接触的源线多晶硅(如图1中的112)，所述第一P型掺杂区115a上方设有与所述第一P型掺杂区115a电接触的第一位线接触插塞(如图1中的116a)。

本实施例的P沟道闪存单元的操作方法包括对所述第一存储位进行编程、擦除和读取中的至少一种。当对所述第一存储位P1进行编程时，在所述第一控制栅105a、所述第一字线栅108a和所述第一P型掺杂区115a上分别施加负电压，在所述N阱101和所述第二P型掺杂区110上均施加0V电压。通过对所述第一存储位P1的第一控制栅105a、第一字线栅108a、第一P型掺杂区、第二P型掺杂区、N阱进行电压配置，浮栅PMOS沟道中的空穴在夹断点处强电场的作用下获得很高的能量，高能的空穴与硅晶格发生碰撞产生高能电子，这些高能电子在控制栅电压所产生的强电场作用下能够进入浮栅，从而达到编程的操作。由于编程操作能够利用空穴的碰撞离化产生电子进而产生热电子，其碰撞离化率高，易于闪存的编程过程，因此有利于闪存单元编程速度和效率的提高，且有利于闪存单元面积的微缩，达到缩小器件面积的目的。

优选的，当对所述第一存储位P1进行编程时，在所述第一控制栅105a上施加-3V～-1V的负电压，例如为-2.5V、-2.2V、-2V、-1.8V、-1.5V、-1.2V、-1V，在所述第一字线栅108a上施加-5V～-1V的负电压，例如为-4V、-3.5V、-3V、-2.5V、-1.5V、-1V，在所述第一P型掺杂区115a上施加-11V～-4V的负电压，例如为-10V、-9V、-8V、-6V和-5V，所述N阱和所述第二P型掺杂区均接地。由此，可以在执行编程操作时，将第一存储位P1的编程操作条件设置适当，能够使编程条件与闪存器件的特征参数匹配，实现既定的编程功能，且能够有效避免产生的“误编程”，保证编程性能最优，同时，也能有效避免编程操作对闪存产品的可靠性产生的负面影响。一种具体应用示例是，当对所述第一存储位P1进行编程时，在所述第一控制栅105a上施加-1V电压，在所述第一字线栅108a上施加-2.5V电压，在所述第一P型掺杂区115a上施加-6V电压，所述N阱101和所述第二P型掺杂区110均接地。

在本发明的P沟道闪存单元的操作方法中，当对所述第一存储位P1进行擦除时，在所述第一字线栅108a上施加正电压，在所述第一控制栅105a上施加负电压，在所述第一P型掺杂区115a、第二P型掺杂区110和N阱101上均施加0V电压，使浮栅中存储的电子进行FN隧穿，从而能够快速擦除信息。

优选的，对所述第一存储位P1进行擦除时，在所述第一字线栅108a上施加4V～14V的正电压，例如是6V、7V、8V、10V、12V和13V，在所述第一控制栅105a上施加-10V～0V的负电压，例如是-9V、-8V、-7.5V、-6V、-4V和-2V，所述第一P型掺杂区105a、第二P型掺杂区110和N阱101均接地。由此，将第一存储位P1进行适当的偏压设置，保证擦除条件与闪存器件的特征参数匹配，实现既定的擦除功能，且避免擦除操作时产生漏电问题，满足对产品性能(主要是擦除时间)的要求，同时，保证第一存储位中存储的电荷被有效擦除的同时不产生其他负面效应。一种具体应用示例是：当对所述第一存储位P1进行编程时，在所述第一控制栅105a上施加-7.5V电压，在所述第一字线栅108a上施加8V电压，所述第一P型掺杂区115a、所述N阱和所述第二P型掺杂区均接地。

在本发明的P沟道闪存单元的操作方法中，对所述第一存储位P1进行读取时，在所述第一P型掺杂区115a和所述第一字线栅108a上分别施加负电压，在所述N阱101、所述第一控制栅105a和所述第二P型掺杂区110上均施加0V电压。通过在第一存储位的第一P型掺杂区115a和第一字线栅上分别施加负电压，在所述N阱101、第一控制栅和所述第二P型掺杂区110上施加0V电压，根据闪存单元浮栅中的电子数量会影响沟道的读取电流这一物理机制，实现了能够快速、有效读取第一存储位信息的功能。

优选的，当对所述第一存储位P1的状态进行读取时，在所述第一P型掺杂区115a上施加-2V～-0.5V的负电压，例如为-2.5V、-2.2V、-2V、-1.8V、-1.5V、-1.2V、-1V，在所述第一字线栅115a上施加-4V～-1V的负电压，例如为-4V、-3.5V、-3V、-2.5V、-1.5V、-1V，所述第一控制栅105a、所述N阱101和所述第二P型掺杂区110均接地。由此，在进行读取操作时，将第一存储位的偏置电压进行适当的设置，能够保证读取条件与闪存器件的结构特征参数匹配，使被选中读取的存储位的读取电流能够准确代表被读取存储位的状态，避免对未选中的存储位产生读取干扰。整个读取操作条件的设置，能够有效避免对闪存产品的可靠性产生的负面影响。一种具体应用示例是，当对所述第一存储位P1进行读取时，在所述第一字线栅108a上施加-2.5V电压，在所述第一P型掺杂区115a上施加-1V电压，所述第一控制栅105a、N阱101和第二P型掺杂区110均接地。

请参考图2，本发明另一实施例提供一种双存储位P型闪存单元的操作方法。所述双存储位P型闪存单元包括半导体衬底100、N阱101、第一P型掺杂区115a、第二P型掺杂区110、第三P型掺杂区115b、第一字线栅108a、第二字线栅108b、第一存储位P1和第二存储位P2。其中，所述半导体衬底100为P型掺杂，所述N阱101形成在所述半导体衬底100中，第一P型掺杂区115a、第二P型掺杂区110、第三P型掺杂区115b依次间隔的形成于所述N阱101中。所述第一存储位P1设置在第一P型掺杂区115a和第二P型掺杂区110之间的所述N阱101上方，所述第二存储位P2设置在第三P型掺杂区115b和第二P型掺杂区110之间的所述N阱101上方，且第一存储位P1和第二存储位P2之间具有间隔，所述第一存储位P1包括第一浮栅103a以及设置在所述第一浮栅103a上方的第一控制栅105a，第一浮栅103a和N阱110之间设有浮栅介质层102a，用于实现第一浮栅103a与N阱110之间的隔离，第一浮栅103a和第一控制栅105a之间有栅间介质104a(可以是氧化硅-氮化硅-氧化硅，即ONO)；所述第二存储位P2包括第二浮栅103b以及设置在所述第二浮栅103b上方的第二控制栅105b，第二浮栅103b和N阱110之间设有浮栅介质层102b，用于实现第二浮栅103b与N阱110之间的隔离，第二浮栅103b和第二控制栅105b之间有栅间介质104b(可以是氧化硅-氮化硅-氧化硅，即ONO)。所述第一字线栅108a设置在所述第一存储位P1和第二P型掺杂区110之间的N阱101的上方，所述第二字线栅108b设置在所述第二存储位P2和第二P型掺杂区110之间的N阱101的上方，即所述第一字线栅108a和所述第一P型掺杂区115a分居所述第一存储位P1的两侧，所述第二字线栅108b和所述第三P型掺杂区115b分居所述第二存储位P2的两侧，且所述第一字线栅108a和所述第二字线栅108b位于所述第一存储位P1和第二存储位P2之间，所述第二P型掺杂区110位于所述第一字线栅108a和所述第二字线栅108b之间的N阱101中。第一字线栅108a的侧壁和底面上包围有第一字线介质层，所述第一字线介质层包括位于第一存储位P1和第一字线栅108a之间的第一字线介质墙107a以及位于所述第一字线栅108a靠近第二P型掺杂区110的侧壁上的第一字线介质内侧墙111a，第一字线介质墙107a呈L形，延伸到第一字线栅108a的所有底面上。所述第一存储位P1的控制栅105a上方设有覆盖在所述第一字线介质墙107a侧壁上的第一字线侧墙113a，所述第一存储位P1靠近第一P型掺杂区115a的侧壁上覆盖有第一隔离侧墙114a；第二字线栅108b的侧壁和底面上包围有第二字线介质层，所述第二字线介质层包括位于第二存储位P2和第二字线栅108b之间的第二字线介质墙107b以及位于所述第二字线栅108b靠近第二P型掺杂区110的侧壁上的第二字线介质内侧墙111b，第二字线介质墙107b呈L形，延伸到第二字线栅108b的所有底面上。所述第二存储位P2的控制栅105b上方设有覆盖在所述第二字线介质墙107b侧壁上的第二字线侧墙113b，所述第二存储位P2靠近第三P型掺杂区115b的侧壁上覆盖有第二隔离侧墙114b。

本实施例中，所述第一P型掺杂区115a为对应第一存储位P1的第一源区，所述第三P型掺杂区115b为对应第二存储位P2的第二源区，所述第二P型掺杂区110为所述第一存储位P1和所述第二存储位P2共用的漏区，所述第二P型掺杂区110上方设有与所述第二P型掺杂区110电接触的位线多晶硅(如图2中的112)，所述第一P型掺杂区115a上方设有与所述第一P型掺杂区115a电接触的第一源线接触插塞(如图2中的116a)，所述第三P型掺杂区115a上方设有与所述第三P型掺杂区115a电接触的第二源线接触插塞(如图2中的116b)；或者，所述第一P型掺杂区115a为对应第一存储位P1的第一漏区，所述第三P型掺杂区115b为对应第二存储位P2的第二漏区，所述第二P型掺杂区110为所述第一存储位P1和所述第二存储位P2共用的源区，所述第二P型掺杂区110上方设有与所述第二P型掺杂区110电接触的源线多晶硅(如图2中的112)，所述第一P型掺杂区115a上方设有与所述第一P型掺杂区115a电接触的第一位线接触插塞(如图2中的116a)，所述第三P型掺杂区115b上方设有与所述第三P型掺杂区115b电接触的第一位线接触插塞(如图2中的116b)。

本实施例的P沟道闪存单元的两个存储位共用一个第二P型掺杂区110，同样的面积下，闪存单元更多，存储密度更大。且所述第一存储位P1和所述第二存储位P2可以完全对称分布于所述第二P型掺杂区110的两侧，所述第一字线栅108a和所述第二字线栅108b完全对称分布于所述第二P型掺杂区110的两侧，这种对称结构利于实现自对准工艺的制作。

本实施例的P沟道闪存单元的操作方法包括对所述P沟道闪存单元进行编程、擦除和读取中的至少一种。

其中，对所述P沟道闪存单元进行编程时，可以仅对第一存储为P1或第二存储位P2进行编程，也可以对第一存储为P1和第二存储位P2同时编程。具体地，在所述第一存储位P1和所述第二存储位P2中选择需要进行编程的存储位，当仅对所述第一存储位P1进行编程时，在所述第一控制栅105a、所述第一字线栅108a和所述第一P型掺杂区115a上分别施加负电压，在所述N阱101和所述第二P型掺杂区110上均施加0V电压；当仅对所述第二存储位P2进行编程时，在所述第二控制栅105b、所述第二字线栅108b和所述第三P型掺杂区115b上分别施加负电压，在所述N阱101和所述第二P型掺杂区110上均施加0V电压；当对第一存储为P1和第二存储位P2同时编程时，在所述第一控制栅105a和第二控制栅105b上施加相同的负电压，在所述第一字线栅108a和所述第二字线栅108b上施加相同的负电压，在所述第一P型掺杂区115a和第三P型掺杂区115b上施加相同的负电压，在所述N阱101和所述第二P型掺杂区110上均施加0V电压。通过对相应存储位的控制栅、字线栅和非共用的P型掺杂区以及N阱进行电压配置，使得浮栅下方的沟道中的空穴在夹断点处强电场的作用下获得很高的能量，高能的空穴与硅晶格发生碰撞产生高能电子，这些高能电子在控制栅电压所产生的电场作用下能够进入浮栅，从而达到编程的操作。

优选的，当对所述第一存储位P1进行编程时，在所述第一控制栅105a上施加-3V～-1V的负电压，在所述第一字线栅108a上施加-5V～-1V的负电压，在所述第一P型掺杂区115a上施加-11V～-4V的负电压，所述N阱101和所述第二P型掺杂区110均接地。当对所述第二存储位P2进行编程时，在所述第二控制栅105b上施加-3V～-1V的负电压，在所述第二字线栅108b上施加-5V～-1V的负电压，在所述第三P型掺杂区115b上施加-11V～-4V的负电压，所述N阱101和所述第二P型掺杂区110均接地。由此，可以在执行编程操作时，将选中编程的存储位的编程操作条件设置适当，能够使编程条件与闪存器件的特征参数匹配，实现既定的编程功能，且能够有效避免存储位之间的编程干扰及自身产生的“误编程”，保证编程性能最优，同时，也能有效避免编程操作对闪存产品的可靠性产生的负面影响。

此外，当所述第二P型掺杂区110为漏区时，两个存储位P1、P2共享一个漏区，且在编程时从相应的存储位的源区输入源端电压，而漏区电压为0V，由此，一方面可以避免对闪存单元中一个存储位编程时对其另一个存储位造成的漏极串扰(Drain Disturbance)，即避免编程串扰问题，另一方面在对闪存单元中的两个存储位同时编程时还会在两个存储位的源区中产生几乎相同的热电子流，进而可以提高两个存储位的同步编程效果。

本实施例的P沟道闪存单元的操作方法中，当对所述P沟道闪存单元进行擦除时，可以在所述第一字线栅108a和所述第二字线栅108b上施加相同的正的栅极电压，在所述第一控制栅105a和所述第二控制栅105b上施加相同的负的栅极电压，在所述第二P型掺杂区110、第一P型掺杂区115a、第三P型掺杂区115b和N阱101上均施加0V电压，以对所述第一存储位P1和所述第二存储位P2同时擦除。通过在两存储位的字线栅上施加正的栅极电压，在两个存储位的控制栅上施加负的栅极电压，可以使浮栅中存储的电子进行FN隧穿，从而能够快速擦除信息，所述字线栅的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。

优选的，在所述第一字线栅108a和所述第二字线栅108b上施加4V至14V的正电压，例如是7V、8V、10V、12V和13V，在所述第一控制栅105a和所述第二控制栅105b上施加-10V至0V的负电压，例如是-9V、-8V、-6V、-4V和-2V，所述第二P型掺杂区110、第一P型掺杂区115a、第三P型掺杂区115b和N阱101均接地。由此，将两个存储位进行适当的偏压设置，保证擦除条件与闪存器件的特征参数匹配，实现既定的擦除功能，且避免擦除操作时产生漏电问题，满足对产品性能(主要是擦除时间)的要求。同时，保证两个存储位中存储的电荷被有效擦除的同时不产生其他负面效应。

本实施例的P沟道闪存单元的操作方法中，对所述P沟道闪存单元进行读取时，在所述第一存储位P1和所述第二存储位P2中选择需要进行状态读取的存储位，其中，当对所述第一存储位P1的状态进行读取时，在所述第一P型掺杂区115a和所述第一字线栅108a上分别施加负电压，在所述N阱101、所述第一控制栅105a和所述第二P型掺杂区110上施加0V电压；当对所述第二存储位P2的状态进行读取时，在所述第三P型掺杂区115b和所述第二字线栅108b上分别施加负电压，在所述N阱101、所述第二控制栅105b和所述第二P型掺杂区110上施加0V电压。通过在相应的存储位的非共用的P型掺杂区和字线栅上施加合适的负电压，在所述N阱101、控制栅和所述第二P型掺杂区110上施加0V电压，根据闪存单元浮栅中的电子数量会影响沟道的读取电流这一物理机制实现了能够快速、有效读取闪存单元中任何一存储位信息的功能。

优选地，当对所述第一存储位P1的状态进行读取时，在所述第一P型掺杂区115a上施加-2V～-0.5V的电压，例如为-1V，在所述第一字线栅108a上施加-4V～-1V的栅极电压，例如为-2.5V，所述N阱101、所述第一控制栅105a和所述第二P型掺杂区110接地；当对所述第二存储位P2的状态进行读取时，在所述第二P型掺杂区115b上施加-2V～-0.5V的电压，例如为-1V，在所述第二字线栅上施加-4V～-1V的栅极电压，例如为-2.5V，所述N阱101、所述第二控制栅105b和所述第二P型掺杂区110接地。由此，在进行读取操作时，将被选中进行读取的存储位中各偏置电压进行适当的设置，能够保证读取条件与闪存器件的结构特征参数匹配，使被选中读取的存储位的读取电流能够准确代表被读取存储位的状态，避免对未选中的存储位产生读取干扰。整个读取操作条件的设置，能够有效避免对闪存产品的可靠性产生的负面影响。

综上所述，本发明的P沟道闪存单元的操作方法，可以通过在存储位的控制栅及其对应的字线栅和相应的P型掺杂区(非共用的)上分别施加相应的负电压，在所述N阱和所述第二P型掺杂区上施加0V电压，两个P型掺杂区之间的电压差产生强电场，P沟道中的空穴(hole，多子载流子)在强电场的作用下获得高能量从而与硅晶格发生高速碰撞而产生高能电子，一些高能电子在控制栅电压所产生的电场作用下进入浮栅，从而达到编程的操作；还可以通过在存储位对应的字线栅上施加正电压，在存储位的控制栅上施加负电压，以产生FN隧穿效应，实现快速擦除的目的；又可以通过在相应存储位对应的P型掺杂区和字线栅上施加负电压，在其控制栅、所述N阱和所述第二P型掺杂区上施加0V电压，实现信息的快速读取。由于能够利用空穴的碰撞离化产生电子进而产生热电子，其碰撞离化率高，易于闪存的编程过程，因此有利于闪存单元的编程效率和速度的提高，且闪存单元面积的微缩，达到缩小器件面积的目的。且在编程、擦除、读取时第二P型掺杂区上的电压均为0V，当P沟道闪存单元具有共用所述第二P型掺杂区的第一存储位和第二存储位时，能够避免两个存储位之间的操作干扰，提高器件的可靠性。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims

1.一种P沟道闪存单元的操作方法，其特征在于，所述P沟道闪存单元包括：形成有N阱的半导体衬底；形成在N阱中且相间隔的第一P型掺杂区和第二P型掺杂区；形成在所述第一P型掺杂区和第二P型掺杂区之间的N阱上方的第一存储位，所述第一存储位包括第一浮栅以及设置在所述第一浮栅上方的第一控制栅；形成在所述第二P型掺杂区和所述第一存储位之间的N阱上方的第一字线栅；所述P沟道闪存单元还包括：形成在所述N阱中且与所述第二P型掺杂区相间隔的第三P型掺杂区，且所述第三P型掺杂区设置在所述第二P型掺杂区远离所述第一P型掺杂区一侧；形成在所述第二P型掺杂区和第三P型掺杂区之间的N阱上方的第二存储位，所述第二存储位与所述第一存储位共用所述第二P型掺杂区，且所述第二存储位包括第二浮栅以及设置在所述第二浮栅上方的第二控制栅；形成在所述第二P型掺杂区和所述第二存储位之间的N阱上方的第二字线栅；所述操作方法包括对所述第一存储位进行编程、擦除和读取中的至少一种，还包括对所述第二存储位进行编程、擦除和读取中的至少一种，且：

对所述第一存储位进行读取时，在所述第一P型掺杂区和所述第一字线栅上分别施加负电压，在所述N阱、所述第一控制栅和所述第二P型掺杂区上均施加0V电压；

2.根据权利要求1所述的操作方法，其特征在于，当对所述第一存储位进行编程时，在所述第一控制栅上施加-3V～-1V的负电压，在所述第一字线栅上施加-5V～-1V的负电压，在所述第一P型掺杂区上施加-11V～-4V的负电压，所述N阱和所述第二P型掺杂区均接地。

3.根据权利要求1所述的操作方法，其特征在于，对所述第一存储位进行擦除时，在所述第一字线栅上施加4V～14V的正电压，在所述第一控制栅上施加-10V～0V的负电压，所述第一P型掺杂区、第二P型掺杂区和N阱均接地。

4.根据权利要求1所述的操作方法，其特征在于，当对所述第一存储位的状态进行读取时，在所述第一P型掺杂区上施加-2V～-0.5V的负电压，在所述第一字线栅上施加-4V～-1V的负电压，所述第一控制栅、所述N阱和所述第二P型掺杂区均接地。

5.根据权利要求1所述的操作方法，其特征在于，通过同时对所述第一P型掺杂区和第三P型掺杂区施加相同的负电压，对所述第一控制栅和所述第二控制栅施加相同的负电压，对所述第一字线栅和所述第二字线栅施加相同的负电压，所述N阱和所述第二P型掺杂区均接地，来对所述第一存储位和所述第二存储位同时进行编程；或者，对所述第一存储位进行编程时，将所述第二控制栅、所述第二字线栅和所述第三P型掺杂区均接地或者均浮置；或者，在对所述第二存储位进行编程时，将所述第一控制栅、所述第一字线栅和所述第一P型掺杂区均接地或者均浮置。

6.根据权利要求1或5所述的操作方法，其特征在于，当对所述第二存储位进行编程时，在所述第二控制栅上施加-3V～-1V的负电压，在所述第二字线栅上施加-5V～-1V的负电压，在所述第三P型掺杂区上施加-11V～-4V的负电压，所述N阱和所述第二P型掺杂区均接地。

7.根据权利要求1所述的操作方法，其特征在于，对所述第二存储位进行擦除时，在所述第二字线栅上施加4V～14V的正电压，在所述第二控制栅上施加-10V～0V的负电压，所述第三P型掺杂区、第二P型掺杂区和N阱均接地。

8.根据权利要求1或7所述的操作方法，其特征在于，通过同时对所述第一字线栅和所述第二字线栅施加相同的正电压，对所述第一控制栅和所述第二控制栅施加相同的负电压，所述第一P型掺杂区、所述第三P型掺杂区、第二P型掺杂区和N阱均接地，来对所述第一存储位和所述第二存储位同时进行擦除。

9.根据权利要求1所述的操作方法，其特征在于，当对所述第二存储位的状态进行读取时，在所述第三P型掺杂区上施加-2V～-0.5V的负电压，在所述第二字线栅上施加-4V～-1V的负电压，所述第二控制栅、所述N阱和所述第二P型掺杂区均接地。

10.根据权利要求1所述的操作方法，其特征在于，所述第一P型掺杂区为第一源区，所述第三P型掺杂区为第二源区，所述第二P型掺杂区为所述第一存储位和所述第二存储位共用的漏区，所述第二P型掺杂区上方设有与所述第二P型掺杂区电接触的位线多晶硅，所述第一P型掺杂区上方设有与所述第一P型掺杂区电接触的第一源线接触插塞，所述第三P型掺杂区上方设有与所述第三P型掺杂区电接触的第二源线接触插塞；或者，所述第一P型掺杂区为第一漏区，所述第三P型掺杂区为第二漏区，所述第二P型掺杂区为所述第一存储位和所述第二存储位共用的源区，所述第二P型掺杂区上方设有与所述第二P型掺杂区电接触的源线多晶硅，所述第一P型掺杂区上方设有与所述第一P型掺杂区电接触的第一位线接触插塞，所述第三P型掺杂区上方设有与所述第三P型掺杂区电接触的第二位线接触插塞。

11.根据权利要求1所述的操作方法，其特征在于，所述P沟道闪存单元还包括：包围在所述第一字线栅的侧壁和底面上的第一字线介质层；包围在所述第二字线栅的侧壁和底面上的第二字线介质层；位于所述第一控制栅表面上且覆盖在所述第一字线介质层远离所述第二P型掺杂区的部分的侧壁上的第一字线侧墙；位于所述第二控制栅表面上且覆盖在所述第二字线介质层远离所述第二P型掺杂区的部分的侧壁上的第二字线侧墙；位于所述第一存储位远离所述第二P型掺杂区的侧壁上的第一隔离侧墙；以及，位于所述第二存储位远离所述第二P型掺杂区的侧壁上的第二隔离侧墙。