CN104505120A - 闪存结构、存储阵列及其编程、擦除和读取方法 - Google Patents

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CN104505120A CN201410681725.1A CN201410681725A CN104505120A CN 104505120 A CN104505120 A CN 104505120A CN 201410681725 A CN201410681725 A CN 201410681725A CN 104505120 A CN104505120 A CN 104505120A
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李冰寒
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Abstract

一种闪存结构、存储阵列及编程擦除和读取方法，所述闪存包括：半导体衬底、位线结构、字线结构、浮栅结构和控制栅结构；所述半导体衬底内部具有掺杂阱，所述掺杂阱形成源极和漏极；所述位线结构包括位线结构一和位线结构二，分别连接漏极和源极；所述字线结构位于所述位线结构一和位线结构二之间；所述浮栅结构包括浮栅结构一和浮栅结构二，分别位于所述字线结构和所述位线结构之间；所述控制栅结构包括控制栅结构一和控制栅结构二，分别位于所述浮栅结构的表面；所述位线结构、字线结构和浮栅结构均位于所述半导体衬底的表面。本发明能够减小存储器面积，提高存储器编程速度。

Description

闪存结构、存储阵列及其编程、擦除和读取方法
技术领域
本发明涉及存储器技术领域，特别涉及一种闪存结构、存储阵列及其编程、擦除和读取方法。
背景技术
电可擦可编程只读存储器(闪存，Electrically Erasable ProgrammableRead-Only Memory)是一种以字节(Byte)为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)，闪存不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于闪存的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器(RAM，Random Access Memory)芯片，甚至取代部分的硬盘功能，与高速RAM成为二十一世纪最常用且发展最快的两种存储技术。
闪存通常包括译码电路、控制电路以及存储阵列，闪存存储阵列由多个呈阵列排布的存储单元构成。图1是常见的一种闪存存储阵列中相邻两个存储单元的剖面结构示意图。参考图1，所述存储单元包括衬底10、漏极11、源极12、浮栅FG以及字线WL。所述漏极11和源极12形成于所述衬底10的内部，所述漏极11连接位于所述衬底10表面的位线BL，所述源极12连接位于所述衬底10表面的源线SL，所述字线WL位于所述源线SL和所述位线BL之间，所述浮栅FG位于所述字线WL与所述漏极11连接的位线BL之间的衬底表面。
现有技术通常只利用连接同一条源线的一行存储单元保存数据，这导致存储单元的利用率较低，过多的闲置存储单元占用了较大的空间，使得存储单元组成的存储器面积较大，且编程速度较慢。
发明内容
本发明实施例的一个方面所解决的问题是如何减小存储器面积。
本发明实施例的另一方面所要解决的问题是如何提高存储器编程速度。
为解决上述问题，本发明实施例提供一种闪存结构，所述闪存结构包括：包括：半导体衬底、位线结构、字线结构、浮栅结构和控制栅结构；
所述半导体衬底内部具有掺杂阱，所述掺杂阱形成源极和漏极；
所述位线结构包括位线结构一和位线结构二，分别连接漏极和源极；
所述字线结构位于所述位线结构一和位线结构二之间；
所述浮栅结构包括浮栅结构一和浮栅结构二，分别位于所述字线结构和所述位线结构之间；
所述控制栅结构包括控制栅结构一和控制栅结构二，分别位于所述浮栅结构的表面；
所述位线结构、字线结构和浮栅结构均位于所述半导体衬底的表面。
可选的，所述字线结构包括：字线介质层和字线；所述字线介质层位于所述半导体衬底的表面，所述字线位于所述字线介质层的表面。
可选地，所述浮栅结构包括：浮栅介质层和浮栅；所述浮栅介质层位于所述半导体衬底的表面，所述浮栅位于所述浮栅介质层表面。
可选地，所述半导体衬底为P型半导体衬底，所述掺杂阱为N阱。
可选地，所述浮栅结构包括：浮栅介质层和浮栅；所述浮栅介质层位于所述半导体衬底的表面，所述浮栅位于所述浮栅介质层表面。
可选地，所述的闪存结构，还包括：衬底线结构，位于衬底表面。
本发明还提供一种存储阵列，包括：呈M行N列排布的存储单元，2N条位线，M≥1，N≥1，且N为8的整数倍，所述存储单元为权利要求1-6任一项所述的闪存结构；
位于第n列存储单元中的位线结构分别连接至所述第n列存储单元中的两条位线,1≤n≤N；
位于同一行存储单元的字线结构连接在一起形成字线，位于同一行存储单元中的控制栅结构连接在一起形成控制栅线。
本发明还提供一种上述存储阵列的编程方法，包括：
施加4V-6V的电压至与待编程存储单元中待编程位线结构连接的位线；
施加1μA-5μA的电流至与待编程存储单元中非待编程位线结构连接的位线；
施加8V的电压至所述待编程单元中与所述待编程位线结构相邻的控制栅结构所在的控制栅线；
施加5V的电压至所述待编程单元中与非待编程位线结构相邻的控制栅结构所在的控制栅线；
施加1.5V的电压至所述待编程存储单元的字线结构所在的字线；
施加0V的电压至位于所述待编程存储单元连接的位线；
施加0V的电压至除所述待编程存储单元的控制栅结构所在的控制栅线以外的控制栅线；
施加0V的电压至除所述带编程存储单元的字线结构所在的字线以外的字线。
可选的，所述待编程位线结构是所述位线结构一和位线结构二中的任一个。
本发明还提供一种上述存储阵列的擦除方法，包括：施加0V的电压至与所述待擦除存储单元连接的位线；
施加-7V的电压至所述待擦除存储单元的控制栅结构所在的控制栅线；
施加8V的电压至所述待擦除单元的字线结构所在的字线；
施加0V的电压至未与所述待擦除单元连接的位线；
施加0V的电压至除所述待擦除存储单元的控制栅结构所在的控制栅线以外的控制栅线；
施加0V的电压至除所述待擦除存储单元的字线结构所在的字线以外的字线。
本发明还提供一种上述存储阵列的读取方法，包括：
施加0V的电压至与所述待读取存储单元中待读取位结构相连的位线；
施加0.8V的电压至所述待读取存储单元中未与待读取位相连接的位线；
施加0V的电压至所述待读存储取单元中与所述待读取位线结构相邻的控制栅结构所在的控制栅线；
施加4V的电压至所述待读取程单元中与非待读取位线结构相邻的控制栅结构所在的控制栅线；
施加4.5V的电压至所述待读取存储单元的字线结构所在的字线；
施加0V的电压至未与所述待读取存储单元连接的位线；
施加0V的电压至除所述待读取存储单元的控制栅结构所在的控制栅以外的控制栅线；
施加0V的电压至除所述待读取存储单元的字线结构所在的字线以外的字线。
可选地，所述待读取位线结构是所述位线结构一和位线结构二中的任一个。
本发明还提供一种存储阵列的擦除方法，所述存储阵列包括：呈M行N列排布的存储单元，2N条位线，M≥1，N≥1，且N为8的整数倍，所述存储单元为权利要求6所述的闪存结构；位于第n列存储单元中的位线结构分别连接至所述第n列存储单元中两条位线,1≤n≤N；位于同一行存储单元的字线结构连接在一起形成字线，位于同一行存储单元中的控制栅结构连接在一起形成控制栅线，位于同一行存储单元中的衬底结构连接在一起形成衬底线，其特征在于，所述存储阵列的擦除方法包括：
施加-2V的电压至与所述待擦除存储单元连接的位线；
施加-7V的电压至所述待擦除存储单元的控制栅结构所在的控制栅线；
施加8V的电压至所述待擦除单元的字线结构所在的字线；
施加-2V的电压至所述待擦除单元的衬底线结构所在的衬底线；
施加0V的电压至未与所述待擦除单元连接的位线；
施加0V的电压至除所述待擦除存储单元的控制栅结构所在的控制栅线以外的控制栅线；
施加0V的电压至除所述待擦除存储单元的字线结构所在的字线以外的字线。
与现有技术相比，本发明实施例的技术方案具有以下优点：
由于闪存结构利用控制栅和位线结构的配合，在一个存储单元可以进行两位的存储，因而在实现相同存储空间的情况下，所述闪存结构和存储阵列可以具有更小的面积。
进一步地，由于所采用的闪存结构具有控制栅结构，使得存储阵列具有控制栅线，由于控制栅线的存在，使得每个字节的存储单元都可以被单独操作而不影响其他存储单元。
编程过程中，通过施加电流至与待编程存储单元中非待编程位线结构连接的位线，电流提供充足的电子，使得短时间内有充分的电子流入与待编程单元相对应的浮栅结构，从而提升编程速度。
附图说明
图1是一种现有闪存结构剖视图；
图2是本发明实施例一种闪存剖视图；
图3是本发明实施例中一种存储阵列示意图；
图4是本发明实施例中另一种存储阵列示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图2所示，在本发明一实施例，闪存结构可以包括：半导体衬底10、位线结构一BL1、位线结构二BL2、浮栅结构一FG1、浮栅结构二FG2、控制栅结构一CG1、控制栅结构二CG2和字线结构WL，其中：
所述半导体衬底10内部具有掺杂阱，包括掺杂阱一101和掺杂阱二102；掺杂阱一101和位线结构一BL1相接触，掺杂阱二102和位线结构二BL2相接触。所述字线结构WL位于位线结构一BL1和位线结构二BL2之间。所述浮栅结构一FG1位于位线结构一BL1和字线结构WL之间；所述浮栅结构二FG2位于位线结构二BL2和字线结构WL之间。所述控制栅结构一CG1位于浮栅结构一FG1表面；所述控制栅结构二CG2位于浮栅结构二FG2表面。所述位线结构一BL1、位线结构二BL2、浮栅结构一FG1、浮栅结构二FG2、控制栅结构一CG1、控制栅结构二CG2和字线结构WL均位于所述半导体衬底10表面。
在具体实施中，半导体衬底10可以为P型半导体衬底，与之对应的，掺杂阱一101和掺杂阱二102为N阱。
在具体实施中，位线结构一BL1和位线结构二BL2可以为金属材料。
在具体实施中，字线结构WL1可以包括：字线介质层和字线。字线介质层位于半导体衬底10的表面，字线位于所述字线介质层的表面。所述字线的材料可以为多晶硅。所述字线介质层可以为氮化硅或二氧化硅。
在具体实施中，浮栅结构一FG1和浮栅结构二FG2可以包括：浮栅介质层和浮栅。浮栅介质层位于半导体衬底10的表面，浮栅位于浮栅介质层的表面。所述浮栅的材料可以为多晶硅。所述浮栅介质层可以为氮化硅或二氧化硅。
在具体实施中，位线结构一BL1与浮栅结构一CG1之间、位线结构二BL2与浮栅结构二CG2之间可以填充绝缘材料，浮栅结构一CG1与字线结构WL之间、浮栅结构二CG2与字线结构WL之间可以填充绝缘材料。
本领域技术人员可以根据上述闪存结构的描述，获知现上述闪存结构的制造方法，此处不再赘述。
本发明实施例还提供一种由上述闪存结构组成的存储阵列，所述存储阵列包括：呈M行N列排布的存储单元、N条源线和N条位线，M≥1，N≥1，且N为8的整数倍。
位于第n列存储单元中的位线结构分别连接至所述第n列存储单元中的两条位线，1≤n≤N；位于同一行存储单元的字线结构连接在一起形成字线，位于同一行存储单元中的控制栅结构连接在一起形成控制栅线。
下面以M＝2、N＝8为例，对上述存储阵列做进一步说明。图3所示存储阵列包含呈2行8列分布的存储单元，16条位线、4条控制栅线、2条字线。为了更加明确存储单元间关系，图3简化了存储阵列中存储单元的内部结构图，仅示出了与存储阵列结构相关的位线、字线、控制栅线。
16条位线为位线BL1-BL8、位线BL1'-BL8'。其中，位线BL1和位线BL1'分别连接至第1列存储结单元中两个位线结构，位线BL2和位线BL2'分别连接至第2列存储单元两个位线结构，位线BL3和位线BL3'分别连接至第3列存储单元中两个位线结构，位线BL4和位线BL4'分别连接至第4列存储结单元中两个位线结构，位线BL5和位线BL5'分别连接至第5列存储单元中的两个位线结构，位线BL6和位线BL6'分别连接至第6列存储单元中的两个位线结构，位线BL7和位线BL7'分别连接至第7列存单元中的两个位线结构，位线BL8和位线BL8'分别连接至第8列存储单元中的两个位线结构。当位线BL1～BL8连接的位线结构为所述的待编程位线结构时，位线BL1'～BL8'连接的位线结构为所述的非待编程单元，反之，当位线BL1'～BL8'连接的位线结构为所述的待编程位线结构时，位线BL1～BL8连接的位线结构为所述的非待编程单元。
4条控制栅线分别为控制栅线CG1、CG2、CG3和控制栅线CG4。其中控制栅线CG1、CG2分别连接至第1行存储单元中的两个控制栅结构，控制栅线CG3、CG4分别连接至第1行存储单元中的两个控制栅结构。
2条字线为字线WL1、字线WL2。字线WL1连接至位于第1行的存储单元中的字线结构，字线WL2连接至位于第2行的存储单元中的字线结构。
本发明实施例还提供一种上述实施例中存储阵列的操作方法，所述操作方法包括编程方法、擦除方法和读取方法。
在本发明一实施例中，采用上述实施例中的存储阵列，可以采用如下的编程方法：
施加4V-6V的电压至与待编程存储单元中待编程位线结构连接的位线；
施加1-5μA的电流至与待编程存储单元中非待编程位线结构连接的位线；
施加8V的电压至所述待编程单元中与所述待编程位线结构相邻的控制栅结构所在的控制栅线；
施加5V的电压至所述待编程单元中与非待编程位线结构相邻的控制栅结构所在的控制栅线；
施加1.5V的电压至所述待编程存储单元的字线结构所在的字线；
施加0V的电压至位于所述待编程存储单元连接的位线；
施加0V的电压至除所述待编程存储单元的控制栅结构所在的控制栅线以外的控制栅线；
施加0V的电压至除所述带编程存储单元的字线结构所在的字线以外的字线。
通过施加上述编程电压，施加至控制栅线上的电压耦合至浮栅上，在源线与浮栅之间形成的电场作用下，通过栅诱导漏极泄漏电流(Gated-InduceDrain Leakage，GIDL)效应使电子从源线上移动到浮栅，实现编程操作。
在本发明实施例闪存存储阵列中，每8个存储单元为一个字节，在存储阵列的操作过程中，以字节为单位。例如图3的存储阵列中，由控制栅线CG1、CG2、字线WL1和位线BL1-BL8共同限定的部分为一个字节，由控制栅线CG3、CG4、字线WL2和位线BL1'-BL8'共同限定的部分为另一个字节，由此可见，图3中共给出四个字节的存储空间。以由控制栅线CG1、CG2、字线WL1和位线BL1-BL8共同限定字节为例，对编程方式进行详细说明。
施加4V-6V的电压至位线BL1-BL7；
施加1-5μA的电流至位线BL1'～BL8'；
施加8V的电压至控制栅线CG1；
施加5V的电压至控制栅线CG2；
施加1.5V的电压至字线WL1；
施加0V的电压至其他位线；
施加0V的电压至制栅线CG2；
施加0V的电压至字线WL2。
在本发明实施例，采用上述的存储阵列，可以采用如下的擦除方法：
施加0V的电压至与所述待擦除存储单元连接的位线；
施加-7V的电压至所述待擦除存储单元的控制栅结构所在的控制栅线。
施加8V的电压至所述待擦除单元的字线结构所在的字线；
施加0V的电压至未与所述待擦除单元连接的位线；
施加0V的电压至除所述待擦除存储单元的控制栅结构所在的控制栅线以外的控制栅线；
施加0V的电压至除所述待擦除存储单元的字线结构所在的字线以外的字线。
继续以图3所示的存储阵列为例进行说明，具体的，在对由控制栅线CG1、CG2、字线WL1和位线BL1-BL8共同限定字节进行擦除时，执行如下操作步骤：
施加0V的电压至位线BL1-BL8、位线BL1'～BL8'；
施加-7V的电压至控制栅线CG1和控制栅线CG2。
施加8V的电压至字线WL1；
施加0V的电压至其他位线；
施加0V的电压至控制栅线CG3和控制栅线CG4；
施加0V的电压至字线WL2。
在本发明实施例，采用上述的存储阵列，可以采用如下的读取方法：施加0V的电压至与所述待读取存储单元中待读取位结构相连的位线；
施加0.8V的电流至所述待读取存储单元中未与待读取位相连接的位线；
施加0V的电压至所述待读存储取单元中与所述待读取位线结构相邻的控制栅结构所在的控制栅线；
施加4V的电压至所述待读取程单元中与非待读取位线结构相邻的控制栅结构所在的控制栅线；
施加4.5V的电压至所述待读取存储单元的字线结构所在的字线；
施加0V的电压至未与所述待读取存储单元连接的位线；
施加0V的电压至除所述待读取存储单元的控制栅结构所在的控制栅以外的控制栅线；
施加0V的电压至除所述待读取存储单元的字线结构所在的字线以外的字线。
继续以图3所示的存储阵列为例进行说明，具体的，在对由控制栅线CG1、CG2、字线WL1和位线BL1-BL8共同限定字节进行读取时，执行如下操作步骤：
施加0V的电压至位线BL1-BL8；
施加0.8V的电流至位线BL1'～BL8'；
施加0V的电压至控制栅线CG1；
施加4V的电压至制栅线CG2；
施加4.5V的电压至字线WL1；
施加0V的电压至其他位线；
施加0V的电压至制栅线CG3、CG4；
施加0V的电压至字线WL2。
本发明实施例还提供另一种所述存储阵列，包括：呈M行N列排布的存储单元，2N条位线，M≥1，N≥1，且N为8的整数倍，所述存储单元为权利要求6所述的闪存结构；位于第n列存储单元中的位线结构分别连接至所述第n列存储单元中两条位线,1≤n≤N；位于同一行存储单元的字线结构连接在一起形成字线，位于同一行存储单元中的控制栅结构连接在一起形成控制栅线，位于同一行存储单元中的衬底结构连接在一起形成衬底线。
在本发明一实施例中，存储阵列的结构如图4所示。存储阵列包含呈2行8列分布的存储单元，16条位线BL1-BL8、BL1’-BL8’、4条控制栅线CG1-CG4、2条字线WL1、WL2，以及2条衬底线PW1、PW2。其中，位线、控制栅线、字线的结构与连接方式与图3所示存储结构相同，不再赘述。不同之处在于，衬底线PW1连接至第1行存储单元的衬底结构，衬底线PW1连接至第2行存储单元的衬底结构。
前述针对图3所示存储阵列结构的编程、擦除、读写方法同样适用与图4所示的存储阵列，不再赘述。
对于如下结构的存储阵列：呈M行N列排布的存储单元，2N条位线，M≥1，N≥1，且N为4的整数倍，所述存储单元为权利要求6所述的闪存结构；位于第n列存储单元中的位线结构分别连接至所述第n列存储单元中两条位线,1≤n≤N；位于同一行存储单元的字线结构连接在一起形成字线，位于同一行存储单元中的控制栅结构连接在一起形成控制栅线，位于同一行存储单元中的衬底结构连接在一起形成衬底线，在具体实施中，还可以采用如下的擦除方式：
施加-2V的电压至与所述待擦除存储单元连接的位线；
施加-7V的电压至所述待擦除存储单元的控制栅结构所在的控制栅线。
施加8V的电压至所述待擦除单元的字线结构所在的字线；
施加-2V的电压至所述待擦除单元的衬底线结构所在的衬底线；
施加0V的电压至未与所述待擦除单元连接的位线；
施加0V的电压至除所述待擦除存储单元的控制栅结构所在的控制栅线以外的控制栅线；
施加0V的电压至除所述待擦除存储单元的字线结构所在的字线以外的字线。
以图4所示的存储阵列为例进行说明，具体的，在对由控制栅线CG1、CG2、字线WL1和位线BL1-BL8共同限定字节进行擦除时，执行如下操作步骤：
施加-2V的电压至位线BL1-BL8和位线BL1'～BL8'；
施加-7V的电压至控制栅线CG0和CG1。
施加8V的电压至字线WL1；
施加-2V电压至衬底线PW1；
施加0V的电压至其他位线；
施加0V的电压至控制栅线CG3、CG4；
施加0V的电压至字线WL2。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种闪存结构，其特征在于，包括：半导体衬底、位线结构、字线结构、浮栅结构和控制栅结构；
所述半导体衬底内部具有掺杂阱，所述掺杂阱形成源极和漏极；
所述位线结构包括位线结构一和位线结构二，分别连接漏极和源极；
所述字线结构位于所述位线结构一和位线结构二之间；
所述浮栅结构包括浮栅结构一和浮栅结构二，分别位于所述字线结构和所述位线结构之间；
所述控制栅结构包括控制栅结构一和控制栅结构二，分别位于所述浮栅结构的表面；
所述位线结构、字线结构和浮栅结构均位于所述半导体衬底的表面。
2.根据权利要求1所述的闪存结构，其特征在于，所述字线结构包括：字线介质层和字线；
所述字线介质层位于所述半导体衬底的表面，所述字线位于所述字线介质层的表面。
3.根据权利要求1所述的闪存结构，其特征在于，所述浮栅结构包括：浮栅介质层和浮栅；
所述浮栅介质层位于所述半导体衬底的表面，所述浮栅位于所述浮栅介质层表面。
4.根据权利要求1所述的闪存结构，其特征在于，所述半导体衬底为P型半导体衬底，所述掺杂阱为N阱。
5.根据权利要求1所述的闪存结构，其特征在于，所述控制栅结构包括：控制栅介质层和控制栅；
所述控制栅介质层位于所述浮栅结构的表面，所述控制栅位于所述控制栅介质层的表面。
6.根据权利要求1-5任一项所述的闪存结构，其特征在于，还包括：衬底线结构，位于所述半导体衬底表面。
7.一种存储阵列，其特征在于，包括：呈M行N列排布的存储单元，2N条位线，M≥1，N≥1，且N为8的整数倍，所述存储单元为权利要求1-6任一项所述的闪存结构；
位于第n列存储单元中的位线结构分别连接至所述第n列存储单元中的两条位线，1≤n≤N；
位于同一行存储单元的字线结构连接在一起形成字线，位于同一行存储单元中的控制栅结构连接在一起形成控制栅线。
8.一种权利要求7所述的存储阵列的编程方法，其特征在于，包括：
施加4V-6V的电压至与待编程存储单元中待编程位线结构连接的位线；
施加1μA-5μA的电流至与待编程存储单元中非待编程位线结构连接的位线；
施加8V的电压至所述待编程单元中与所述待编程位线结构相邻的控制栅结构所在的控制栅线；
施加5V的电压至所述待编程单元中与非待编程位线结构相邻的控制栅结构所在的控制栅线；
施加1.5V的电压至所述待编程存储单元的字线结构所在的字线；
施加0V的电压至位于所述待编程存储单元连接的位线；
施加0V的电压至除所述待编程存储单元的控制栅结构所在的控制栅线以外的控制栅线；
施加0V的电压至除所述带编程存储单元的字线结构所在的字线以外的字线。
9.根据权利要求8所述的编程方法，其特征在于，所述待编程位线结构是所述位线结构一和位线结构二中的任一个。
10.一种权利要求7所述的存储阵列的擦除方法，其特征在于，包括:
施加0V的电压至与所述待擦除存储单元连接的位线；
施加-7V的电压至所述待擦除存储单元的控制栅结构所在的控制栅线；
施加8V的电压至所述待擦除单元的字线结构所在的字线；
施加0V的电压至未与所述待擦除单元连接的位线；
施加0V的电压至除所述待擦除存储单元的控制栅结构所在的控制栅线以外的控制栅线；
施加0V的电压至除所述待擦除存储单元的字线结构所在的字线以外的字线。
11.一种权利要求7所述的存储阵列的读取方法，其特征在于，包括：
施加0V的电压至与所述待读取存储单元中待读取位结构相连的位线；
施加0.8V的电压至所述待读取存储单元中未与待读取位相连接的位线；
施加0V的电压至所述待读存储取单元中与所述待读取位线结构相邻的控制栅结构所在的控制栅线；
施加4V的电压至所述待读取程单元中与非待读取位线结构相邻的控制栅结构所在的控制栅线；
施加4.5V的电压至所述待读取存储单元的字线结构所在的字线；
施加0V的电压至未与所述待读取存储单元连接的位线；
施加0V的电压至除所述待读取存储单元的控制栅结构所在的控制栅以外的控制栅线；
施加0V的电压至除所述待读取存储单元的字线结构所在的字线以外的字线。
12.根据权利要求11所述的读取方法，其特征在于，所述待读取位线结构是所述位线结构一和位线结构二中的任一个。
13.一种存储阵列的擦除方法，所述存储阵列包括：呈M行N列排布的存储单元，2N条位线，M≥1，N≥1，且N为8的整数倍，所述存储单元为权利要求6所述的闪存结构；位于第n列存储单元中的位线结构分别连接至所述第n列存储单元中两条位线,1≤n≤N；位于同一行存储单元的字线结构连接在一起形成字线，位于同一行存储单元中的控制栅结构连接在一起形成控制栅线，位于同一行存储单元中的衬底结构连接在一起形成衬底线，其特征在于，所述存储阵列的擦除方法包括：
施加-2V的电压至与所述待擦除存储单元连接的位线；
施加-7V的电压至所述待擦除存储单元的控制栅结构所在的控制栅线；
施加8V的电压至所述待擦除单元的字线结构所在的字线；
施加-2V的电压至所述待擦除单元的衬底线结构所在的衬底线；
施加0V的电压至未与所述待擦除单元连接的位线；
施加0V的电压至除所述待擦除存储单元的控制栅结构所在的控制栅线以外的控制栅线；
施加0V的电压至除所述待擦除存储单元的字线结构所在的字线以外的字线。
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