CN107393926B - 闪存单元、闪存阵列及其操作方法 - Google Patents
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Abstract
本发明提供了一种闪存单元、闪存阵列及其操作方法，包括：P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为第一源极、第二源极和漏极；所述N阱上的栅极结构位于所述第一源极和所述第二源极之间，所述栅极结构具有关于源极多晶硅对称的两个存储位，每个存储位均包含了浮栅和字线栅。本发明提供的闪存单元通过漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子来编程，有利于器件的微缩，达到缩小器件单元面积的目的。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种闪存单元、闪存阵列及其操作方法。
背景技术
闪存(flash memory)作为一种集成电路存储器件，由于其具有电可擦写存储信息的功能，而且断电后存储的信息不会丢失，因而被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。
一般来讲，制造闪存时，必须尽力考虑如何缩小每一存储单元的大小与电力消耗，然而现有的SST闪存结构通过源端热电子编程，需要浮栅与漏极具有很大的重叠区域来提供足够大的耦合系数，只有这样，编程时加在源极多晶硅上的电压才能给浮栅提供足够大的耦合电压，但是这带来的弊端是：浮栅与漏极很大的重叠区域不利于闪存的微缩；因此如何在保证芯片性能的同时进一步减小芯片的尺寸是当前亟待解决的问题。
发明内容
本发明的目的在于提供一种闪存单元、闪存阵列及其操作方法，以解决现有技术中闪存单元无法进一步缩小等问题。
为了达到上述目的，本发明提供了一种闪存单元，包括：
P型衬底，所述P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为第一源极、第二源极和漏极；
位于所述N阱上的栅极结构，所述栅极结构包括第一存储位、第二存储位和源极多晶硅，所述第一存储位包括第一浮栅和第一字线栅，所述第二存储位包括第二浮栅和第二字线栅；
所述第一浮栅包括第一浮栅尖端，所述第一浮栅尖端对准所述第一字线栅； 所述第二浮栅包括第二浮栅尖端，所述第二浮栅尖端对准所述第二字线栅；
所述第一字线栅、所述第一浮栅、所述源极多晶硅、所述第二浮栅和所述第二字线栅依次并排排列在所述第一源极和所述第二源极之间；
可选的，所述源极多晶硅位于所述漏极上；
可选的，所述第一存储位和第二存储位对称分布于所述源极多晶硅的两侧；
本发明还提供了一种闪存阵列，所述闪存阵列包括至少一个所述的闪存单元；
可选的，所述闪存阵列包括至少一行和一列，同一行的所述闪存单元的所有漏极相连，同一列的所述闪存单元的所有源极相连；
可选的，同一行的所述闪存单元的所有第一字线栅相连，同一行的所述闪存单元的所有第二字线栅相连；
本发明还提供了一种闪存阵列的编程方法，包括：
选择需要编程的存储位，在其所在的所述闪存单元的漏极上施加第一负电压，在其字线栅上施加第二负电压，其源极和其所在的N阱接地，所述第一负压的绝对值大于所述第二负压的绝对值；
可选的，所述第一负电压的范围为-5V至-10V之间；
可选的，所述第二负电压的范围为-4V至-1V之间；
本发明还提供了一种闪存阵列的擦除方法，包括：
在每个所述闪存单元的字线栅上施加第一正电压，每个所述闪存单元的源极、漏极和N阱接地；
可选的，所述第一正电压的范围为8V-15V；
本发明还提供了一种闪存阵列的读取方法，包括：
选择需要读取的存储位，在其源极上施加第三负电压，在其字线栅上施加第四负电压，其所在的所述闪存单元的漏极和N阱接地；
可选的，所述第三负电压的范围为-1V至-2V；
可选的，所述第四负电压的范围为-2V至-3V。
在本发明提供的闪存单元、闪存阵列及其操作方法中，包括：P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为第一源极、第二源极和漏极；所述N阱上的栅极结构位于所述第一源极和所述第二源极之间， 所述栅极结构具有关于源极多晶硅对称的两个存储位，每个存储位均包含了浮栅和字线栅。本发明提供的闪存单元通过漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子来编程，此种情况浮栅与漏极之间的重叠区域越小越有利于编程：漏极加很大的负压来产生浮栅沟道的夹断从而产生热空穴碰撞离化产生热电子，此时浮栅与漏极之间的耦合越小，那么编程时浮栅上的电位就越大(绝对值越小)，从而浮栅与漏极的压差就越大，越利于编程，因此有利于器件的微缩，达到缩小器件单元面积的目的。
附图说明
图1为实施例提供的闪存单元的示意图；
图2为实施例提供的闪存阵列的示意图；
其中，1-P型衬底，2-N阱，21-第一源极，22-第二源极，23-漏极，3-栅极结构，31-第一存储位，311-第一浮栅，312-第一字线栅，32-第二存储位，321-第二浮栅，322-第二字线栅，33-源极多晶硅，34-侧墙，A-存储位A。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
通常SST N沟道闪存是通过源端热电子编程，需要浮栅与漏极具有很大的重叠区域来提供足够大的耦合系数，只有这样，编程时候加在源极多晶硅上的电压才能给浮栅提供足够大的耦合电压，但是这样一来，浮栅与漏极很大的重叠区域将不利于闪存的微缩。
参阅图1，其为实施例提供的闪存单元的示意图，如图1所示，所述闪存单元包括：P型衬底1，所述P型衬底1内形成有N阱2，所述N阱2中形成有P型掺杂区，所述P型掺杂区作为第一源极21、第二源极22和漏极23；位于所 述N阱2上的栅极结构3，所述栅极结构3包括第一存储位31、第二存储位32和源极多晶硅33，所述第一存储位31包括第一浮栅311和第一字线栅312，所述第二存储位32包括第二浮栅321和第二字线栅322；所述第一浮栅311包括第一浮栅尖端，所述第一浮栅尖端对准所述第一字线栅312；所述第二浮栅321包括第二浮栅尖端，所述第二浮栅尖端对准所述第二字线栅322；所述第一字线栅312、所述第一浮栅311、所述源极多晶硅32、所述第二浮栅321和所述第二字线栅322依次并排排列在所述第一源极21和所述第二源极22之间。
其中，本发明提供的闪存单元通过漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子来编程，此种情况浮栅与漏极之间的重叠区域越小越有利于编程：漏极加很大的负压来产生器件的夹断从而产生热空穴碰撞离化产生热电子，此时浮栅与漏极之间的耦合越小，那么编程时浮栅上的电位就越大(绝对值越小)，从而浮栅与漏极的压差就越大，越利于编程，因此有利于器件的微缩，达到缩小器件单元面积的目的。
请接着参阅图1，所述闪存单元具有两个存储位，所述第一存储位31和所述第二存储位32对称分布于所述源极多晶硅33的两侧。所述第一存储位31和所述第二存储位32均包括字线栅和浮栅，所述第一存储位31和所述第二存储位32还包括对称设置的侧墙34。可以认识到，所述第一浮栅311和第二浮栅321对称分布于所述源极多晶硅33的两侧；所述第一浮栅311和第二浮栅321并排排列；所述第一源极21与所述第二源极22关于所述漏极23对称；所述漏极23位于所述源极多晶硅33的下方。所述闪存单元包括两个存储位。
所述P型衬底1内部具有N阱2，在所述N阱2中掺杂P型掺杂元素B以形成源极区域和漏极区域，所述源极区域对应于所述源极，所述漏极区域对应于所述漏极。其中，所述源极和所述漏极形成于所述N阱2的内部；所述第一源极21和所述第二源极22与所述位线耦接，所述第一存储位31和所述第二存储位32共用一个漏极23。
参阅图2，本实施例还提供了一种闪存阵列，所述闪存阵列包括至少一个闪存单元，所述如图2所示，所述闪存阵列中，同一行的闪存单元的所有漏极相连，即对某一个存储位的漏极上施加电压时，这个存储位所在的行的所有存储位的漏极上均会施加相同的电压；同一列的所述闪存单元的所有源极相连，即 对某一个存储位的源极上施加电压时，这个存储位所在的列的所有存储位的源极上均会施加相同的电压；同一行的所述闪存单元的所有第一字线栅相连，即对某一行第一存储位的字线栅上施加电压时，这个存储位所在的行的所有第一存储位的字线栅上均会施加相同的电压；同一行的所述闪存单元的所有第二字线栅相连，即对某一行第二存储位的字线栅上施加电压时，这个存储位所在的行的所有第二存储位的字线栅上均会施加相同的电压。
接着参阅图2，本实施例还提供了一种闪存阵列的编程方法，包括：选择需要编程的存储位，在其所在的所述闪存单元的漏极上施加第一负电压，在其字线栅上施加第二负电压，其源极和其所在的N阱接地，所述第一负压的绝对值大于所述第二负压的绝对值。在其源极、漏极和栅极之间形成电压差，所述源极的电压高于栅极，所述栅极的电压高于漏极，漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子，实现编程的目的。
优选的，所述第一负电压的范围在-5V至-10V之间，例如是-5V、-6V、-7V和-8V；所述第二负电压的范围为-4V至-1V之间，例如是-1V、-2V、-3V和-4V。如图2所示，选中圆圈内的存储位A，对所述存储位A进行编程，在所述存储位A的漏极上施加-8V电压，在所述存储位A的字线栅上施加-2V电压，并将所述存储位A的源极和N阱接地，使其浮栅和漏极之间形成电压差，同时，闪存阵列中，在其他未选中且不在同一行的存储位的字线栅和漏极上均接地(与存储位A属于同一行或者不在同一行但共用漏极的存储位，由于漏极相连，其漏极上的电压与存储位A上的电压相同)；在其他未选中且不在同一列的存储位的源极均施加-2V(与被选中的存储位A属于同一列的存储位，由于源极相连，其源极上的电压与被选中的存储位A上的电压相同),目的是使得其他未选中且不在同一列的存储位的字线关断。
本实施例接着提供了一种闪存阵列的擦除方法，在每个所述闪存单元的字线栅上施加第一正电压，每个所述闪存单元的源极、漏极和N阱接地，使所述字线和浮栅之间产生高的电压差，使浮栅中存储的电子由于强电场的作用流向字线，达到擦除的目的，这里的浮栅尖端有电场增强的作用，有利于闪存的擦除。
优选的，所述第一正电压的范围为8V-15V，例如是8V、10V、12V、14V 和15V，本实施例中，所述第一正电压为12V。参阅图2，在所述闪存阵列的所有存储位的字线栅上施加12V的电压，将所有存储位的源极、漏极和N阱接地，所有存储位的信息同时擦除。
本实施例还提供了一种闪存阵列的读取方法，包括：选择需要读取的存储位，在其源极上施加第三负电压，在其字线栅上施加第四负电压，其所在的所述闪存单元的漏极和N阱接地。
所述第三负电压的范围为-1V至-2V，例如是-1V和-2V，本实施例中，所述第三负压为-1V；所述第四负电压的范围为-2V至-3V，例如是-2V和-3V，本实施例中，所述第三负压为-2.5V。如图2所示，选中圆圈内的存储位A，对所述存储位A进行读取，在所述存储位A的源极上施加-1V电压，在所述存储位A的字线栅上施加-2.5V电压，并将所述存储位A的漏极和N阱接地，同时，闪存阵列中，在其他未选中的存储位的字线栅和源漏极均接地(与存储位A属于同一行的存储位，由于字线栅相连，其字线栅上的电压与存储位A上的电压相同)；在其他未选中的存储位的源极均接地(与被选中的存储位A属于同一列的存储位，由于源极相连，其源极上的电压与被选中的存储位A上的电压相同)。
综上，在本发明实施例提供的闪存单元、闪存阵列及其操作方法中，包括：P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为第一源极、第二源极和漏极；所述N阱上的栅极结构位于所述第一源极和所述第二源极之间，所述栅极结构具有关于源极多晶硅对称的两个存储位，每个存储位均包含了浮栅和字线栅。本发明提供的闪存单元通过漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子来编程，此种情况浮栅与漏极之间的重叠区域越小越有利于编程：漏极加很大的负压来产生浮栅沟道的夹断从而产生热空穴碰撞离化产生热电子，此时浮栅与漏极之间的耦合越小，那么编程时浮栅上的电位就越大(绝对值越小)，从而浮栅与漏极的压差就越大，越利于编程，因此有利于器件的微缩，达到缩小器件单元面积的目的。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明 揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (14)
1.一种闪存单元，其特征在于，所述闪存单元包括：
P型衬底，所述P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为第一源极、第二源极和漏极；
位于所述N阱上的栅极结构，所述栅极结构包括第一存储位、第二存储位和源极多晶硅，所述第一存储位包括第一浮栅和第一字线栅，所述第二存储位包括第二浮栅和第二字线栅；
所述第一浮栅包括第一浮栅尖端，所述第一浮栅尖端对准所述第一字线栅；所述第二浮栅包括第二浮栅尖端，所述第二浮栅尖端对准所述第二字线栅；
所述第一字线栅、所述第一浮栅、所述源极多晶硅、所述第二浮栅和所述第二字线栅依次并排排列在所述第一源极和所述第二源极之间；
其中，所述闪存单元通过漏极夹断点处热空穴的碰撞离化产生热电子来编程。
2.如权利要求1所述的闪存单元，其特征在于，所述源极多晶硅位于所述漏极上。
3.如权利要求1所述的闪存单元，其特征在于，所述第一存储位和第二存储位对称分布于所述源极多晶硅的两侧。
4.一种闪存阵列，其特征在于，所述闪存阵列包括至少一个如权利要求1-3中任一项所述的闪存单元。
5.如权利要求4所述的闪存阵列，其特征在于，所述闪存阵列包括至少一行和一列，同一行的所述闪存单元的所有漏极相连，同一列的所述闪存单元的所有源极相连。
6.如权利要求5所述的闪存阵列，其特征在于，同一行的所述闪存单元的所有第一字线栅相连，同一行的所述闪存单元的所有第二字线栅相连。
7.一种如权利要求4-6中任一项所述的闪存阵列的编程方法，其特征在于，包括：
选择需要编程的存储位，在其所在的所述闪存单元的漏极上施加第一负电压，在其字线栅上施加第二负电压，其源极和其所在的N阱接地，所述第一负电压的绝对值大于所述第二负电压的绝对值。
8.如权利要求7所述的闪存阵列的编程方法，其特征在于，所述第一负电压的范围为-5V至-10V之间。
9.如权利要求7所述的闪存阵列的编程方法，其特征在于，所述第二负电压的范围为-4V至-1V之间。
10.一种如权利要求4-6中任一项所述的闪存阵列的擦除方法，其特征在于，包括：
在每个所述闪存单元的字线栅上施加第一正电压，每个所述闪存单元的源极、漏极和N阱接地。
11.如权利要求10所述的闪存阵列的擦除方法，其特征在于，所述第一正电压的范围为8V-15V。
12.一种如权利要求4-6中任一项所述的闪存阵列的读取方法，其特征在于，包括：
选择需要读取的存储位，在其源极上施加第三负电压，在其字线栅上施加第四负电压，其所在的所述闪存单元的漏极和N阱接地。
13.如权利要求12所述的闪存的阵列读取方法，其特征在于，所述第三负电压的范围为-1V至-2V。
14.如权利要求12所述的闪存的阵列读写方法，其特征在于，所述第四负电压的范围为-2V至-3V。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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