CN107658301B - 闪存单元、闪存阵列及其操作方法 - Google Patents

闪存单元、闪存阵列及其操作方法 Download PDF

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Abstract

本发明提供了一种闪存单元、闪存阵列及其操作方法，包括：P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为第一源极、第二源极和漏极；所述N阱上的栅极结构位于所述第一源极和所述第二源极之间，所述栅极结构具有关于擦除栅对称的两个存储位，每个存储位均包含了浮栅和字线栅。本发明提供的闪存单元通过漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子来编程，有利于器件的微缩，达到缩小器件单元面积的目的，并且本发明提供的闪存单元具有专门的擦除栅，可以不在字线栅上加高压进行擦除，这样字线栅下面的第二氧化层可以做的很薄，因此读取电压可以很小，简化了读取电路的设计。

Description

闪存单元、闪存阵列及其操作方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种闪存单元、闪存阵列及其操作方法。
背景技术
闪存(flash memory)作为一种集成电路存储器件，由于其具有电可擦写存储信息的功能，而且断电后存储的信息不会丢失，因而被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。
一般来讲，制造闪存时，必须尽力考虑如何缩小每一存储单元的大小，然而现有的SST闪存结构通过源端热电子编程，需要浮栅与漏极具有很大的重叠区域来提供足够大的耦合系数，只有这样，编程时加在源极多晶硅上的电压才能给浮栅提供足够大的耦合电压，但是这带来的弊端是：浮栅与漏极很大的重叠区域不利于闪存的微缩；因此如何在保证芯片性能的同时进一步减小芯片的尺寸是当前亟待解决的问题。
发明内容
本发明的目的在于提供一种闪存单元、闪存阵列及其操作方法，以解决现有技术中闪存单元无法进一步缩小等问题。
为了达到上述目的，本发明提供了一种闪存单元，包括：
P型衬底，所述P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区内形成有两个源极和位于两个源极之间的漏极；
位于所述N阱上的栅极结构，所述栅极结构包括擦除栅和关于所述擦除栅对称的两个存储位，每个所述存储位均包括浮栅和字线栅，每个所述存储位的浮栅均位于其所在存储位的字线栅和所述擦除栅之间，每个浮栅均包括浮栅尖端，每个所述浮栅尖端均对准所述擦除栅；
其中，一存储位，一源极和所述漏极构成一存储结构，另一存储位，另一源极和所述漏极构成另一存储结构；
所述擦除栅与所述P型衬底的N阱之间形成有第一氧化层，每个字线栅均与所述P型衬底的N阱之间形成有第二氧化层；
每个所述浮栅与每个所述字线栅之间形成有浮栅侧墙；
可选的，所述擦除栅位于所述漏极上方；
可选的，所述栅极结构位于两个所述源极之间；
可选的，所述第一氧化层的厚度在80埃-180埃之间，所述第二氧化层的厚度在15埃-35埃之间；
可选的，所述浮栅侧墙的最大厚度在80埃-180埃之间；
本发明还提供了一种闪存阵列，所述闪存阵列包括至少一个如所述闪存单元；
可选的，所述闪存阵列包括至少一行和一列，同一行的所有所述闪存单元的漏极相连，同一行的所有所述闪存单元的擦除栅相连，同一列的所有所述闪存单元的所有源极均相连；
可选的，所述闪存阵列的一行包括两排存储结构，同一排的所有存储结构的字线栅均相连；
本发明还提供了一种闪存阵列的编程方法，包括：
选择需要编程的存储结构，在其漏极上施加第一负电压，在其字线栅上施加第二负电压，其源极和其所在闪存单元的擦除栅接地，所述第一负压的绝对值大于所述第二负压的绝对值；
可选的，所述第一负电压的范围为-5V至-10V之间；
可选的，所述第二负电压的范围为-4V至-1V之间；
本发明还提供了一种闪存阵列的擦除方法，包括：
在每个所述闪存单元的擦除栅上施加第一正电压，每个所述存储结构的源极、漏极和字线栅均接地；
可选的，所述第一正电压的范围为8V-15V；
本发明还提供了一种闪存阵列的读取方法，包括：
选择需要读取的存储结构，在其源极上施加第三负电压，在其字线栅上施加第四负电压，其漏极和其所在闪存单元的擦除栅接地；
可选的，所述第三负电压的范围为-0.5V至-1.5V；
可选的，所述第四负电压的范围为-2V至-3V。
在本发明提供的闪存单元、闪存阵列及其操作方法中，包括：P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为源极和漏极；所述N阱上形成有栅极结构，所述栅极结构具有关于擦除栅对称的两个存储位，每个存储位均包含了浮栅和字线栅，其中，一存储位，一源极和所述漏极构成一存储结构，另一存储位，另一源极和所述漏极构成另一存储结构。本发明提供的闪存单元通过漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子来编程，此种情况浮栅与漏极之间的重叠区域越小越有利于编程：漏极加很大的负压来产生沟道的夹断从而产生热空穴碰撞离化产生热电子，此时浮栅与漏极之间的耦合越小，那么编程时浮栅上的电位就越大(绝对值越小)，从而浮栅与漏极的压差就越大，越利于编程，因此有利于闪存单元面积的微缩，达到缩小器件面积的目的，并且本发明提供的闪存单元具有专门的擦除栅，可以不在字线栅上加高压进行擦除，这样字线栅下面的第二氧化层可以做的很薄，因此读取电压可以很小，简化了读取电路的设计。
附图说明
图1为实施例提供的闪存单元的示意图；
图2-图3为实施例提供的闪存阵列的示意图；
其中，1-P型衬底，2-N阱，21-第一源极，22-第二源极，23-漏极，3-栅极结构，31-第一存储位，311-第一浮栅，312-第一字线栅，32-第二存储位，321-第二浮栅，322-第二字线栅，33-擦除栅，34-介质层，A-存储结构A，35-第一氧化层，36-第二氧化层，37-浮栅侧墙，a-虚框a，b-虚框b。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
通常SST N沟道闪存是通过源端热电子编程，需要浮栅与漏极具有很大的重叠区域来提供足够大的耦合系数，只有这样，编程时候加在源极多晶硅上的电压才能给浮栅提供足够大的耦合电压，但是这样一来，浮栅与漏极很大的重叠区域将不利于闪存的微缩，并且现有技术中字线栅与衬底之间的氧化层的厚度不能太薄，否则数据保持能力不好，所以读取时需要在字线栅上加更高的电压，这样一来，读取电路设计就会变的复杂。
参阅图1，其为实施例提供的闪存单元的示意图，如图1所示，所述闪存单元包括：P型衬底1，所述P型衬底1内形成有N阱2，所述N阱2中形成有P型掺杂区，所述P型掺杂区内形成有两个源极(在此分别称为第一源极21和第二源极22)和位于两个源极之间的漏极23；位于所述N阱2上的栅极结构3，所述栅极结构3包括擦除栅33和关于所述擦除栅33对称的两个存储位(在此分别称为第一存储位31和第二存储位32)，每个所述存储位均包括浮栅和字线栅，每个所述存储位的浮栅均位于其所在存储位的字线栅和所述擦除栅33之间；每个浮栅均包括浮栅尖端，每个所述浮栅尖端均对准所述擦除栅33；其中，一存储位，一源极和所述漏极构成一存储结构，另一存储位，另一源极和所述漏极构成另一存储结构，所述擦除栅33与所述P型衬底的N阱2之间形成有第一氧化层35，每个所述字线栅均与所述P型衬底的N阱2之间形成有第二氧化层36；每个所述浮栅与每个所述字线栅之间均形成有浮栅侧墙37。
其中，本发明提供的闪存单元通过漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子来编程，此种情况浮栅与漏极之间的重叠区域越小越有利于编程：漏极加很大的负压来产生沟道的夹断从而产生热空穴碰撞离化产生热电子，此时浮栅与漏极之间的耦合越小，那么编程时浮栅上的电位就越大(绝对值越小)，从而浮栅与漏极的压差就越大，越利于编程，因此有利于闪存单元面积的微缩，达到缩小器件面积的目的，并且本发明提供的闪存单元具有专门的擦除栅，可以不在字线栅上加高压进行擦除，这样字线栅下面的第二氧化层可以做的很薄，因此读取电压可以很小，简化了读取电路的设计。
为了便于叙述，将所述闪存单元的存储位分为第一存储位31和第二存储位32，所述源极分为第一源极21和第二源极22。
请接着参阅图1，所述闪存单元具有两个存储位，所述第一存储位31和所述第二存储位32对称分布于所述擦除栅33的两侧。所述第一存储位31包括第一字线栅312和第一浮栅311，所述第二存储位32包括第二字线栅322和第二浮栅321，所述第一存储位31和所述第二存储位32还包括对称设置的介质层34，所述第一字线栅312和所述第一浮栅311之间以及所述第二字线栅322和所述第二浮栅321之前均形成有一浮栅侧墙37，以减薄第二氧化层36的厚度，所述浮栅侧墙37的最大厚度在80埃-180埃之间。
可以认识到，所述第一浮栅311和第二浮栅321对称分布于所述擦除栅33的两侧；所述第一浮栅311和第二浮栅321并排排列；所述第一源极21与所述第二源极22关于所述漏极23对称；所述漏极23位于所述擦除栅33的下方，所述第一字线栅312、所述第一浮栅311、所述擦除栅33、所述第二浮栅321和所述第二字线栅322依次并排排列在所述第一源极21和所述第二源极33之间。所述第一氧化层35的厚度在80埃-180埃之间，例如是100埃、120埃、130埃；所述第二氧化层的厚度在15埃-35埃之间，例如是20埃、25埃和30埃，与现有技术相比，由于本实施例中擦除有专门的擦除栅33，因此不需要在第一字线栅312或第二字线栅322上施加高电压擦除数据，所以第一字线栅312和第二字线栅322下面的第二氧化层36可以做的很薄，因此读取电压可以很小，简化了读取电路的设计。
所述P型衬底1内部具有N阱2，在所述N阱2中掺杂P型掺杂元素以形成源极区域和漏极区域，所述源极区域对应于所述源极，所述漏极区域对应于所述漏极。其中，所述源极和所述漏极形成于所述N阱2的内部；所述第一源极21和所述第二源极22分别为第一存储位31和第二存储位32的源极，并且后续工艺中会与所述位线连接，所述第一存储位31和所述第二存储位32共用一个漏极23，其中，第一存储位，第一源极和所述漏极构成第一存储结构，第二存储位，第二源极和所述漏极构成第二存储结构，所述P型衬底的N阱和所述栅极结构之间还包括一氧化硅层，用于隔离有源区。
参阅图2，本实施例还提供了一种闪存阵列，所述闪存阵列的有源区呈网格状。所述闪存阵列包括至少一个闪存单元(图中示意性的展示了3行8列的闪存阵列)，所述如图2所示，所述闪存阵列中，同一行的所有所述闪存单元的漏极相连，即对某一个存储结构的漏极上施加电压时，这个存储结构所在的行的所有存储结构的漏极上均会施加相同的电压；同一行的所述闪存单元的擦除栅相连，即对某一个闪存单元的擦除栅上施加电压时，这个闪存单元所在的行的所有闪存单元的擦除栅上均会施加相同的电压；同一列的所述闪存单元的存储结构的所有源极相连，即对某一个存储结构的源极上施加电压时，这个存储结构所在的列的所有存储结构的源极上均会施加相同的电压；所述闪存单元的一行包括两排存储结构，同一排的所有存储结构的字线栅相连，即对某一行的某个存储结构的字线栅上施加电压时，这个存储结构所在排的所有存储结构的字线栅上均会施加相同的电压。
接着参阅图2，本实施例还提供了一种闪存阵列的编程方法，包括：选择需要编程的存储结构(本领域技术人员应当理解，所述需要编程的存储结构既可以是第一存储结构，也可以是第二存储结构，因此所述要编程的存储结构的字线栅既可以是第一字线栅，也可以是第二字线栅，其浮栅和源极同理)，在其漏极上施加第一负电压，在其字线栅上施加第二负电压，其源极和其所在闪存单元的擦除栅接地，所述第一负压的绝对值大于所述第二负压的绝对值。在其源极、漏极和栅极之间形成电压差，所述字线栅的电压高于漏极，漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子，然后在电场的作用下进入浮栅实现编程的目的。
优选的，请参阅图3(图中示意性的展示了3行8列的闪存阵列，其中，以虚框a为例，虚框a内的第一行至第三行电压分别代表在第一排存储结构的字线栅、擦除栅(漏极)和第二排存储结构的字线栅上施加的电压，第一列至第三列电压分别代表在擦除、编程和读写时施加的电压，其余的同理；以虚框b为例，虚框b内的第一列至第三列的电压分别代表在第一列至第三列的存储结构的源极上施加的电压，第一行至第三行电压分别代表在擦除、编程和读写时施加的电压，其余的同理)，所述第一负电压的范围在-5V至-10V之间，例如是-5V、-6V、-7V和-8V；所述第二负电压的范围为-4V至-1V之间，例如是-1V、-2V、-3V和-4V。如图3所示，选中圆圈内的存储结构A，对所述存储结构A进行编程，在所述存储结构A的漏极上施加-6V电压，在所述存储结构A的字线栅上施加-1V电压，并将所述存储结构A的源极和其所在闪存单元的擦除栅接地，使其浮栅和漏极之间形成电压差，同时，闪存阵列中，在其他未选中且不在同一行的存储结构的字线栅和源漏极上均接地(与存储结构A属于同一行但不在同一排的存储结构，由于漏极相连，其漏极上的电压与存储结构A上的电压相同)；在其他未选中且不在同一列的存储结构的源极施加-1V(与被选中的存储结构A属于同一列的存储结构，由于源极相连，其源极上的电压与被选中的存储结构A上的电压相同)，目的是使得其他未选中且不在同一列的存储结构的字线关断。
本实施例接着提供了一种闪存阵列的擦除方法，在每个所述闪存单元的擦除栅上施加第一正电压，每个所述存储结构的源极、漏极和字线栅接地，使所述擦除栅和所述浮栅尖端之间产生高的电压差进而产生强电场，使浮栅中存储的电子由于浮栅尖端强电场的作用流出，达到擦除的目的，这里的浮栅尖端有电场增强的作用，有利于闪存的擦除。
优选的，所述第一正电压的范围为8V-15V，例如是8V、10V、12V、14V和15V，本实施例中，所述第一正电压为12V。参阅图3，在所述闪存阵列的所有闪存单元的擦除栅上施加12V的电压，将所有存储结构的源极、漏极和字线栅接地，所有存储结构的信息同时擦除。
本实施例还提供了一种闪存阵列的读取方法，包括：选择需要读取的存储结构，在其源极上施加第三负电压，在其字线栅上施加第四负电压，其漏极和其所在闪存单元的擦除栅接地。
所述第三负电压的范围为-0.5V至-1.5V，例如是-0.8V和-1V，本实施例中，所述第三负压为-1V；所述第四负电压的范围为-2V至-3V，例如是-2V和-3V，本实施例中，所述第三负压为-2.5V。如图3所示，选中圆圈内的存储结构A，对所述存储结构A进行读取，在所述存储结构A的源极上施加-1V电压，在所述存储结构A的字线栅上施加-2.5V电压，并将所述存储结构A的漏极和其所在闪存单元的擦除栅接地，同时，闪存阵列中，其他未选中的存储结构的字线栅和源漏极均接地(与存储结构A属于同一排的存储结构，由于字线栅相连，其字线栅上的电压与存储结构A上的电压相同)；在其他未选中的存储结构的源极均接地(与被选中的存储结构A属于同一列的存储结构，由于源极相连，其源极上的电压与被选中的存储结构A上的电压相同)。
综上，在本发明实施例提供的闪存单元、闪存阵列及其操作方法中，包括：P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为第一源极、第二源极和漏极；所述N阱上的栅极结构位于所述第一源极和所述第二源极之间，所述栅极结构具有关于擦除栅对称的两个存储位，每个存储位均包含了浮栅和字线栅，，其中，一存储位，一源极和所述漏极构成一存储结构，另一存储位，另一源极和所述漏极构成另一存储结构。本发明提供的闪存单元通过漏极夹断点处热空穴的碰撞离化产生高能电子甚至热电子来编程，此种情况浮栅与漏极之间的重叠区域越小越有利于编程：漏极加很大的负压来产生沟道的夹断从而产生热空穴碰撞离化产生热电子，此时浮栅与漏极之间的耦合越小，那么编程时浮栅上的电位就越大(绝对值越小)，从而浮栅与漏极的压差就越大，越利于编程，因此有利于闪存单元面积的微缩，达到缩小器件面积的目的，并且本发明提供的闪存单元具有专门的擦除栅，可以不在字线栅上加高压进行擦除，这样字线栅下面的第二氧化层可以做的很薄，因此读取电压可以很小，简化了读取电路的设计。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (16)

1.一种闪存单元，其特征在于，所述闪存单元包括：
P型衬底，所述P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区内形成有两个源极和位于两个源极之间的漏极；
位于所述N阱上的栅极结构，所述栅极结构包括擦除栅和关于所述擦除栅对称的两个存储位，每个所述存储位均包括浮栅和字线栅，每个所述存储位的浮栅均位于其所在存储位的字线栅和所述擦除栅之间，每个浮栅均包括浮栅尖端，每个所述浮栅尖端均对准所述擦除栅；
其中，一存储位，一源极和所述漏极构成一存储结构，另一存储位，另一源极和所述漏极构成另一存储结构；
所述擦除栅与所述P型衬底的N阱之间形成有第一氧化层，每个字线栅均与所述P型衬底的N阱之间形成有第二氧化层；
每个所述浮栅与每个所述字线栅之间均形成有浮栅侧墙；
其中，所述闪存单元通过漏极夹断点处热空穴的碰撞离化产生热电子来编程。
2.如权利要求1所述的闪存单元，其特征在于，所述擦除栅位于所述漏极上方。
3.如权利要求1所述的闪存单元，其特征在于，所述栅极结构位于两个所述源极之间。
4.如权利要求1所述的闪存单元，其特征在于，所述第一氧化层的厚度在80埃-180埃之间，所述第二氧化层的厚度在15埃-35埃之间。
5.如权利要求1所述的闪存单元，其特征在于，所述浮栅侧墙的最大厚度在80埃-180埃之间。
6.一种闪存阵列，其特征在于，所述闪存阵列包括至少一个如权利要求1-5中任一项所述的闪存单元。
7.如权利要求6所述的闪存阵列，其特征在于，所述闪存阵列包括至少一行和一列，同一行的所有所述闪存单元的漏极相连，同一行的所有所述闪存单元的擦除栅相连，同一列的所有所述闪存单元的所有源极均相连。
8.如权利要求7所述的闪存阵列，其特征在于，所述闪存阵列的一行包括两排存储结构，同一排的所有存储结构的字线栅均相连。
9.一种如权利要求6-8中任一项所述的闪存阵列的编程方法，其特征在于，包括：
选择需要编程的存储结构，在其漏极上施加第一负电压，在其字线栅上施加第二负电压，其源极和其所在闪存单元的擦除栅接地，所述第一负电压的绝对值大于所述第二负电压的绝对值。
10.如权利要求9所述的闪存阵列的编程方法，其特征在于，所述第一负电压的范围为-5V至-10V之间。
11.如权利要求9所述的闪存阵列的编程方法，其特征在于，所述第二负电压的范围为-4V至-1V之间。
12.一种如权利要求6-8中任一项所述的闪存阵列的擦除方法，其特征在于，包括：
在每个所述闪存单元的擦除栅上施加第一正电压，每个所述存储结构的源极、漏极和字线栅均接地。
13.如权利要求12所述的闪存阵列的擦除方法，其特征在于，所述第一正电压的范围为8V-15V。
14.一种如权利要求6-8中任一项所述的闪存阵列的读取方法，其特征在于，包括：
选择需要读取的存储结构，在其源极上施加第三负电压，在其字线栅上施加第四负电压，其漏极和其所在闪存单元的擦除栅接地。
15.如权利要求14所述的闪存阵列的读取方法，其特征在于，所述第三负电压的范围为-0.5V至-1.5V。
16.如权利要求14所述的闪存阵列的读写方法，其特征在于，所述第四负电压的范围为-2V至-3V。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108806749B (zh) * 2018-06-08 2020-11-13 上海华虹宏力半导体制造有限公司 P沟道闪存单元的操作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102411991A (zh) * 2011-12-20 2012-04-11 南京大学 一种非挥发性存储器低压快速窄注入编程方法
CN107017259A (zh) * 2017-04-14 2017-08-04 上海华虹宏力半导体制造有限公司 闪存结构、存储阵列及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983139B (zh) * 2012-11-30 2017-09-29 上海华虹宏力半导体制造有限公司 半导体存储器
CN104505120A (zh) * 2014-11-24 2015-04-08 上海华虹宏力半导体制造有限公司 闪存结构、存储阵列及其编程、擦除和读取方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102411991A (zh) * 2011-12-20 2012-04-11 南京大学 一种非挥发性存储器低压快速窄注入编程方法
CN107017259A (zh) * 2017-04-14 2017-08-04 上海华虹宏力半导体制造有限公司 闪存结构、存储阵列及其制作方法

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