JP2003152115A - 嵌入式フラッシュメモリ構造及び操作方法 - Google Patents
嵌入式フラッシュメモリ構造及び操作方法Info
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- JP2003152115A JP2003152115A JP2001351045A JP2001351045A JP2003152115A JP 2003152115 A JP2003152115 A JP 2003152115A JP 2001351045 A JP2001351045 A JP 2001351045A JP 2001351045 A JP2001351045 A JP 2001351045A JP 2003152115 A JP2003152115 A JP 2003152115A
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Abstract
(57)【要約】 （修正有）
【課題】 嵌入式フラッシュメモリ構造及び操作方法の
提供。 【解決手段】 本発明のメモリ構造は、半導体基板の表
面に位置する第１の深いイオンドープ領域、第１の深い
イオンドープ領域内にあってインプラント形成された第
２のイオンドープ領域、第２のイオンドープ領域と第１
の深いイオンドープ領域内にそれぞれ設けられてドレイ
ンとソースとされる第１の浅いイオンドープ領域、ドレ
インとソースの間の第１の深いイオンドープ領域の上方
に重なるように設けられた絶縁誘電層４０及びポリシリ
コンゲート極４８を含む。このほか、該フラッシュメモ
リセル構造に対応し、関連するプログラム化書き込み、
抹消及び読み取りの操作方法を提供する。
提供。 【解決手段】 本発明のメモリ構造は、半導体基板の表
面に位置する第１の深いイオンドープ領域、第１の深い
イオンドープ領域内にあってインプラント形成された第
２のイオンドープ領域、第２のイオンドープ領域と第１
の深いイオンドープ領域内にそれぞれ設けられてドレイ
ンとソースとされる第１の浅いイオンドープ領域、ドレ
インとソースの間の第１の深いイオンドープ領域の上方
に重なるように設けられた絶縁誘電層４０及びポリシリ
コンゲート極４８を含む。このほか、該フラッシュメモ
リセル構造に対応し、関連するプログラム化書き込み、
抹消及び読み取りの操作方法を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は一種の非揮発性メモ
リの構造に係り、特に、低操作電圧及び高密度の特性を
有するフラッシュメモリの構造及びその操作方法に関す
る。
リの構造に係り、特に、低操作電圧及び高密度の特性を
有するフラッシュメモリの構造及びその操作方法に関す
る。
【０００２】
【従来の技術】フラッシュメモリは広くノートパソコ
ン、ディジタルカメラ等の小型化された電子製品に応用
され、並びに電子製品の軽薄短小化の傾向に伴い、フラ
ッシュメモリの寸法もますます小さくなることが要求さ
れている。しかし、サブミクロンの工程技術下で小寸法
のフラッシュメモリを製造する時、そのメモリセルアレ
イ領域中のメモリセルトランジスタ操作電圧はショート
チャネル効果により約３Ｖ程度の低電圧操作が要求され
る。
ン、ディジタルカメラ等の小型化された電子製品に応用
され、並びに電子製品の軽薄短小化の傾向に伴い、フラ
ッシュメモリの寸法もますます小さくなることが要求さ
れている。しかし、サブミクロンの工程技術下で小寸法
のフラッシュメモリを製造する時、そのメモリセルアレ
イ領域中のメモリセルトランジスタ操作電圧はショート
チャネル効果により約３Ｖ程度の低電圧操作が要求され
る。
【０００３】図１に示されるように、周知のフラッシュ
メモリのメモリセル構造は、ｐ形半導体基板１０中にソ
ース１２とドレイン１４とされるｎ形ソープ領域が形成
され、並びに両者間のベース内に一つのチャネルが形成
され、該基板の表面に順に、酸化層１６（Ｓｉｌｉｃｏ
ｎ Ｄｉｏｘｉｄｅ）、捕捉層（例えば窒化シリコン）
１８、酸化層２０が設けられ、及びコントロールゲート
２２が酸化層２０の表面に設けられる。このメモリセル
はプログラム化された書き込みを行う時、十分大きな電
圧をソースとドレインに提供しなければならず、この高
電圧差の形成するチャネルにより、上述の動作を完成す
る。このため、周知のフラッシュメモリは簡単には全体
の操作電圧を下げることができず、操作電圧が高く、且
つそのメモリセルアレイ構造にますます密集が要求さ
れ、チャネル長がこれに伴い短縮されるため、各メモリ
セル間の操作が相互に影響し、もし、その操作電圧を下
げられなければ、即ちショートチャネル効果が発生し、
このためパンチスルーの現象が発生した。さらに、比較
的高い操作電圧は複雑な周辺回路の設計を具備せねばな
らず、上述の、高電圧の操作方法は周辺回路の複雑度を
増した。
メモリのメモリセル構造は、ｐ形半導体基板１０中にソ
ース１２とドレイン１４とされるｎ形ソープ領域が形成
され、並びに両者間のベース内に一つのチャネルが形成
され、該基板の表面に順に、酸化層１６（Ｓｉｌｉｃｏ
ｎ Ｄｉｏｘｉｄｅ）、捕捉層（例えば窒化シリコン）
１８、酸化層２０が設けられ、及びコントロールゲート
２２が酸化層２０の表面に設けられる。このメモリセル
はプログラム化された書き込みを行う時、十分大きな電
圧をソースとドレインに提供しなければならず、この高
電圧差の形成するチャネルにより、上述の動作を完成す
る。このため、周知のフラッシュメモリは簡単には全体
の操作電圧を下げることができず、操作電圧が高く、且
つそのメモリセルアレイ構造にますます密集が要求さ
れ、チャネル長がこれに伴い短縮されるため、各メモリ
セル間の操作が相互に影響し、もし、その操作電圧を下
げられなければ、即ちショートチャネル効果が発生し、
このためパンチスルーの現象が発生した。さらに、比較
的高い操作電圧は複雑な周辺回路の設計を具備せねばな
らず、上述の、高電圧の操作方法は周辺回路の複雑度を
増した。
【０００４】
【発明が解決しようとする課題】上述のショートチャネ
ル効果を解決する方法のうち、最も簡単な方式は、メモ
リの操作電圧或いは操作モードを改変し、メモリセルを
縮小することである。このため、本発明は、一種のフラ
ッシュメモリの構造及びその操作方法を提供することを
課題とし、それは、ドレインのイオンドープ領域の下方
にライトイオンドープ領域を増設し、並びにこの二つの
相互に異なるイオンドープ領域各自の電圧分担を利用
し、電圧を制御し並びにメモリセルの操作電圧を低く
し、これにより周辺回路設計を比較的簡単とする。
ル効果を解決する方法のうち、最も簡単な方式は、メモ
リの操作電圧或いは操作モードを改変し、メモリセルを
縮小することである。このため、本発明は、一種のフラ
ッシュメモリの構造及びその操作方法を提供することを
課題とし、それは、ドレインのイオンドープ領域の下方
にライトイオンドープ領域を増設し、並びにこの二つの
相互に異なるイオンドープ領域各自の電圧分担を利用
し、電圧を制御し並びにメモリセルの操作電圧を低く
し、これにより周辺回路設計を比較的簡単とする。
【０００５】本発明のもう一つの目的は、一種の、低電
圧操作と高密度集積の特性を兼ね備えた新たな嵌入式フ
ラッシュメモリ構造及び操作方法を提供することにあ
る。本発明によると、ｐ形半導体基板内にｎ形ウェルを
形成し、ｎ形ウェル内に浅いｐ形ウェルを形成し、並び
に浅いｐ形ウェルとｎ形ウェル内にそれぞれ比較的浅い
ｎ形イオンドープのドレインとソースを形成し、ｎ形ウ
ェルの上方に重ねて絶縁誘電層とポリシリコンゲートを
設け、各ドレインを連接する。
圧操作と高密度集積の特性を兼ね備えた新たな嵌入式フ
ラッシュメモリ構造及び操作方法を提供することにあ
る。本発明によると、ｐ形半導体基板内にｎ形ウェルを
形成し、ｎ形ウェル内に浅いｐ形ウェルを形成し、並び
に浅いｐ形ウェルとｎ形ウェル内にそれぞれ比較的浅い
ｎ形イオンドープのドレインとソースを形成し、ｎ形ウ
ェルの上方に重ねて絶縁誘電層とポリシリコンゲートを
設け、各ドレインを連接する。
【０００６】
【課題を解決するための手段】請求項１の発明は、半導
体基板と、該半導体基板の表面に位置する第１の深いイ
オンドープ領域と、該第１の深いイオンドープ領域内に
あってそれぞれソースとドレインとされる、複数の第１
の浅いイオンドープ領域と、該第１の深いイオンドープ
領域内にあり且つ該ドレインとされた第１の浅いイオン
ドープ領域の下方に位置し並びにこれを包囲する、第２
のイオンドープ領域と、該第１の深いイオンドープ領域
の上方に重なるように設けられ、並びに第１の浅いイオ
ンドープ領域に連接する、絶縁誘電層と、該絶縁誘電層
の表面に設けられ、ゲート領域とされる、ポリシリコン
層と、を具えた、嵌入式フラッシュメモリ構造としてい
る。請求項２の発明は、前記半導体基板がｐ形半導体基
板及びｎ形半導体基板のいずれかとされたことを特徴と
する、請求項１に記載の嵌入式フラッシュメモリ構造と
している。請求項３の発明は、前記第１の深いイオンド
ープ領域及び第１の浅いイオンドープ領域は第１の同形
のイオンがドープされ、基板及び第２のイオンドープ領
域には第２の同形のイオンがドープされ、且つ第１の同
形のイオンと第２の同形のイオンが異なることを特徴と
する、請求項１に記載の嵌入式フラッシュメモリ構造と
している。請求項４の発明は、前記半導体基板がｐ形半
導体基板とされ、即ち第１の深いイオンドープ領域及び
第１の浅いイオンドープ領域がｎ形ドープ領域とされ、
該第２のイオンドープ領域がｐ形イオンドープ領域とさ
れたことを特徴とする、請求項２、３に記載の嵌入式フ
ラッシュメモリ構造としている。請求項５の発明は、前
記半導体基板がｎ形半導体基板とされ、即ち第１の深い
イオンドープ領域及び第１の浅いイオンドープ領域がｐ
形ドープ領域とされ、該第２のイオンドープ領域がｎ形
イオンドープ領域とされたことを特徴とする、請求項
２、３に記載の嵌入式フラッシュメモリ構造としてい
る。請求項６の発明は、前記第１の深いイオンドープ領
域のドープ深さが第１の浅いイオンドープ領域のドープ
深さより遙に大きいことを特徴とする、請求項１に記載
の嵌入式フラッシュメモリ構造としている。請求項７の
発明は、前記絶縁誘電層が酸化層、捕捉層及び酸化層を
含む構造とされたことを特徴とする、請求項１に記載の
嵌入式フラッシュメモリ構造としている。請求項８の発
明は、前記絶縁誘電層が絶縁誘電層に入射された正孔を
受け取り並びに保留する電荷保存領域とされたことを特
徴とする、請求項１に記載の嵌入式フラッシュメモリ構
造としている。請求項９の発明は、嵌入式フラッシュメ
モリの操作方法において、該フラッシュメモリのメモリ
セルが、ｐ形半導体基板上に、ソースとされる第１の深
いイオンドープ領域、ドレインとされる第１の浅いイオ
ンドープ領域、第２のイオンドープ領域及びポリシリコ
ンゲートが形成され、並びに該ソース、ドレイン、第２
イオンドープ領域とゲートにそれぞれソース電圧、ビッ
ト線電圧、ドープウェル電圧及びワード線電圧が印加さ
れ、該操作方法が、該ワード線電圧がマイナスの電圧と
され、該ビット線電圧がプラスの電圧とされ、該ドープ
ウェル電圧がマイナスの電圧とされ、且つ該ソース電圧
が接地状態とされる、プログラム化過程実行ステップ
と、該ワード線電圧がプラスの電圧とされ、該ビット線
電圧がフローティング状態とされ、該ドープウェル電圧
がマイナスの電圧とされ、且つ該ソース電圧が接地状態
とされる、抹消過程実行ステップと、該ワード線電圧が
プラスの電圧とされ、該ビット線電圧と該ドープウェル
電圧が接地状態とされ、且つ該ソース電圧が低いプラス
の電圧とされる、読み取り過程実行ステップと、を含む
ことを特徴とする、嵌入式フラッシュメモリの操作方法
としている。請求項１０の発明は、前記プログラム化過
程、抹消過程及び読み取り過程の実行中に、必要に応じ
てビット線電圧とドープウェル電圧がそれぞれ分担する
電圧を制御することを特徴とする、請求項９に記載の嵌
入式フラッシュメモリの操作方法としている。請求項１
１の発明は、嵌入式フラッシュメモリの操作方法におい
て、フラッシュメモリのメモリセルが、ｎ形半導体基板
上にソースとされる第１の深いイオンドープ領域、ドレ
インとされる第１の浅いイオンドープ領域、第２のイオ
ンドープ領域及びポリシリコンゲートが形成され、並び
にソース、ドレイン、第２のイオンドープ領域とゲート
にそれぞれソース電圧、ビット線電圧、ドープウェル電
圧及びワード線電圧が印加され、該操作方法が、該ワー
ド線電圧がプラスの電圧とされ、該ビット線電圧がマイ
ナスの電圧とされ、該ドープウェル電圧がプラスの電圧
とされ、且つ該ソース電圧が接地状態とされる、プログ
ラム化過程実行ステップと、該ワード線電圧がマイナス
の電圧とされ、該ビット線電圧がフローティング状態と
され、該ドープウェル電圧がプラスの電圧とされ、且つ
該ソース電圧が接地状態とされる、抹消過程実行ステッ
プと、該ワード線電圧がマイナスの電圧とされ、該ビッ
ト線電圧と該ドープウェル電圧が接地状態とされ、且つ
該ソース電圧が低いマイナスの電圧とされる、読み取り
過程実行ステップと、を含むことを特徴とする、嵌入式
フラッシュメモリの操作方法としている。請求項１２の
発明は、前記プログラム化過程、抹消過程及び読み取り
過程の実行中に、必要に応じてビット線電圧とドープウ
ェル電圧がそれぞれ分担する電圧を制御することを特徴
とする、請求項１１に記載の嵌入式フラッシュメモリの
操作方法としている。
体基板と、該半導体基板の表面に位置する第１の深いイ
オンドープ領域と、該第１の深いイオンドープ領域内に
あってそれぞれソースとドレインとされる、複数の第１
の浅いイオンドープ領域と、該第１の深いイオンドープ
領域内にあり且つ該ドレインとされた第１の浅いイオン
ドープ領域の下方に位置し並びにこれを包囲する、第２
のイオンドープ領域と、該第１の深いイオンドープ領域
の上方に重なるように設けられ、並びに第１の浅いイオ
ンドープ領域に連接する、絶縁誘電層と、該絶縁誘電層
の表面に設けられ、ゲート領域とされる、ポリシリコン
層と、を具えた、嵌入式フラッシュメモリ構造としてい
る。請求項２の発明は、前記半導体基板がｐ形半導体基
板及びｎ形半導体基板のいずれかとされたことを特徴と
する、請求項１に記載の嵌入式フラッシュメモリ構造と
している。請求項３の発明は、前記第１の深いイオンド
ープ領域及び第１の浅いイオンドープ領域は第１の同形
のイオンがドープされ、基板及び第２のイオンドープ領
域には第２の同形のイオンがドープされ、且つ第１の同
形のイオンと第２の同形のイオンが異なることを特徴と
する、請求項１に記載の嵌入式フラッシュメモリ構造と
している。請求項４の発明は、前記半導体基板がｐ形半
導体基板とされ、即ち第１の深いイオンドープ領域及び
第１の浅いイオンドープ領域がｎ形ドープ領域とされ、
該第２のイオンドープ領域がｐ形イオンドープ領域とさ
れたことを特徴とする、請求項２、３に記載の嵌入式フ
ラッシュメモリ構造としている。請求項５の発明は、前
記半導体基板がｎ形半導体基板とされ、即ち第１の深い
イオンドープ領域及び第１の浅いイオンドープ領域がｐ
形ドープ領域とされ、該第２のイオンドープ領域がｎ形
イオンドープ領域とされたことを特徴とする、請求項
２、３に記載の嵌入式フラッシュメモリ構造としてい
る。請求項６の発明は、前記第１の深いイオンドープ領
域のドープ深さが第１の浅いイオンドープ領域のドープ
深さより遙に大きいことを特徴とする、請求項１に記載
の嵌入式フラッシュメモリ構造としている。請求項７の
発明は、前記絶縁誘電層が酸化層、捕捉層及び酸化層を
含む構造とされたことを特徴とする、請求項１に記載の
嵌入式フラッシュメモリ構造としている。請求項８の発
明は、前記絶縁誘電層が絶縁誘電層に入射された正孔を
受け取り並びに保留する電荷保存領域とされたことを特
徴とする、請求項１に記載の嵌入式フラッシュメモリ構
造としている。請求項９の発明は、嵌入式フラッシュメ
モリの操作方法において、該フラッシュメモリのメモリ
セルが、ｐ形半導体基板上に、ソースとされる第１の深
いイオンドープ領域、ドレインとされる第１の浅いイオ
ンドープ領域、第２のイオンドープ領域及びポリシリコ
ンゲートが形成され、並びに該ソース、ドレイン、第２
イオンドープ領域とゲートにそれぞれソース電圧、ビッ
ト線電圧、ドープウェル電圧及びワード線電圧が印加さ
れ、該操作方法が、該ワード線電圧がマイナスの電圧と
され、該ビット線電圧がプラスの電圧とされ、該ドープ
ウェル電圧がマイナスの電圧とされ、且つ該ソース電圧
が接地状態とされる、プログラム化過程実行ステップ
と、該ワード線電圧がプラスの電圧とされ、該ビット線
電圧がフローティング状態とされ、該ドープウェル電圧
がマイナスの電圧とされ、且つ該ソース電圧が接地状態
とされる、抹消過程実行ステップと、該ワード線電圧が
プラスの電圧とされ、該ビット線電圧と該ドープウェル
電圧が接地状態とされ、且つ該ソース電圧が低いプラス
の電圧とされる、読み取り過程実行ステップと、を含む
ことを特徴とする、嵌入式フラッシュメモリの操作方法
としている。請求項１０の発明は、前記プログラム化過
程、抹消過程及び読み取り過程の実行中に、必要に応じ
てビット線電圧とドープウェル電圧がそれぞれ分担する
電圧を制御することを特徴とする、請求項９に記載の嵌
入式フラッシュメモリの操作方法としている。請求項１
１の発明は、嵌入式フラッシュメモリの操作方法におい
て、フラッシュメモリのメモリセルが、ｎ形半導体基板
上にソースとされる第１の深いイオンドープ領域、ドレ
インとされる第１の浅いイオンドープ領域、第２のイオ
ンドープ領域及びポリシリコンゲートが形成され、並び
にソース、ドレイン、第２のイオンドープ領域とゲート
にそれぞれソース電圧、ビット線電圧、ドープウェル電
圧及びワード線電圧が印加され、該操作方法が、該ワー
ド線電圧がプラスの電圧とされ、該ビット線電圧がマイ
ナスの電圧とされ、該ドープウェル電圧がプラスの電圧
とされ、且つ該ソース電圧が接地状態とされる、プログ
ラム化過程実行ステップと、該ワード線電圧がマイナス
の電圧とされ、該ビット線電圧がフローティング状態と
され、該ドープウェル電圧がプラスの電圧とされ、且つ
該ソース電圧が接地状態とされる、抹消過程実行ステッ
プと、該ワード線電圧がマイナスの電圧とされ、該ビッ
ト線電圧と該ドープウェル電圧が接地状態とされ、且つ
該ソース電圧が低いマイナスの電圧とされる、読み取り
過程実行ステップと、を含むことを特徴とする、嵌入式
フラッシュメモリの操作方法としている。請求項１２の
発明は、前記プログラム化過程、抹消過程及び読み取り
過程の実行中に、必要に応じてビット線電圧とドープウ
ェル電圧がそれぞれ分担する電圧を制御することを特徴
とする、請求項１１に記載の嵌入式フラッシュメモリの
操作方法としている。
【０００７】
【発明の実施の形態】本発明の主要な特徴は、第２のイ
オンドープ領域によりドレインとされた第１の浅いイオ
ンドープ領域の電圧を分担し、これによりメモリセルの
操作電圧を下げ、これによりそれが十分に低電圧及び高
密度の機能を兼ね備え、相互に衝突しないことにある。
オンドープ領域によりドレインとされた第１の浅いイオ
ンドープ領域の電圧を分担し、これによりメモリセルの
操作電圧を下げ、これによりそれが十分に低電圧及び高
密度の機能を兼ね備え、相互に衝突しないことにある。
【０００８】フラッシュメモリセル３０の構造は図２に
示されるようにｐ形半導体基板３２内にイオン注入法に
より第１の深いイオンドープ領域を形成し、それはｎ形
ウェル３４とされる。該ｎ形ウェル３４内に第２のイオ
ンドープ領域を形成し、これは浅いｐ形ウェル３５とさ
れ、並びにｎ形ウェル３４と浅いｐ形ウェル３５の表面
内にｎ形ドープイオンを注入して第１の浅いイオンドー
プ領域を形成し、ｎ形ウェル３４内に位置する第１の浅
いイオンドープ領域に位置するものはソース３８とさ
れ、浅いｐ形ウェル３５内に位置する第１の浅いイオン
ドープ領域はドレイン３６とされる。そのうち、ｎ形ウ
ェル３４のドープ深さはドレイン３６とされる第１の浅
いイオンドープ領域のドープ深さよりも遙に大きい。さ
らにドレイン３６とソース３８の間のｎ形ウェル３４の
上方に、絶縁誘電層４０が重ねて設けられ、この絶縁誘
電層４０は酸化層４２、捕捉層４４（通常窒化シリコ
ン）及び酸化層４６のＯＮＯ層とされ、別にゲート４８
が、高ドープのポリシリコンであれば、各ドレイン３６
が連接される。上述のｎ形イオンドープのドレイン３６
とその下方の浅いｐ形ウェル３５の作用により、周知の
ドレインのもともとの比較的高い電圧が二つの部分に分
けられ、ゆえに有効に操作電圧を下げることができ、そ
の操作電圧については後に詳しく説明する。
示されるようにｐ形半導体基板３２内にイオン注入法に
より第１の深いイオンドープ領域を形成し、それはｎ形
ウェル３４とされる。該ｎ形ウェル３４内に第２のイオ
ンドープ領域を形成し、これは浅いｐ形ウェル３５とさ
れ、並びにｎ形ウェル３４と浅いｐ形ウェル３５の表面
内にｎ形ドープイオンを注入して第１の浅いイオンドー
プ領域を形成し、ｎ形ウェル３４内に位置する第１の浅
いイオンドープ領域に位置するものはソース３８とさ
れ、浅いｐ形ウェル３５内に位置する第１の浅いイオン
ドープ領域はドレイン３６とされる。そのうち、ｎ形ウ
ェル３４のドープ深さはドレイン３６とされる第１の浅
いイオンドープ領域のドープ深さよりも遙に大きい。さ
らにドレイン３６とソース３８の間のｎ形ウェル３４の
上方に、絶縁誘電層４０が重ねて設けられ、この絶縁誘
電層４０は酸化層４２、捕捉層４４（通常窒化シリコ
ン）及び酸化層４６のＯＮＯ層とされ、別にゲート４８
が、高ドープのポリシリコンであれば、各ドレイン３６
が連接される。上述のｎ形イオンドープのドレイン３６
とその下方の浅いｐ形ウェル３５の作用により、周知の
ドレインのもともとの比較的高い電圧が二つの部分に分
けられ、ゆえに有効に操作電圧を下げることができ、そ
の操作電圧については後に詳しく説明する。
【０００９】図３も参照されたい。フラッシュメモリセ
ル３０の、ポリシリコンゲート４８はワード線５０を形
成し、且つドレイン３６はビット線５２を形成し、並び
に各二つの隣り合うワード線５０の間のｎ形イオンドー
プのドレイン３６の下方に浅いｐ形ウェル３５がレイア
ウトされ、各二つのワード線５０が一つの浅いｐ形ウェ
ル３５を共用し、個別に該浅いｐ形ウェル３５とビット
線５２に電圧を印加し、操作電圧を下げる目的を達成す
る。
ル３０の、ポリシリコンゲート４８はワード線５０を形
成し、且つドレイン３６はビット線５２を形成し、並び
に各二つの隣り合うワード線５０の間のｎ形イオンドー
プのドレイン３６の下方に浅いｐ形ウェル３５がレイア
ウトされ、各二つのワード線５０が一つの浅いｐ形ウェ
ル３５を共用し、個別に該浅いｐ形ウェル３５とビット
線５２に電圧を印加し、操作電圧を下げる目的を達成す
る。
【００１０】そのうち、上述の絶縁誘電層４０内の捕捉
層４２は該絶縁誘電層４０に入射された電子或いは正孔
を受け取り保留する電荷保存領域とされ、プログラム化
或いは抹消の操作の進行に供される。
層４２は該絶縁誘電層４０に入射された電子或いは正孔
を受け取り保留する電荷保存領域とされ、プログラム化
或いは抹消の操作の進行に供される。
【００１１】以下に本発明のフラッシュメモリセル構造
に対応する操作方法を説明する。それは図２に示される
メモリセル構造を利用して進行する操作方法であり、並
びに図２及び図３に示されるように、該操作方法は該フ
ラッシュメモリセル３０のソース３８、ドレイン３６、
ゲート４８にそれぞれソース電圧Ｖｓ、ビット線電圧Ｖ
BL及びワード線電圧ＶWLを印加し、並びに浅いｐ形ウェ
ル３５部分に浅いｐ形ウェル電圧ＶPWを印加し、こうし
てメモリセル３０のプログラム化、抹消及び読み取りの
作業の進行に供される。
に対応する操作方法を説明する。それは図２に示される
メモリセル構造を利用して進行する操作方法であり、並
びに図２及び図３に示されるように、該操作方法は該フ
ラッシュメモリセル３０のソース３８、ドレイン３６、
ゲート４８にそれぞれソース電圧Ｖｓ、ビット線電圧Ｖ
BL及びワード線電圧ＶWLを印加し、並びに浅いｐ形ウェ
ル３５部分に浅いｐ形ウェル電圧ＶPWを印加し、こうし
てメモリセル３０のプログラム化、抹消及び読み取りの
作業の進行に供される。
【００１２】このフラッシュメモリセル３０がプログラ
ム過程を施行する時、図４に示されるように、ドレイン
３６に対してプラスの電圧のビット線電圧ＶBLを印加
し、その大きさは２〜５Ｖで、例えばＶBL＝２．５Ｖと
され、ソース電圧Ｖｓは接地状態即ちＶｓ＝０とされ、
並びにｐ形ウェル３５に対して十分なマイナスの電圧を
印加し、その大きさは−２〜−５Ｖとされ、例えばＶPW
＝−２．５Ｖとされ、並びにマイナスの電圧のビット線
電圧を利用し、その大きさは−２〜−７Ｖとされ、例え
ばＶBL＝−３．３Ｖとされ、ゲート４８とドレイン３
６、浅いｐ形ウェル３５インタフェース間に十分に大き
なバンド間トンネル（Ｂａｎｄ−ｔｏ−ｂａｎｄ−ｔｕ
ｎｎｅｌｉｎｇ：ＢＴＢＴ）電流を発生させ、これによ
り熱正孔の絶縁層４２の通過に感応させ、これにより正
孔を捕捉層４４の電荷保存領域内にトラップ（ｔｒａｐ
ｐｅｄ）し、こうしてプログラム化状態後の電荷状況を
保存し、プログラム化書き込みの機能を達成する。
ム過程を施行する時、図４に示されるように、ドレイン
３６に対してプラスの電圧のビット線電圧ＶBLを印加
し、その大きさは２〜５Ｖで、例えばＶBL＝２．５Ｖと
され、ソース電圧Ｖｓは接地状態即ちＶｓ＝０とされ、
並びにｐ形ウェル３５に対して十分なマイナスの電圧を
印加し、その大きさは−２〜−５Ｖとされ、例えばＶPW
＝−２．５Ｖとされ、並びにマイナスの電圧のビット線
電圧を利用し、その大きさは−２〜−７Ｖとされ、例え
ばＶBL＝−３．３Ｖとされ、ゲート４８とドレイン３
６、浅いｐ形ウェル３５インタフェース間に十分に大き
なバンド間トンネル（Ｂａｎｄ−ｔｏ−ｂａｎｄ−ｔｕ
ｎｎｅｌｉｎｇ：ＢＴＢＴ）電流を発生させ、これによ
り熱正孔の絶縁層４２の通過に感応させ、これにより正
孔を捕捉層４４の電荷保存領域内にトラップ（ｔｒａｐ
ｐｅｄ）し、こうしてプログラム化状態後の電荷状況を
保存し、プログラム化書き込みの機能を達成する。
【００１３】フラッシュメモリセル３０が抹消（ｅｒａ
ｓｅ）過程を実行する時、図５に示されるように、該ビ
ット線電圧ＶBLはフローティング状態とされ、且つソー
ス電圧Ｖｓは０Ｖで、ゲートワード線電圧ＶWLは十分な
プラス電圧で、それは２〜５Ｖで、例えばＶWL＝３．３
Ｖとされ、こうして素子のチャネルが形成され、且つ浅
いｐ形ウェル電圧ＶPWは−３〜−７Ｖのマイナスの電圧
とされ、例えばＶPW＝−５Ｖとされ、この十分に大きな
マイナスの電圧とドレイン及びチャネルの０Ｖ電圧を利
用し、チャネル領域にあって、バンド間パンチスルーを
発生し、その一部の熱電子がワード線電圧ＶWLの十分大
きな垂直電場の吸引を受けて、酸化層４２のバンドギャ
ップを通過し、捕捉層４４に到達し、電子が該捕捉層４
４の電荷保存領域内の、且つ上述のプログラム化書き込
みと同じ位置の場所に捕捉され、電荷保存領域内の正孔
を補償し、抹消操作を完成する。
ｓｅ）過程を実行する時、図５に示されるように、該ビ
ット線電圧ＶBLはフローティング状態とされ、且つソー
ス電圧Ｖｓは０Ｖで、ゲートワード線電圧ＶWLは十分な
プラス電圧で、それは２〜５Ｖで、例えばＶWL＝３．３
Ｖとされ、こうして素子のチャネルが形成され、且つ浅
いｐ形ウェル電圧ＶPWは−３〜−７Ｖのマイナスの電圧
とされ、例えばＶPW＝−５Ｖとされ、この十分に大きな
マイナスの電圧とドレイン及びチャネルの０Ｖ電圧を利
用し、チャネル領域にあって、バンド間パンチスルーを
発生し、その一部の熱電子がワード線電圧ＶWLの十分大
きな垂直電場の吸引を受けて、酸化層４２のバンドギャ
ップを通過し、捕捉層４４に到達し、電子が該捕捉層４
４の電荷保存領域内の、且つ上述のプログラム化書き込
みと同じ位置の場所に捕捉され、電荷保存領域内の正孔
を補償し、抹消操作を完成する。
【００１４】フラッシュメモリセル３０が読み取り（ｒ
ｅａｄ）過程を実行する時、図６に示されるように、ゲ
ート４８に対してプラスの電圧（例えば２〜５Ｖ）のワ
ード線電圧ＶWL、例えばＶWL＝３．３Ｖを印加し、該ビ
ット線電圧ＶBLは接地状態とされＶBL＝０Ｖとされ、且
つソース電圧Ｖｓに対して比較的低いプラスの電圧Ｖｓ
＝１を印加し、浅いｐ形ウェル電圧ＶPWは０Ｖとされ
（ＶPW＝０Ｖ）、即ちこれによりこのフラッシュメモリ
セル３０のビットの読み取りを完成する。
ｅａｄ）過程を実行する時、図６に示されるように、ゲ
ート４８に対してプラスの電圧（例えば２〜５Ｖ）のワ
ード線電圧ＶWL、例えばＶWL＝３．３Ｖを印加し、該ビ
ット線電圧ＶBLは接地状態とされＶBL＝０Ｖとされ、且
つソース電圧Ｖｓに対して比較的低いプラスの電圧Ｖｓ
＝１を印加し、浅いｐ形ウェル電圧ＶPWは０Ｖとされ
（ＶPW＝０Ｖ）、即ちこれによりこのフラッシュメモリ
セル３０のビットの読み取りを完成する。
【００１５】
【発明の効果】本発明はドレインのｎ形イオンドープ領
域ともう一つの浅いｐ形ウェルのイオンドープ領域の作
用を利用し、それぞれ電圧を分担制御し、並びにこれに
よりフラッシュメモリセルの操作電圧を下げ、さらにこ
れにより周辺回路設計の複雑度を減らす。且つ本発明の
操作方法はショートチャネル効果或いはパンチスルー効
果の状況を発生せず、メモリセル縮小の空間を増加し、
それに、高密度集積の特性を持たせ、ゆえに有効に周知
の技術の欠点を克服する。
域ともう一つの浅いｐ形ウェルのイオンドープ領域の作
用を利用し、それぞれ電圧を分担制御し、並びにこれに
よりフラッシュメモリセルの操作電圧を下げ、さらにこ
れにより周辺回路設計の複雑度を減らす。且つ本発明の
操作方法はショートチャネル効果或いはパンチスルー効
果の状況を発生せず、メモリセル縮小の空間を増加し、
それに、高密度集積の特性を持たせ、ゆえに有効に周知
の技術の欠点を克服する。
【００１６】このほか、本発明は前述のｐ形半導体基板
を具えたフラッシュメモリセルにより本発明の構造特徴
及びその操作方法について説明しているが、このほか
に、本発明はｎ形半導体基板で組成されたメモリセル構
造でも同じ機能を達成できる。そのうち、ｎ形半導体基
板を有するフラッシュメモリセル中にあって、第１の深
いイオンドープ領域及び第１の浅いイオンドープ領域
は、ｐ形イオンドープ領域に改変され、第２のイオンド
ープ領域は対応するｎ形ドープ領域とされ、その他の構
造とその関係位置は即ち上述の実施例と同じであり、ゆ
えに重複した説明は行わない。この、ｎ形半導体基板を
有するフラッシュメモリセルのプログラム化書き込み、
抹消、及び読み取りの操作方法は、僅かに上述のｐ形半
導体基板を有するフラッシュメモリセルと反対の操作電
圧を印加すればよく、言い換えると、操作過程中にあっ
て、ｐ形半導体基板を有するフラッシュメモリセルに印
加したプラス、マイナスの電圧をそれぞれ、マイナス、
プラスの電圧に変換し、並びにもともとの０電圧、接地
状態及びフローティング状態は保持して不変とし、この
反対操作電圧によりｎ形半導体基板を有するフラッシュ
メモリセルのプログラム化書き込み、抹消及び読み取り
の動作を完成する。
を具えたフラッシュメモリセルにより本発明の構造特徴
及びその操作方法について説明しているが、このほか
に、本発明はｎ形半導体基板で組成されたメモリセル構
造でも同じ機能を達成できる。そのうち、ｎ形半導体基
板を有するフラッシュメモリセル中にあって、第１の深
いイオンドープ領域及び第１の浅いイオンドープ領域
は、ｐ形イオンドープ領域に改変され、第２のイオンド
ープ領域は対応するｎ形ドープ領域とされ、その他の構
造とその関係位置は即ち上述の実施例と同じであり、ゆ
えに重複した説明は行わない。この、ｎ形半導体基板を
有するフラッシュメモリセルのプログラム化書き込み、
抹消、及び読み取りの操作方法は、僅かに上述のｐ形半
導体基板を有するフラッシュメモリセルと反対の操作電
圧を印加すればよく、言い換えると、操作過程中にあっ
て、ｐ形半導体基板を有するフラッシュメモリセルに印
加したプラス、マイナスの電圧をそれぞれ、マイナス、
プラスの電圧に変換し、並びにもともとの０電圧、接地
状態及びフローティング状態は保持して不変とし、この
反対操作電圧によりｎ形半導体基板を有するフラッシュ
メモリセルのプログラム化書き込み、抹消及び読み取り
の動作を完成する。
【００１７】以上の実施例は僅かに本発明の技術思想と
特徴を説明するためのものであり、その目的は、本発明
の技術の属する分野における通常の知識を有する者が本
発明の内容を了解し並びに実施できるようにすることに
あり、本発明を限定するものではなく、即ち本発明に記
載された精神に基づきなしうる変化或いは修飾は、いず
れも本発明の請求範囲に属するものとする。
特徴を説明するためのものであり、その目的は、本発明
の技術の属する分野における通常の知識を有する者が本
発明の内容を了解し並びに実施できるようにすることに
あり、本発明を限定するものではなく、即ち本発明に記
載された精神に基づきなしうる変化或いは修飾は、いず
れも本発明の請求範囲に属するものとする。
【図１】周知のフラッシュメモリのメモリセル構造表示
図である。
図である。
【図２】本発明のフラッシュメモリセル構造表示図であ
る。
る。
【図３】本発明のメモリアレイ表示図である。
【図４】本発明のプログラム化過程実行の実施例表示図
である。
である。
【図５】本発明の抹消過程実行の実施例表示図である。
【図６】本発明の読み取り過程実行の実施例表示図であ
る。
る。
１０ 半導体基板 １２ ソース
１４ ドレイン １６ 酸化層
１８ 捕捉層 ２０ 酸化層
２２ コントロールゲート
３０ フラッシュメモリセル ３２ ｐ形半導体基
板 ３４ ｎ形ウェル ３５ 浅いｐ形ウェ
ル ３６ ドレイン ３８ ソース ４０ 絶縁誘電層 ４２ 酸化層 ４４ 捕捉層 ４６ 酸化層 ４８ ゲート ５０ ワード線 ５２ ビット線
板 ３４ ｎ形ウェル ３５ 浅いｐ形ウェ
ル ３６ ドレイン ３８ ソース ４０ 絶縁誘電層 ４２ 酸化層 ４４ 捕捉層 ４６ 酸化層 ４８ ゲート ５０ ワード線 ５２ ビット線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04
AD05 AD08 AE00 AE08
5F083 EP18 EP23 EP61 EP62 EP64
ER02 ER09 ER11 ER22 ER29
ER30 GA19 JA04 KA08 KA13
NA03
5F101 BA45 BB02 BC11 BD05 BD09
BD12 BD14 BD36 BE02 BE05
BE07 BF09
Claims (12)
- 【請求項１】 半導体基板と、 該半導体基板の表面に位置する第１の深いイオンドープ
領域と、 該第１の深いイオンドープ領域内にあってそれぞれソー
スとドレインとされる、複数の第１の浅いイオンドープ
領域と、 該第１の深いイオンドープ領域内にあり且つ該ドレイン
とされた第１の浅いイオンドープ領域の下方に位置し並
びにこれを包囲する、第２のイオンドープ領域と、 該第１の深いイオンドープ領域の上方に重なるように設
けられ、並びに第１の浅いイオンドープ領域に連接す
る、絶縁誘電層と、 該絶縁誘電層の表面に設けられ、ゲート領域とされる、
ポリシリコン層と、 を具えた、嵌入式フラッシュメモリ構造。 - 【請求項２】 前記半導体基板がｐ形半導体基板及びｎ
形半導体基板のいずれかとされたことを特徴とする、請
求項１に記載の嵌入式フラッシュメモリ構造。 - 【請求項３】 前記第１の深いイオンドープ領域及び第
１の浅いイオンドープ領域は第１の同形のイオンがドー
プされ、基板及び第２のイオンドープ領域には第２の同
形のイオンがドープされ、且つ第１の同形のイオンと第
２の同形のイオンが異なることを特徴とする、請求項１
に記載の嵌入式フラッシュメモリ構造。 - 【請求項４】 前記半導体基板がｐ形半導体基板とさ
れ、即ち第１の深いイオンドープ領域及び第１の浅いイ
オンドープ領域がｎ形ドープ領域とされ、該第２のイオ
ンドープ領域がｐ形イオンドープ領域とされたことを特
徴とする、請求項２、３に記載の嵌入式フラッシュメモ
リ構造。 - 【請求項５】 前記半導体基板がｎ形半導体基板とさ
れ、即ち第１の深いイオンドープ領域及び第１の浅いイ
オンドープ領域がｐ形ドープ領域とされ、該第２のイオ
ンドープ領域がｎ形イオンドープ領域とされたことを特
徴とする、請求項２、３に記載の嵌入式フラッシュメモ
リ構造。 - 【請求項６】 前記第１の深いイオンドープ領域のドー
プ深さが第１の浅いイオンドープ領域のドープ深さより
遙に大きいことを特徴とする、請求項１に記載の嵌入式
フラッシュメモリ構造。 - 【請求項７】 前記絶縁誘電層が酸化層、捕捉層及び酸
化層を含む構造とされたことを特徴とする、請求項１に
記載の嵌入式フラッシュメモリ構造。 - 【請求項８】 前記絶縁誘電層が絶縁誘電層に入射され
た正孔を受け取り並びに保留する電荷保存領域とされた
ことを特徴とする、請求項１に記載の嵌入式フラッシュ
メモリ構造。 - 【請求項９】 嵌入式フラッシュメモリの操作方法にお
いて、該フラッシュメモリのメモリセルが、ｐ形半導体
基板上に、ソースとされる第１の深いイオンドープ領
域、ドレインとされる第１の浅いイオンドープ領域、第
２のイオンドープ領域及びポリシリコンゲートが形成さ
れ、並びに該ソース、ドレイン、第２イオンドープ領域
とゲートにそれぞれソース電圧、ビット線電圧、ドープ
ウェル電圧及びワード線電圧が印加され、該操作方法
が、 該ワード線電圧がマイナスの電圧とされ、該ビット線電
圧がプラスの電圧とされ、該ドープウェル電圧がマイナ
スの電圧とされ、且つ該ソース電圧が接地状態とされ
る、プログラム化過程実行ステップと、 該ワード線電圧がプラスの電圧とされ、該ビット線電圧
がフローティング状態とされ、該ドープウェル電圧がマ
イナスの電圧とされ、且つ該ソース電圧が接地状態とさ
れる、抹消過程実行ステップと、 該ワード線電圧がプラスの電圧とされ、該ビット線電圧
と該ドープウェル電圧が接地状態とされ、且つ該ソース
電圧が低いプラスの電圧とされる、読み取り過程実行ス
テップと、 を含むことを特徴とする、嵌入式フラッシュメモリの操
作方法。 - 【請求項１０】 前記プログラム化過程、抹消過程及び
読み取り過程の実行中に、必要に応じてビット線電圧と
ドープウェル電圧がそれぞれ分担する電圧を制御するこ
とを特徴とする、請求項９に記載の嵌入式フラッシュメ
モリの操作方法。 - 【請求項１１】 前記フラッシュメモリのメモリセル
が、ｎ形半導体基板上にソースとされる第１の深いイオ
ンドープ領域、ドレインとされる第１の浅いイオンドー
プ領域、第２のイオンドープ領域及びポリシリコンゲー
トが形成され、並びにソース、ドレイン、第２のイオン
ドープ領域とゲートにそれぞれソース電圧、ビット線電
圧、ドープウェル電圧及びワード線電圧が印加され、該
操作方法が、 該ワード線電圧がプラスの電圧とされ、該ビット線電圧
がマイナスの電圧とされ、該ドープウェル電圧がプラス
の電圧とされ、且つ該ソース電圧が接地状態とされる、
プログラム化過程実行ステップと、 該ワード線電圧がマイナスの電圧とされ、該ビット線電
圧がフローティング状態とされ、該ドープウェル電圧が
プラスの電圧とされ、且つ該ソース電圧が接地状態とさ
れる、抹消過程実行ステップと、 該ワード線電圧がマイナスの電圧とされ、該ビット線電
圧と該ドープウェル電圧が接地状態とされ、且つ該ソー
ス電圧が低いマイナスの電圧とされる、読み取り過程実
行ステップと、 を含むことを特徴とする、嵌入式フラッシュメモリの操
作方法。 - 【請求項１２】 前記プログラム化過程、抹消過程及び
読み取り過程の実行中に、必要に応じてビット線電圧と
ドープウェル電圧がそれぞれ分担する電圧を制御するこ
とを特徴とする、請求項１１に記載の嵌入式フラッシュ
メモリの操作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001351045A JP2003152115A (ja) | 2001-11-16 | 2001-11-16 | 嵌入式フラッシュメモリ構造及び操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001351045A JP2003152115A (ja) | 2001-11-16 | 2001-11-16 | 嵌入式フラッシュメモリ構造及び操作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152115A true JP2003152115A (ja) | 2003-05-23 |
Family
ID=19163425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001351045A Pending JP2003152115A (ja) | 2001-11-16 | 2001-11-16 | 嵌入式フラッシュメモリ構造及び操作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003152115A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086197A (ja) * | 2003-09-04 | 2005-03-31 | Macronix Internatl Co Ltd | 不揮発性フラッシュメモリ |
| JP2005203075A (ja) * | 2004-01-14 | 2005-07-28 | Macronix Internatl Co Ltd | 不揮発性半導体メモリ及びこのメモリの動作方法 |
| JP2006079802A (ja) * | 2004-09-09 | 2006-03-23 | Macronix Internatl Co Ltd | 一列の電荷トラッピングメモリセルを作動させるための方法および装置 |
| JP2006079801A (ja) * | 2004-09-09 | 2006-03-23 | Macronix Internatl Co Ltd | 電荷トラッピング不揮発性メモリにおける検出の方法および装置 |
| JP2008219027A (ja) * | 2001-12-29 | 2008-09-18 | Hynix Semiconductor Inc | フラッシュメモリセル |
-
2001
- 2001-11-16 JP JP2001351045A patent/JP2003152115A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219027A (ja) * | 2001-12-29 | 2008-09-18 | Hynix Semiconductor Inc | フラッシュメモリセル |
| JP2005086197A (ja) * | 2003-09-04 | 2005-03-31 | Macronix Internatl Co Ltd | 不揮発性フラッシュメモリ |
| JP2011170958A (ja) * | 2003-09-04 | 2011-09-01 | Macronix Internatl Co Ltd | 不揮発性フラッシュメモリ |
| JP2005203075A (ja) * | 2004-01-14 | 2005-07-28 | Macronix Internatl Co Ltd | 不揮発性半導体メモリ及びこのメモリの動作方法 |
| JP2006079802A (ja) * | 2004-09-09 | 2006-03-23 | Macronix Internatl Co Ltd | 一列の電荷トラッピングメモリセルを作動させるための方法および装置 |
| JP2006079801A (ja) * | 2004-09-09 | 2006-03-23 | Macronix Internatl Co Ltd | 電荷トラッピング不揮発性メモリにおける検出の方法および装置 |
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