JP2011170958A - 不揮発性フラッシュメモリ - Google Patents

Abstract

【課題】低消費電力、低減されたリーク問題、および単純なプロセスを伴った新規なフラッシュメモリ、新規なプログラミング方法、およびそのセンシングスキームを提供する。
【解決手段】ワード線２１８、第１のビット線２０４、および第２のビット線２０６を備えた不揮発性メモリセル２００を動作させる方法は、メモリセル２００をプログラミングする工程を有し、そのプログラミングする工程が、高い正電圧のバイアスを第１のビット線に印加し、接地バイアスを第２のビット線に印加し、高い負電圧のバイアスをワード線に印加することを備え、正帯電ホールが誘電体層２１２を介してトラッピング層２１４に突き抜けるようにする。
【選択図】図２

Description

本発明は、一般的にはフラッシュメモリに関し、さらに詳細には新規なフラッシュメモリ、データパターン、および、そのセンシングスキームに関する。

情報用不揮発性ストレージのメモリデバイスは広く使用されている。そのようなメモリデバイスの例には、読み出し専用メモリ（ＲＯＭ）、プログラム可能なＲＯＭ（ＰＲＯＭ）、消去およびプログラム可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去およびプログラム可能なＲＯＭ（ＥＥＰＥＯＭ）、およびフラッシュＥＥＰＲＯＭが含まれる。

一般的にフラッシュメモリは、一度で１バイトではなく数ブロックのデータの中で消去されることもあるフラッシュＥＥＰＲＯＭを言う。最近の多くのＰＣは、フラッシュメモリチップに記憶されるＢＩＯＳを有し、そのＢＩＯＳは必要な場合には容易に更新可能である。ＢＩＯＳはフラッシュＢＩＯＳと時々呼ばれる。また、フラッシュメモリはモデムなどような装置では良く知られているので、フラッシュメモリにそのような装置が、たとえば、標準化されるようになる新しいプロトコルをサポートするために更新可能になる。

フラッシュメモリデバイスには、行および列に配置されたメモリセルのアレイが一般的に含まれる。それぞれのメモリセルは、ゲート、ドレイン、ソース、および、ドレインとソースとの間で規定されるチャンネルを備えるＭＯＳトランジスタ構造を含んでいる。ゲートはワード線に対応し、ドレインおよびソースはメモリアレイのビット線に対応する。従来のメモリセルのゲートは、一般的に、制御ゲートおよびフローティングゲートを含めた二重ゲート構造であり、フローティングゲートは２つの誘電体層の間に挟まれてエレクトロンのようなキャリアをトラップし、それによって、セルの「プログラム」を作る。要するに、従来のセルでは、第１の誘電体層はチャンネルの上に形成され、フローティングゲートは第１の誘電体層の上に形成され、第２の誘電体層はフローティングゲートの上に形成され、および、制御ゲートは第２の誘電体層の上に最終的に形成される。

プログラミングしている間に、プログラミングバイアスが、選択されたワード線およびビット線に適用される。選択されたワード線およびビット線に対応する１つまたはそれ以上のメモリセルはプログラミング状態でバイアスされる。単一のメモリセルに対して、そのソースおよびドレインに印加される様々なバイアスは、チャンネルに沿って電界を作り出し、そのチャンネルを介してエレクトロンが十分なエネルギーを得ている。次に、そのようなホットエレクトロンは、第１の誘電体層を介してフローティングゲートに突き抜け、その中に蓄えられるようになる。フローティングゲートにエレクトロンが蓄えられた結果として、メモリセルのしきい値電圧が変更される。しきい値電圧の変化は、メモリセルがプログラム可能であるか否かを決定する。

メモリセルを読み出すために、読み出しバイアスが印加され、センシングデバイスが、メモリセルを通る電流を読み出す。メモリセルがプログラムされる場合、または、フローティングゲートに蓄えられたエレクトロンをメモリセルが有する場合には、電流レベルは、プログラムされていないメモリセルと異なっている。それ故に、測定された電流レベルに基づいて、センシングデバイスは各メモリセルの状態を決定できる。

フラッシュメモリ内に記憶された情報を消去するために、消去バイアスがそれに印加されて、蓄えられたエレクトロンを、ファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）（Ｆ−Ｎ）トンネル現象における公知なメカニズムを使って、フローティングゲートから突き抜けさせるようにしている。

しかしながら、大きな消費電力やプログラム障害および読み出し障害などのような一定の問題が従来のフラッシュメモリに関連付けられている。大きな消費電力は、プログラム動作および消去動作に対するエレクトロントンネル効果を誘導するのに必要とされる高いプログラム電圧および消去電圧のせいである。プログラム障害および読み出し障害は、あるメモリセルをプログラムまたは読み出している間に、選択されなかった隣接するメモリセルに対して生じる電流漏れに関係する。

フラッシュメモリアレイ内の障害は一般的に次の現象に言う。すなわち、メモリアレイ内の１つの選択されたセルが読み出されているまたはプログラミングされている時に、同じワード線またはビット線を共有する他のプログラムされたメモリセルが、選択されたセルのエレクトロントンネル効果によって引き起こされた電流漏れに直面しても良いし、および、フローティングゲート内に蓄えられたエレクトロンのロスが、「プログラム」された状態から「消去」された状態への変化をもたらしても良い。読み出し障害は図１に関して説明され、それは、従来のフローティングゲートのメモリセルを構成するフラッシュメモリアレイを示す。

図１に関して、フラッシュメモリアレイ１００は、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬ６と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬ５を備えている。ワード線とビット線との各交点は１つのメモリセルを規定する。また、メモリセルのそれぞれには１つのフローティングゲート（図示せず）が含まれている。図示されるように、ワード線ＷＬ３とビット線ＢＬ２，ＢＬ３とに対応するメモリセルＡは、対応するワード線およびビット線をバイアスすることによって選択される。たとえば、ワード線ＷＬ３が３Ｖにバイアスされ、ビット線ＢＬ２が０．３Ｖにバイアスされ、ビット線ＢＬ３が１．５Ｖにバイアスされている。ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５，ＷＬ６は接地され（０Ｖ）、ビット線ＢＬ１，ＢＬ４，ＢＬ５はバイアスされていないまたはフローティング（浮動）している（Ｆ）。そのようなバイアス状態の下で、セルＡに記憶された情報が読み出されても良い。

一方、同じワード線またはビット線をセルＡと共有するメモリセルもまた、あるバイアスの下にある。たとえば、セルＢは、同じワード線ＷＬ３およびビット線ＢＬ２をセルＡと共有する。それ故に、ビット線ＢＬ２がセルＢのドレインに対応していると考えると、セルＢのゲートとドレインとの間には電界が存在し、その電界が、セルＢを通るリーク電流を誘導する。セルＢを通るリーク電流はそのしきい値電圧に依存し、しきい値電圧はそのフローティングゲート内のエレクトロン密度に依存する。より低いしきい値電圧は、より高いリーク電流をもたらす。同様に、セルＣ，Ｄは、ビット線ＢＬ２，ＢＬ３でのバイアスにより電流漏れにそれぞれ直面することもある。隣接するセル、たとえばセルＢ，Ｃ，Ｄを通るリーク電流は、ビット線ＢＬ２，ＢＬ３を流れ、セルＡのセンシングエラーを生成することもある。

それ故に、本発明の目的は、低消費電力、低減されたリーク問題、および単純なプロセスを伴った新規なフラッシュメモリ、新規なプログラミング方法、およびそのセンシングスキームを提供することである。

本発明によれば、ワード線、第１のビット線、および第２のビット線を備えた不揮発性メモリセルを動作させる方法であって、前記方法は、前記メモリセルをプログラミングする工程を有し、前記プログラミングする工程が、高い正電圧のバイアスを前記第１のビット線に印加し、接地バイアスを前記第２のビット線に印加し、高い負電圧のバイアスを前記ワード線に印加することを備え、前記メモリセルが、制御ゲート、ソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域との間で規定されるチャンネル領域、前記チャンネル領域の上に設けられるトラッピング層、および、前記トラッピング層と前記チャンネル領域との間に設けられる誘電体層を有し、前記制御ゲートが前記ワード線に対応し、前記ソースおよびドレインの一方が前記第１のビット線に対応し、前記ソースおよびドレインの他方が前記第２のビット線に対応し、正帯電ホールが前記誘電体層を介して前記トラッピング層に突き抜ける不揮発性メモリセルの動作方法を提供する。

また、本発明によれば、第１のビット線、第２のビット線、およびワード線を備えたフラッシュメモリセルの動作方法であって、前記方法は、前記メモリセルを消去する工程を有し、前記消去する工程が、前記第１のビット線に第１のバイアスを印加し、前記第２のビット線に第２のバイアスを印加し、前記ワード線に第３のバイアスを印加することを備え、前記メモリセルが、ソース、ドレイン、前記ソースと前記ドレインとの間で規定されるチャンネル領域、前記チャンネル領域の上に形成される第１の誘電体層、前記第１の誘電体層の上に形成されるトラッピング層、前記トラッピング層の上に形成される第２の誘電体層、および、前記第２の誘電体層の上に形成される制御ゲートを備え、前記制御ゲートが前記ワード線に対応し、前記ソースおよびドレインの一方が前記第１のビット線に対応し、前記ソースおよびドレインの他方が前記第２のビット線に対応し、前記第１、第２、および第３のバイアスを選択して、エレクトロンが前記第１および第２の誘電体層を介して前記トラッピング層に突き抜けるようにするフラッシュメモリセルの動作方法を提供する。

さらに、本発明によれば、メモリデバイスの動作方法であって、複数の行および複数の列によって規定される複数のメモリセルを備えるメモリアレイを準備する工程と、それぞれが前記複数の行の１つに対応する複数のワード線を準備し、前記メモリセルの各々がワード線に対応するようにする工程と、それぞれが前記複数の列の１つに対応する複数のビット線を準備し、前記メモリセルの各々が第１のビット線と第２のビット線とに対応するようにする工程と、前記メモリセルの少なくとも１つをプログラミングする工程とを有するメモリデバイスの動作方法を提供する。前記プログラミングする工程は、前記メモリセルの前記第１のビット線に第１のバイアスを印加し、前記メモリセルの前記第２のビット線に第２のバイアスを印加し、前記メモリセルの前記ワード線に第３のバイアスを印加することをさらに備え、前記第３のバイアスの電圧レベルが、前記第１および第２のバイアスの電圧レベルよりも低くなるようにする。

本発明のさらなる目的および利点は、以下の説明の中で一部分説明され、その一部分では明細書の記載から自明であり、または本発明の実施によって確認される。本発明の目的および利点は、添付される請求項の中で特に指摘された要素および組合せによって実現および達成される。

上述の一般的な記述と以下の詳細な説明とは典型的および説明的なものだけであり、請求項に記載されるように、本発明の制限ではない。

従来のフラッシュメモリアレイの回路図であり、従来のフラッシュメモリアレイに関連されるリーク問題を示すものである。 本発明によるメモリセルを示す図である。 本発明によるメモリアレイ用の第１のデータパターンを示す図である。 本発明によるメモリアレイ用の第２のデータパターンを示す図である。

本明細書に組み込まれその一部を構成する添付図面は、本発明における実施の形態とその説明とを示し、本発明の目的、利点、および原理を説明するのに役立つ。

ここで、本発明の好適な実施の形態が詳細に説明され、その好適な実施の形態の例が添付図面で示される。可能な限り、同一の符号が添付図面を通して使用され、同一または類似の部材が言及されるようにする。

本発明によれば、「ホットホール注入窒素エレクトロンストレージ」（ＰＨＩＮＥＳ）用セルの新規なフラッシュメモリデバイスとその製造方法とが提供され、メモリデバイスはメモリセルのマトリックスを含んだメモリアレイを備えている。

図２は、本発明による典型的なＰＨＩＮＥＳ用メモリセル２００のセル構造を示している。図２を参照すると、２つの拡散領域、すなわちその内部に形成されたソース２０４およびドレイン２０６を半導体基板２０２に設けている。半導体基板２０２は、シリコンなどのような従来の半導体材料からなっても良い。チャンネル領域２０８は、ソース２０４とドレイン２０６との間に半導体基板２０２の領域として規定されている。多層ゲート構造２１０は、第１の絶縁層２１２、トラッピング層２１４、第２の絶縁層２１６、および制御ゲート２１８を含めてチャンネル領域上に形成されている。第１の絶縁層２１２は酸化シリコンからなり、トラッピング層２１４は窒化シリコンからなり、第２の絶縁層２１６は酸化シリコンからなり、制御ゲート２１８は多結晶シリコン、金属、金属ケイ素化合物、またはそれらの組合せからなる。

１つの態様では、制御ゲート２１８はメモリアレイのワード線に対応し、ソース２０４およびドレイン２０６はメモリアレイのビット線に対応する。それ故に、各メモリセルは、対応するワード線、一対の対応するビット線、または、第１のビット線および第２のビット線を有する。

図２は、メモリセル２００をプログラムする前のトラッピング層２１４内のエレクトロンの分布形状を示す。図２で示されるエレクトロン形状が一定の縮尺率で描けないことは理解されるべきである。また、ＭＯＳ構造は一般に対称的であり、ソースおよびドレインは交換可能であることが理解されるべきである。それ故に、上記および次の記載では、メモリセル２００のソースおよびドレイン、すなわち第１および第２のビット線は、その機能または本発明の特許請求の範囲に影響せずに交換可能であることもある。

次に、メモリセル２００の動作が図２に関して説明される。プログラム中に、プログラムバイアスがワード線およびビット線に印加される。詳細には、ワード線すなわち制御ゲート２１８は高い負電圧、たとえば−５Ｖにバイアスされ、メモリセル２００の第１のビット線すなわちソース２０４は接地され、メモリセル２００の第２のビット線すなわちドレイン２０６は高い正電圧、たとえば＋５Ｖにバイアスされている。そのようなバイアス状態の下で、水平方向の電界はチャンネル２０８に沿って生成され、垂直方向の電界は構造２１０を横切って生成される。水平方向の電界はドレイン２０６からソース２０４に向けて正帯電ホールを引き寄せる。ホールは水平方向の電界によって加速され、より高いエネルギーを達成する。第１の誘電体層２１２のバリアポテンシャルをばらばらにするのに十分なエネルギーをホールが達成すると、垂直方向の電界の誘導によりホールのうち幾つかは第１の誘電体層２１２を通してトラッピング層２１４の中へ「注入」されまたは突き抜け、その中でトラップされる。詳細には、ホールは、トラッピング層２１４の右側に注入される。トラッピング層２１４の左側は一般にホールを欠いている。それ故に、トラッピング層２１４の帯電分布は、トラップされたホールにより変更される。

第１の誘電体層２１２を介してトラッピング層２１４に突き抜けるのに十分なエネルギーをホールが得られるようにするために必要とされる電界をバイアス状態が提供している間に、異なるバイアス電圧がワード線と第１および第２のビット線とに印加されてメモリセルをプログラムする。

メモリセル２００を読み出すために、ドレイン２０６が接地されている間に、３Ｖのバイアスがワード線すなわち制御ゲート２１８に印加される。１．５Ｖのバイアスがソース２０４に印加される。その結果として、チャンネルがチャンネル領域２０８に生成される。次に、メモリセル２００の外部のセンシング回路（図示せず）は、ソース２０４とドレイン２０６との間のバイアス差によりチャンネルを通る電流を感知する。メモリセル２００がプログラムされる場合、トラッピング層２１４にはトラップされた正帯電ホールが含まれる。それ故に、プログラムされていないメモリセル２００と比較して、プログラムされたメモリセル２００のしきい値電圧は、トラップされたホールのため、より低くなり、その結果、センシング回路に感知される電流は、プログラムされていないメモリセル２００よりもプログラムされたメモリセル２００の方が高くなる。

「１」の状態が、より高いセンシング電流の状態を示し、「０」の状態が、より低いセンシング電流の状態を示す場合には、プログラムされたメモリセル２００は「１」の状態であり、プログラムされていないメモリセル２００は「０」の状態である。

メモリセル２００を消去するために、ワード線すなわち制御ゲート２１８が高い負電圧、たとえば−８Ｖにバイアスされ、メモリセル２００における第１のビット線および第２のビット線、すなわちソース２０４およびドレイン２０６の両方は高い正電圧、たとえば＋１０Ｖにバイアスされる。制御ゲート２１８とソース２０４とドレイン２０６との間には垂直方向の強い電界が形成され、制御ゲート２１８内のエレクトロンは、「引き寄せ」られ、すなわち、第２の酸化層２１６を通ってトラッピング層２１４に突き抜ける。エレクトロンと正帯電ホールとは再結合されまたはトラッピング層２１４内で補われる。その結果として、トラッピング層２１４はプログラミング前の状態まで回復され、メモリセル２００のしきい値電圧は、「０」状態に対応するより高いレベルまで上昇される。

同様に、メモリセル２００を読み出しおよび消去するために印加可能なバイアスは、上述された典型的なバイアスに限定されない。所望な読み出しおよび消去の結果が得られるなら、様々な電圧が印加されても良い。

従って、上述されたように、メモリセル２００の動作は低出力動作であり、マスストレージ用途に適切である。また、本発明によれば、複数のメモリセル２００がメモリアレイを形成するために配列されている。１つの態様では、メモリアレイは、仮想接地アレイとして形成されており、ビット線は埋込拡散エリアであり、ワード線は、多結晶シリコンのストライプ（薄い層）のようなゲートコンタクトである。列内のメモリセルは同じビット線または埋込拡散エリアを共有しても良いし、行内のメモリセルは同じワード線を共有しても良い。こうして、メモリアレイは接触せず、かつ、何らの電界絶縁も必要としない。それ故に、本発明は、非常に高密度のメモリデバイスを実現可能にする。

また、本発明によれば、読み出し障害を低減したフラッシュメモリデバイスの新規なデータパターンを提供する。図３は、読み出し障害を低減したデータパターンにおける第１の実施の形態を示す。図４は、読み出し障害を低減したデータパターンにおける第２の実施の形態を示す。

図３を参照すると、フラッシュメモリアレイ３００には、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬ６と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬ５とが含まれている。ワード線とビット線との交点は複数のメモリセルを規定し、メモリセルのそれぞれは１つのワード線と一対のビット線とに対応している。また、図３はデータパターンを示しており、メモリセルの連続した列は、トラッピング層の側面を交互にする際にプログラムされる。詳細には、たとえば、ビット線ＢＬ１とビット線ＢＬ２との間に配置されたメモリセルの第１の列はトラッピング層の右側でプログラムされ、ビット線ＢＬ２とビット線ＢＬ３との間に配置されたメモリセルの第２の列はトラッピング層の左側でプログラムされ、ビット線ＢＬ３とビット線ＢＬ４との間に配置されたメモリセルの第３の列は、トラッピング層の右側でプログラムされる。ホットホールがメモリセルのトラッピング層の右側に突き抜けその内部に蓄えられると、メモリセルは「右側でプログラム」されたように規定される。同様に、ホットホールがメモリセルのトラッピング層の左側に突き抜けその内部に蓄えられると、メモリセルは「左側でプログラム」されたように規定される。

しかしながら、「左側」および「右側」は、メモリセルの配列に依存する相対的な用語にすぎないことが理解されるべきであり、そのような用語は、メモリセルの機能に影響を与えずに交換可能である。

再び図３を参照すると、ワード線ＷＬ３とビット線ＢＬ２，ＢＬ３とに対応するメモリセルＡは、対応するワード線およびビット線にバイアスすることによって選択される。詳細には、ワード線ＷＬ３は３Ｖにバイアスされ、ビット線ＢＬ２は０．３Ｖにバイアスされ、ビット線ＢＬ３は１．５Ｖにバイアスされている。ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５，ＷＬ６は接地され、ビット線ＢＬ１，ＢＬ４，ＢＬ５はバイアスされずまたはフローティングしている。そのようなバイアスの状態の下で、セルＡに格納された情報が読み出されても良い。

セルＢのトラッピング層は右側でプログラムされている。それ故に、トラッピング層内のエレクトロン分布は右側で低いが、左側で高い。セルＢの左側に対応するビット線ＢＬ１がフローティングであるので、セルＢ内の電界は、セルＢを通ってビット線ＢＬ１とビット線ＢＬ２との間でリーク電流を生じさせるのに十分ではない。同様に、セルＣは、トラッピング層の右側で高いエレクトロン密度を有しておらず、それ故に、低減されたリーク電流をもまた有する。

ビット線ＢＬ１とビット線ＢＬ２との間でメモリセルのリーク電流が低減されるので、メモリセルＡは、ビット線ＢＬ３ではなくビット線ＢＬ２を介して電流を測定または感知することで、センシングエラーを低減するための準備をしても良い。要するに、メモリセルは、メモリセルの「プログラム」された側と同じ側に配置されるビット線を通る電流を感知することによって準備しても良い。たとえば、図３では、セルＡは、左側の方へプログラムされ、セルＡの左側にあるビット線ＢＬ２に存在する電流を感知することにより準備しても良い。

本発明の方法およびアレイにおける第２の実施の形態は図４で示され、図４は様々なデータパターンを示しており、メモリアレイ４００内のメモリセルの全ては、同じ側たとえば左側の方へプログラムされるようにしている。既に記載された理由のために、電流漏れは、読み出し用に選択されなかったメモリセルに対して低減可能である。同様に、セルＡは、ビット線ＢＬ２ではなくビット線ＢＬ３を介して電流を感知することにより、センシングエラーを低減するための準備をしても良い。要するに、メモリセルは、メモリセルのプログラムされた側と反対側に配置されたビット線を通る電流を感知することにより準備しても良い。たとえば、図４では、セルＡは左側の方へプログラムされ、セルＡの右側にあるビット線ＢＬ３での電流を感知することにより準備しても良い。

上述されたように、電流漏れを低減したビット線を介して電流を感知することによって、本発明によるセンシング方法は、低減された読み出し障害を提供する。

様々な変更および変形が、本発明の特許請求の範囲または趣旨から逸脱することなく、開示されたプロセス内でなされ得ることは、当業者にとって明らかである。本発明の他の実施の形態は、ここで開示された発明の明細書および実務を考慮することにより、当業者にとって明らかになる。本発明における実際の特許請求の範囲および趣旨が請求項により示される場合、明細書および実例は典型例としてのみ考慮されるべきである。

１００ フラッシュメモリアレイ
２００ メモリセル
２０２ 半導体基板
２０４ ソース
２０６ ドレイン
２０８ チャンネル領域
２１０ 多層ゲート構造
２１２ 第１の絶縁層
２１４ トラッピング層
２１６ 第２の絶縁層
２１８ 制御ゲート
３００ フラッシュメモリアレイ
４００ メモリアレイ

Claims (10)

1. メモリデバイスの動作方法であって、
   メモリセルがゲート、ソース及びドレインを有し、複数の行および複数の列によって規定される複数のメモリセルを備えるメモリアレイを準備する工程と、
   それぞれが前記複数の行の１つに対応する複数のワード線を準備し、前記メモリセルの各々のゲートがワード線に電気的に接続するようにする工程と、
   それぞれが前記複数の列の１つに対応する複数のビット線を準備し、前記メモリセルの各々のソースとドレインが第１のビット線と第２のビット線とに電気的に接続するようにする工程と、
   前記メモリセルの少なくとも１つをプログラミングする工程とを有し、
   前記プログラミングする工程が、前記プログラミングされる少なくとも１つのメモリセルの前記第１のビット線に第１のバイアスを印加し、
   前記プログラミングされる少なくとも１つのメモリセルの前記第２のビット線に第２のバイアスを印加し、
   前記プログラミングされる少なくとも１つのメモリセルの前記ワード線に第３のバイアスを印加することを備え、
   前記第３のバイアスの電圧レベルが、前記第１および第２のバイアスの電圧レベルよりも低いことを特徴とするメモリデバイスの動作方法。
2. 請求項１記載の方法において、
   前記メモリセルのそれぞれが、ソース領域とドレイン領域との間で規定されるチャンネル領域、前記チャンネル領域の上に設けられるトラッピング層、および、前記トラッピング層と前記チャンネル領域との間に設けられる誘電体層を備え、
   正帯電ホールが、前記誘電体層を介して前記トラッピング層に突き抜けることを特徴とするメモリデバイスの動作方法。
3. 請求項１記載の方法において、
   前記方法が、前記メモリセルの少なくとも１つを読み出す工程をさらに有し、
   前記読み出し工程が、前記読み出される少なくとも１つのメモリセルの前記第１のビット線に第４のバイアスを印加し、
   前記読み出される少なくとも１つのメモリセルの前記第２のビット線に第５のバイアスを印加し、
   前記読み出される少なくとも１つのメモリセルの前記ワード線に第６のバイアスを印加することを備え、
   前記第６のバイアスの電圧レベルが前記第４および第５のバイアスの電圧レベルよりも高いことを特徴とするメモリデバイスの動作方法。
4. 請求項１記載の方法において、
   前記メモリアレイが、仮想接地メモリアレイであることを特徴とするメモリデバイスの動作方法。
5. 請求項１記載の方法において、
   前記方法が、前記メモリセルの少なくとも１つを消去する工程をさらに有し、
   前記消去する工程が、前記消去される少なくとも１つのメモリセルの前記第１のビット線に第７のバイアスを印加し、
   前記消去される少なくとも１つのメモリセルの前記第２のビット線に第８のバイアスを印加し、
   前記消去される少なくとも１つのメモリセルの前記ワード線に第９のバイアスを印加することを備え、
   前記第９のバイアスの電圧レベルが、前記第７および第８のバイアスの電圧レベルよりも低いことを特徴とするメモリデバイスの動作方法。
6. 請求項１記載の方法において、
   前記メモリデバイスが基板を有し、前記複数のビット線が前記基板の内部に形成された埋込拡散エリアであり、前記ワード線が、前記基板の上に形成されたコンタクトストライプからなり、
   １つの列内のメモリセルは少なくとも１つのビット線を共有し、１つの行内のメモリセルは少なくとも１つのワード線を共有していることを特徴とするメモリデバイスの動作方法。
7. 請求項１記載の方法において、
   連続的な列の中のメモリセルは、前記トラッピング層の交互の側でプログラムされることを特徴とするメモリデバイスの動作方法。
8. 請求項７記載の方法において、
   前記方法が、少なくとも１つのメモリセルを読み出す工程をさらに有し、
   前記メモリセルを読み出す工程が、前記メモリセルがプログラムされた前記ビット線を介して電流を感知することを特徴とするメモリデバイスの動作方法。
9. 請求項１記載の方法において、
   前記メモリアレイ内の前記メモリセルの全てが、前記トラッピング層の同じ側でプログラムされることを特徴とするメモリデバイスの動作方法。
10. 請求項９記載の方法において、
    前記方法が、少なくとも１つのメモリセルを読み出す工程をさらに有し、
    前記メモリセルを読み出す工程が、前記メモリセルのプログラムされた側と反対側にある前記ビット線を介して電流を感知することを特徴とするメモリデバイスの動作方法。
    
    
    

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