KR100635924B1 - 플래시 메모리 장치의 동작 방법 - Google Patents

플래시 메모리 장치의 동작 방법 Download PDF

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Abstract

플래시 메모리 장치의 동작 방법에 있어, 비트 라인과 연결되는 스트링 선택 트랜지스터, 상기 스트링 선택 트랜지스터와 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터와 연결되는 그라운드 선택 트랜지스터를 단위 스트링으로 갖는 플래시 메모리 장치의 동작 모드들 중에서 대기 모드에서는 상기 스트링 선택 트랜지스터와 상기 그라운드 선택 트랜지스터에 음의 바이어스 전압을 인가한다. 그 결과, 상기 스트링 선택 트랜지스터와 상기 그라운드 선택 트랜지스터의 문턱 전압은 용이한 조절이 가능하다.

Description

플래시 메모리 장치의 동작 방법{Method of operating a flash memory device}
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 2는 도 1의 플래시 메모리 장치에서 플래나 타입의 게이트 구조물을 개략적으로 나타내는 단면도이다.
도 3은 도 1의 플래시 메모리 장치에서 버티컬 타입의 게이트 구조물을 개략적으로 나타내는 단면도이다.
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본 발명은 플래시 메모리 장치의 동작 방법에 관한 것으로서, 보다 상세하게는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지하면서 전기적으로 데이 터의 입력과 출력이 가능한 플래시 메모리 장치의 동작 방법에 관한 것이다.
일반적으로, 플래시 메모리 장치는 비휘발성 메모리 장치로서 디지털 카메라, 컴퓨터, 이동통신 단말기 또는 메모리 카드 등에 널리 사용된다. 그리고, 상기 플래시 메모리 장치는 노어 타입과 낸드 타입의 분류할 수 있다.
상기 노어 타입의 플래시 메모리 장치는 각 셀 트랜지스터의 소스 영역 및 드레인 영역 상에 콘택홀을 형성하기 때문에 집적화를 시키는 것이 용이하지 않다. 이에 반해, 낸드 타입의 플래시 메모리 장치는 복수개의 셀 트랜지스터들이 직렬 연결된 스트링 구조를 갖기 때문에 집적화를 시키는 것이 용이하다.
상기 낸드 타입의 플래시 메모리 장치에서, 각각의 상기 스트링 구조에는 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터가 연결된다. 특히, 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터는 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트가 적층되는 구조를 갖는 셀 트랜지스터와는 달리 터널 산화막과 게이트 전극이 적층되는 구조를 갖는다.
그리고, 상기 낸드 타입의 플래시 메모리 장치는 문턱 전압에 의해 그 상태가 결정된다. 즉, 상기 셀 트랜지스터의 플로팅 게이트에 저장되는 전하량을 변화시켜 상기 셀 트랜지스터의 문턱 전압을 달리함으로서 소거(erase) 상태 또는 프로그램 상태로 결정하는 것이다. 이때, 상기 소거 상태는 문턱 전압이 낮아져 있는 상태로서 "0" 로 표시하고, 상기 프로그램 상태는 문턱 전압이 높아져 있는 상태로서 "1"로 표시한다.
그러나, 상기 낸드 타입의 플래시 메모리 장치의 동작에서 상기 셀 트랜지스터의 경우에는 전하를 포집할 수 있는 플로팅 게이트나 유전막 등이 있기 때문에 문턱 전압의 조절이 용이하지만, 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 경우에는 문턱 전압의 조절이 용이하지 않다. 그 이유는 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 구조가 전자를 포획하는 플로팅 게이트나 유전막이 없이 단일의 게이트 전극으로 이루어져 있기 때문이다. 이와 같이, 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 문턱 전압이 조절이 용이하지 않기 때문에 상기 플래시 메모리 장치의 오동작이 빈번하게 발생한다. 특히, 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 문턱 전압이 낮은 경우에는 원하지 않게 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터가 턴 온됨으로서 오동작이 발생되는 것이다.
이에 따라, 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터가 형성되는 부위에 선택적인 이온 주입을 수행하여 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 문턱 전압을 조절하기도 한다. 그러나, 상기 이온 주입은 별도의 공정으로서 공정을 복잡하게 만들고, 기판에 별도의 영역을 마련해야 하기 때문에 고집적화에 적합하지 않다.
따라서, 종래에는 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 문턱 전압 조절이 용이하지 않음으로서 플래시 메모리 장치의 전기적 신뢰성이 저하되는 문제점이 있다.
본 발명의 목적은 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 문턱 전압을 용이하게 조절하기 위한 플래시 메모리 장치의 동작 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 동작 방법은 비트 라인과 연결되는 스트링 선택 트랜지스터, 상기 스트링 선택 트랜지스터와 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터와 연결되는 그라운드 선택 트랜지스터를 단위 스트링으로 갖는 플래시 메모리 장치의 동작 단계들 중에서 대기 모드 단계에서는 상기 스트링 선택 트랜지스터와 상기 그라운드 선택 트랜지스터에 음의 바이어스 전압을 인가한다.
그 결과, 상기 스트링 선택 트랜지스터와 상기 그라운드 선택 트랜지스터의 문턱 전압은 용이한 조절이 가능하다. 따라서, 향상된 전기적 신뢰성을 갖는 플래시 메모리 장치, 특히 낸드 타입의 플래시 메모리 장치의 구현이 가능하다.
실시예
이하, 본 발명의 실시예에 따른 플래시 메모리 장치의 동작 방법을 첨부한 도면들을 참조하면 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 1을 참조하면, 상기 플래시 메모리 장치는 낸드 타입의 메모리 장치로서 비트 라인(10a, 10b)과 연결되는 스트링 선택 트랜지스터(12a, 12b), 상기 스트링 선택 트랜지스터(12a, 12b)와 연결되는 n개의 셀 트랜지스터(Ta1, Ta2, …, Ta(n-1) , Tb(n)/Tb1, Tb2, …, Tb(n-1), Tb(n)) 및 상기 n개의 셀 트랜지스터(Ta1, Ta2, …, Ta(n-1), Tb(n)/Tb1, Tb2, …, Tb(n-1), Tb(n))와 연결되는 그라운드 선택 트랜지스터(14a, 14b)를 단위 스트링으로 갖고, 이들은 직렬로 연결된다. 본 실시예에서의 상기 단위 스트링은 2개를 갖는다. 그리고, 상기 n개의 셀 트랜지스터(Ta1, Ta2, …, Ta(n-1) , Tb(n)/Tb1, Tb2, …, Tb(n-1), Tb(n))는 적어도 2개인 것이 바람직하다.
상기 n개의 셀 트랜지스터(Ta1, Ta2, …, Ta(n-1), Tb(n)/T b1, Tb2, …, Tb(n-1), Tb(n)) 각각은 플래나 타입, 버티컬 타입 또는 핀 타입으로 형성할 수 있다.
상기 플래나 타입 셀 트랜지스터의 경우에는, 도 2에 도시된 바와 같이, 반도체 기판(20) 상에 순차적으로 형성되는 터널 산화막(22a), 플로팅 게이트인 제1 게이트 전극(22b), 유전막(22c) 및 콘트롤 게이트인 제2 게이트 전극(22d)으로 이루어지는 게이트 구조물(22)을 포함한다. 이때, 상기 게이트 구조물(22)과 인접하는 반도체 기판(20) 양측에는 소스/드레인 영역(24a, 24b)이 형성된다.
상기 버티컬 타입 셀 트랜지스터의 경우에는, 도 3에 도시된 바와 같이, 게이트 구조물(32)로서 반도체 기판(30) 상에 형성된 터널 산화막(32a)과 플로팅 게이트인 제1 게이트 전극(32b), 상기 제1 게이트 전극(32b)이 형성된 방향과 수직 방향으로 형성되는 유전막(32c) 및 콘트롤 게이트인 제2 게이트 전극(32d)을 포함한다. 미설명 도면 부호 34는 트렌치 소자 분리막이다.
상기 핀 타입 셀 트랜지스터의 경우에는, 게이트 구조물로서 반도체 기판으로부터 돌출된 수직 형태의 채널 영역인 소스/드레인 영역과 수직 방향을 형성되는 플로팅 게이트인 제1 게이트 전극, 유전막 및 콘트롤 게이트인 제2 게이트 전극을 포함한다. 그리고, 상기 반도체 기판과 제1 게이트 전극 사이에는 터널 산화막이 형성된다.
또한, 상기 셀 트랜지스터(Ta1, Ta2, …, Ta(n-1), Tb(n)/Tb1, Tb2, …, Tb(n-1), Tb(n))에서, 제1 게이트 전극과 제2 게이트 전극은 폴리 실리콘막으로 이루어지고, 상기 유전막은 산화막-질화막-산화막으로 이루어지는 것이 바람직하다.
상기 스트링 선택 트랜지스터(12a, 12b)와 그라운드 선택 트랜지스터(14a, 14b)도 플래나 타입, 버티컬 타입 또는 핀 타입으로 형성할 수 있다. 그러나, 상기 스트링 선택 트랜지스터(12a, 12b)와 그라운드 선택 트랜지스터(14a, 14b)의 게이트 구조물은 상기 셀 트랜지스터들(Ta1, Ta2, …, Ta(n-1), Tb(n) /Tb1, Tb2, …, Tb(n-1), Tb(n))과는 달리 유전막이 생략된 터널 산화막과 게이트 전극을 포함한다.
따라서, 상기 플래나 타입의 경우에는 터널 산화막과 게이트 전극이 순차적으로 적층되는 게이트 구조물을 갖고, 상기 버티컬 타입의 경우에는 터널 산화막 및 상기 터널 산화막이 형성된 방향과 수직 방향으로 형성되는 게이트 전극을 포함하는 게이트 구조물을 갖고, 상기 핀 타입의 경우에는 반도체 기판으로부터 돌출된 수직 형태의 채널 영역에 수직 방향으로 형성되는 터널 산화막과 게이트 전극을 포 함하는 게이트 구조물을 갖는다.
그리고, 각각의 상기 스트링 선택 트랜지스터(12a, 12b)의 게이트 전극은 스트링 선택 라인(SSL)과 전기적으로 접속되고, 각각의 상기 그라운드 선택 트랜지스터(14a, 14b)의 게이트 전극은 그라운드 선택 라인(GSL)과 전기적으로 접속된다. 아울러, 상기 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)은 평행하게 배치되고, 이들 사이에 서로 평행한 n개의 워드 라인들(WL1, WL2, …, WL(n-1), WL(n))이 배치된다. 따라서, 각각의 상기 워드 라인들(WL1, WL2, …, WL(n-1), WL(n))은 각각의 셀 트랜지스터(Ta1, Ta2, …, Ta(n-1), Tb(n)/Tb1 , Tb2, …, Tb(n-1), Tb(n))의 콘트롤 게이트에 전기적으로 접속된다.
또한, 각각의 상기 스트링 선택 트랜지스터(12a, 12b)의 드레인 영역에 비트 라인(10a, 10b)이 전기적으로 접속된다. 특히, 상기 비트 라인(10a, 10b)은 상기 워드 라인들(WL1, WL2, …, WL(n-1), WL(n))을 가로질러 배치된다. 그리고, 상기 그라운드 선택 트랜지스터(14a, 14b)의 소스 영역에 공통 소스 라인(CSL)(도시되지 않음)이 전기적으로 접속된다. 이때, 상기 공통 소스 라인(CSL)은 상기 그라운드 선택 라인(GSL)과 평행하게 배치된다.
상기 구성을 갖는 플래시 메모리 장치의 동작을 도 1을 참조하여 살펴보면 다음과 같다.
먼저, 소거 동작의 경우 셀 트랜지스터(Ta4)의 워드 라인(WL4)에 약 0 볼트를 인가하고, 반도체 기판에 약 20 볼트의 전압을 인가한다. 그러면, 터널 산화막 양단에서 전압 차이가 발생하고, 플로팅 게이트에 저장된 전자들이 파울러-노드하임(fowler-norheim) 터널링에 의해 반도체 기판으로 이동한다. 이때, 문턱 전압은 약 (-)3 볼트이다.
그리고, 프로그래밍 동작의 경우 선택된 셀 트랜지스터(Ta4)의 워드 라인(WL4)에 약 20 볼트의 전압을 인가하고 반도체 기판에 약 0 볼트의 전압을 인가한다. 그러면, 전자들이 반도체 기판으로부터 상기 셀 트랜지스터(Ta4)의 플로팅 게이트로 이동한다. 이때, 문턱 전압은 약 1 볼트이다. 특히, 선택된 상기 셀 트랜지스터(Ta4)의 워드 라인(WL4)과 전기적으로 연결되는 비선택된 셀 트랜지스터(Tb4)가 상기 전압 인가에 의해 프로그래밍되는 것을 방지하기 위하여 비선택된 비트 라인(10b)에 약 10 볼트의 전압을 인가한다. 그리고, 상기 10 볼트의 전압이 비선택된 셀 트랜지스터(Tb4)에 전달되도록 스트링 선택 라인(SSL)과 선택된 워드 라인(WL4) 사이의 워드 라인들(WL1, WL2, WL3)에도 약 10 볼트의 전압을 동시에 인가한다. 그러면, 비선택된 상기 셀 트랜지스터(Tb4)의 플로팅 게이트에는 커플링 비에 의해 약 12 볼트의 전압이 유도된다. 그 결과, 반도체 기판과의 전압 차이를 감소시킴으로서 비선택된 상기 셀 트랜지스터(Tb4)의 플로팅 게이트에 전자가 이동하는 것을 방지한다.
또한, 리드 동작의 경우 소거 및 프로그램된 셀 트랜지스터 각각의 문턱 전압이 약 (-)3 볼트와 약 1 볼트를 중심으로 분포하는 것을 이용한다. 예를 들어, 선택된 비트 라인(10a), 비선택된 셀 트랜지스터(Tb4)의 워드 라인(WL4)을 제외한 워드 라인들 및 그라운드 선택 라인(GSL)에 일정한 전압(약 4.5 볼트)을 인가하고, 상기 비선택된 셀 트랜지스터(Tb4)의 워드 라인(WL4)에는 약 0 볼트의 전압을 인가한다. 그러면, 선택된 상기 셀 트랜지스터(Ta4)의 문턱 전압에 따라 비트 라인(10a)으로 전류가 흐르거나 흐르지 않게 된다. 그리고, 상기 전류의 흐름을 감지함으로서 상기 리드가 이루어진다.
그러나, 상기 플래시 메모리 장치의 동작에서는 오동작이 빈번하게 발생한다. 그 이유는 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 문턱 전압의 조절이 용이하지 않기 때문이다. 특히, 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 문턱 전압이 낮은 경우에, 동작중에 게이트로 인가되는 전압이 다소 높게 콘트롤 된다면 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터가 원하지 않게 턴 온됨으로서 오동작이 발생되는 것이다.
따라서, 본 실시예에서는 상기 플래시 메모리 장치가 동작하기 이전인 대기 단계에서 상기 스트링 선택 트랜지스터(12a, 12b)와 그라운드 선택 트랜지스터(14a, 14b)의 게이트 전극에 음의 바이어스 전압(negative bias voltage)을 인가시킨다. 특히, 본 실시예에서는 약 (-)0.3 볼트의 바이어스 전압을 인가시킨다. 이에 따라, 상기 스트링 선택 트랜지스터(12a, 12b)와 그라운드 선택 트랜지스터(14a, 14b)의 문턱 전압의 조절이 용이하게 이루어진다.
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따라서, 본 발명에 의하면 상기 대기 상태에서 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터의 문턱 전압이 다소 낮아도 플래시 메모리 장치의 오동작을 충분하게 감소시킬 수 있다. 그러므로, 플래시 메모리 장치의 전기적 신뢰성의 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 비트 라인과 연결되는 스트링 선택 트랜지스터, 상기 스트링 선택 트랜지스터와 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터와 연결되는 그라운드 선택 트랜지스터를 단위 스트링으로 갖고, 상기 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터는 터널 산화막과 게이트 전극을 포함하는 게이트 구조물을 포함하는 플래시 메모리 장치의 동작 방법에 있어서,
    상기 플래시 메모리 장치의 동작 단계를 중에서 대기(stand-by) 모드 단계에서는 상기 스트링 선택 트랜지스터와 상기 그라운드 선택 트랜지스터의 상기 게이트 전극에 음의 바이어스 전압을 인가하는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  2. 제1 항에 있어서, 상기 단위 스트링은 직렬로 연결되는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  3. 삭제
  4. 제1 항에 있어서, 상기 게이트 구조물은 수직 형태의 채널 영역을 갖고, 상기 채널 영역과 수직한 방향으로 형성된 게이트 전극을 포함하는 핀 타입, 상기 터널 산화막과 게이트 전극이 순차적으로 적층되는 플레나 타입 또는 상기 터널 산화막과 게이트 전극이 서로 수직 방향을 적층되는 버티컬 타입인 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  5. 제1 항에 있어서, 상기 셀 트랜지스터는 적어도 두 개인 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  6. 제1 항에 있어서, 상기 셀 트랜지스터는 터널 산화막, 제1 게이트 전극, 유전막 및 제2 게이트 전극으로 이루어지는 게이트 구조물을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  7. 제6 항에 있어서, 상기 게이트 구조물은 수직 형태의 채널 영역을 갖고, 상기 채널 영역과 수직한 방향으로 형성된 제1 게이트 전극을 포함하는 핀 타입, 상기 터널 산화막과 제1 게이트 전극, 유전막 및 제2 게이트 전극이 순차적으로 적층되는 플레나 타입 또는 상기 제1 게이트 전극과 제2 게이트 전극이 서로 수직 방향을 적층되는 버티컬 타입인 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  8. 제6 항에 있어서, 상기 셀 트랜지스터의 제1 게이트 전극과 제2 게이트 전극을 폴리 실리콘막으로 이루어지고, 상기 셀 트랜지스터의 유전막은 산화막-질화막-산화막으로 이루어지는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
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