JP2007281481A - 不揮発性メモリを有する半導体素子及びその形成方法 - Google Patents

不揮発性メモリを有する半導体素子及びその形成方法 Download PDF

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Abstract

【課題】不揮発性メモリを有する半導体素子及びその形成方法を提供する。
【解決手段】メモリセルは、基板上の選択トランジスタ（ＳＴ）の選択トランジスタゲート（ＳＴＧ）、ＳＴの両側の基板上の第１及び第２メモリセルトランジスタ（ＭＴ）の第１及び第２メモリセルトランジスタゲート（ＭＴＧ）、ＳＴと第１及び第２ＭＴＧのそれぞれの間の基板内の第１及び第２浮遊接合領域及び第１及び第２ＭＴＧのそれぞれを間に挟んで第１及び第２浮遊接合領域のそれぞれの向い側の基板内の第１及び第２ドレイン領域を含むことができる。ＳＴＧは、ゲート誘電膜パターン及びゲート誘電膜パターン上の選択ゲートを含むことができる。第１及び第２ＭＴＧのそれぞれはトンネル絶縁膜パターン、トンネル絶縁膜パターン上の電荷貯蔵膜パターン、電荷貯蔵膜パターン上のブロッキング絶縁膜パターン及びブロッキング絶縁膜パターン上の制御ゲートを含むことができる。
【選択図】図２Ａ

Description

本発明は、不揮発性メモリ素子及びメモリシステムを含む半導体素子及びその形成方法に関する。
不揮発性半導体メモリ素子は、多様な製品で広く用いられている。特に、前記不揮発性メモリ素子は、外部から電源供給がなくてもデータを継続記憶することができるため、携帯装置に適用されることができる。例えば、前記携帯装置は、通信システム、メモリカード、デジタルカメラ、キャムコーダ、プリンタ、スキャナ、ミュージックプレーヤなどを含む。
通常、不揮発性メモリ素子は、データをプログラム及び読み出すことができ、個別的にアドレスすることができるメモリセルのアレイを含む。図１Ａは、一般的な不揮発性メモリ素子のメモリセルの平面図であり、図１Ｂ及び図１Ｃは、それぞれ図１ＡのＩ−Ｉ'ラインに沿って切断した断面図及び等価回路図である。図１Ａ及び図１Ｂを参照すると、浅いトレンチ分離ＳＴＩにしたがう素子分離膜１３が半導体基板１１に形成されて、メモリセルが形成されることができる活性領域１２を限定する。図１Ｃを参照すると、メモリセルは二つのトランジスタ、すなわち選択トランジスタＳＴとメモリトランジスタＭＴとを含む。ビットラインＢＬは行方向に伸び、ワードラインＷＬ及びセンスラインＳＬは前記行方向に垂直である列方向に伸びる。前記選択トランジスタＳＴは、ゲート酸化膜パターン１７を挟んで前記基板１１の上部面から離隔される選択ゲート２７を含む。前記メモリセルアレイの共通列のメモリセルの選択ゲート２７は、ワードラインＷＬによって連結される。前記メモリトランジスタＭＴは、トンネル酸化膜パターン１５を挟んで前記基板１１の上部面から離隔される浮遊ゲート２１を含む。制御ゲート２５がブロッキング酸化膜パターン２３を挟んで浮遊ゲート２１上に形成される。前記メモリセルアレイの共通列のメモリセルの制御ゲート２５は、センスラインＳＬによって連結される。ソース領域１２ｓ、浮遊接合領域１２ｆ及びドレイン領域１２ｄが基板１１に不純物を注入することによって、基板１１の上部領域に形成される。絶縁膜３７が前記結果物上に形成され、ビットラインＢＬが絶縁膜３７上に提供され、行方向に伸びて前記メモリセルアレイの共通行のメモリセルに連結される。ビットラインＢＬは、絶縁膜３７を垂直に貫通する導電性ビア３１によって共通行のメモリセルのドレイン領域１２ｄに連結される。
図１Ａないし図１Ｃに示したメモリセルの動作は、当該技術の分野において広く知られている。プロプラム動作は前記センスラインに高電圧を提供して電子が浮遊ゲート２１に貯蔵されるようにすることにより行われる。浮遊ゲート２１のプログラミングはビットラインＢＬの状態にしたがって決まる。読み出し動作はワードラインＷＬ及びセンスラインＳＬにＶｃｃ電圧を提供することにより行われる。その結果として発生し、ビットラインＢＬに提供されるポテンシャルが、電荷が浮遊ゲート２１に貯蔵されるか否かを決め、したがってビットラインＢＬに提供されるデータレベルを決める。前記プログラム及び消去動作はＦＮ（Ｆｏｕｌｅｒ−Ｎｏｄｈｅｉｍ）トンネリングにしたがって実行される。ＦＮトンネリングによる不揮発性メモリ素子は一般的にチャネルホットエレクトロン注入による不揮発性メモリ素子より動作特性が優れる。また、ＦＮトンネリングによる不揮発性メモリ素子は低い電流でも動作することができるので、携帯装置により相応しい。
半導体装置における継続される高集積化の傾向があるが、メモリセルが有効な動作実行を確保するためにはその大きさを縮小するのに限界がある。現在の半導体素子の特徴寸法（フューチャーサイズ）、例えば、選択及びメモリトランジスタのゲート線幅には限界がある。したがって特徴寸法が原子規模に接近することによって、従来の写真工程技術では集積度を増加させることが難しい。
本発明の実施形態は増加した集積度を有する不揮発性メモリ素子、不揮発性メモリシステム及びその形成方法を提供する。
本発明の実施形態は、メモリセルユニットの二つのメモリトランジスタが１つの共通選択トランジスタを共有する不揮発性メモリ素子、不揮発性メモリシステム、及びその形成方法を提供する。本発明の実施形態による不揮発性メモリ素子のメモリセルは、１．５トランジスタで構成されることと考慮することができる。前記１．５トランジスタは、前記二つのメモリトランジスタのうちの１つ（１トランジスタ）と前記共有される選択トランジスタ（０．５トランジスタ）を含む。すなわち、三つのトランジスタが二つのメモリセルを提供する。
本発明の実施形態による不揮発性メモリ素子のメモリセルは、基板上の選択トランジスタの選択トランジスタゲート、前記選択トランジスタの両側の前記基板上の第１及び第２メモリセルトランジスタ、第１及び第２メモリセルトランジスタゲートと、前記選択トランジスタゲートと前記第１及び第２メモリセルトランジスタゲートのそれぞれの間の基板内の第１及び第２浮遊接合領域と、前記第１及び第２メモリセルトランジスタゲートのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の前記基板内の第１及び第２ドレイン領域を含むことができる。前記選択トランジスタゲートは、ゲート誘電膜パターンと、前記ゲート誘電膜パターン上の選択ゲートを含むことができ、前記第１及び第２メモリセルトランジスタゲートのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上の制御ゲートとを含むことができる。
一実施形態において、前記メモリセルは、前記基板上、前記第１及び第２メモリセルトランジスタゲート上、前記選択トランジスタゲート上の絶縁膜と、前記絶縁膜を貫通して前記第１及び第２ドレイン領域とそれぞれ接触する第１及び第２コンタクトと、前記絶縁膜上に位置し、前記第１及び第２コンタクトに連結されるビットラインとをさらに含むことができる。
一実施形態において、前記選択トランジスタゲートの前記選択ゲートは、前記不揮発性メモリ素子の選択ラインを構成することができる。
一実施形態において、前記選択トランジスタゲートの下の前記基板の領域は、前記選択トランジスタのチャネル領域を含むことができ、前記チャネル領域は、前記不揮発性メモリ素子の共通ソースラインに連結されることができる。
一実施形態において、前記第１及び第２メモリセルトランジスタの前記制御ゲートは、前記不揮発性メモリ素子の第１及び第２ワードラインを構成することができる。
一実施形態において、前記選択トランジスタゲートの前記ゲート誘電膜パターン及び前記第１及び第２メモリセルトランジスタの前記トンネル絶縁膜パターンは、共通のパターニングされた絶縁膜で形成されることができる。
一実施形態において、前記絶縁膜は、酸化物（ＳｉＯｘ）、窒化物（ＳｉｘＮｙ）、カーバイド（ＳｉｘＣｙ）、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ、他の高誘電物質及びこれらの組み合わせを含むグループから選択された物質を含むことができる。
一実施形態において、前記選択トランジスタの前記選択ゲート及び前記第１及び第２メモリセルトランジスタの前記電荷貯蔵膜パターンは、共通のパターニングされた物質膜で形成されることができる。
一実施形態において、前記物質膜は、ドーピングされた多結晶シリコン、ナノ結晶導電体、及び電荷トラップ層を含むグループから選択された物質を含むことができ、前記電荷トラップ層はＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含むグループから選択される物質を含むことができる。
一実施形態において、前記第１及び第２メモリセルトランジスタの前記ブロッキング絶縁膜パターンは、ＳｉＯｘ／ＳｉｘＮｙ／ＳｉＯｘ(ＯＮＯ)、ＳｉＯｘ、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含むグループから選択された物質を含むことができる。
一実施形態において、前記第１及び第２メモリセルトランジスタの前記制御ゲートは、多結晶シリコン、金属シリサイドを含む多結晶シリコン、金属シリサイド、金属窒化物及びこれらの組み合わせを含むグループから選択された物質を含むことができる。
本発明の実施形態による不揮発性メモリ素子は、基板上に行及び列で配列されるメモリセルのアレイ、列方向に伸びる複数の選択トランジスタと、前記列方向に伸びる複数の第１及び第２ワードラインと、行方向に伸びる複数のビットラインを含むことができる。前記選択トランジスタのそれぞれは前記基板に位置し、前記メモリセルの複数の行と交差し、前記列方向に伸びる共通ソースラインと、前記共通ソースライン上のゲート誘電膜ラインパターンと、前記ゲート誘電膜ラインパターン上に位置し、前記列方向に伸びる選択ラインをそれぞれ含むことができる。前記第１及び第２ワードラインの各対は、前記選択トランジスタを挟んで互いに向き合い、離隔されて対応し、前記メモリセルのそれぞれは前記選択トランジスタのそれぞれの両側の前記基板上の第１及び第２メモリセルトランジスタを含むことができる。前記選択トランジスタのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上に位置し、前記第１ワードラインに連結される前記第１メモリセルトランジスタの制御ゲートと前記第２ワードラインに連結される前記第２メモリセルトランジスタの制御ゲートと、前記選択トランジスタと前記第１及び第２メモリセルトランジスタのそれぞれの間の基板内の第１及び第２浮遊接合領域と、前記第１及び第２メモリセルトランジスタのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の基板内の第１及び第２ドレイン領域と、を含むことができる。前記ビットラインのそれぞれは共通列の前記メモリセルの前記第１及び第２ドレイン領域に連結されることができる。
一実施形態において、前記メモリ素子は前記基板上、前記メモリセルの前記第１及び第２メモリセルトランジスタ上、前記複数の選択トランジスタ上の絶縁膜と、前記絶縁膜を貫通して前記メモリセルの前記第１及び第２ドレイン領域とそれぞれ接触する複数の第１及び第２コンタクトをさらに含むことができ、前記複数のビットラインは、前記絶縁膜上に形成されることができる。
一実施形態において、前記メモリ素子は、前記基板に位置し、隣接する行の前記メモリセルを互いに分離させる素子分離領域をさらに含むことができる。
一実施形態において、前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、前記第１及び第２メモリセルのうちのプログラムされるいずれか１つに対応する前記第１及び第２ワードラインのうちのいずれか１つにプログラム電圧を提供する段階と、前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、前記第１及び第２メモリセルのうちのプログラムされる前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに接地電圧を提供する段階と、前記共通ソースラインに接地電圧を提供する段階と、前記基板に接地電圧を提供する段階とによってプログラムされることができる。
一実施形態において、前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、前記第１及び第２メモリセルのうちの消去されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに消去電圧を提供する段階と、前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、前記第１及び第２メモリセルのうちの消去される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに浮遊電圧を提供する段階と、前記共通ソースラインに接地電圧を提供する段階と、前記基板に接地電圧を提供する段階とによって消去されることができる。
一実施形態において、前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、前記第１及び第２メモリセルのうちの読み出されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに読み出し電圧を提供する段階と、前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つにブロッキング電圧を提供する段階と、前記第１及び第２メモリセルのうちの読み出される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに前記読み出し電圧または前記読み出し電圧より大きい電圧を提供する段階と、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに前記読み出し電圧より小さい電圧を提供する段階と、前記共通ソースラインに接地電圧を提供する段階と、前記基板に接地電圧を提供する段階とによって読み出すことができる。
一実施形態において、前記ブロッキング電圧は０電圧を含むことができる。一実施形態において、前記ブロッキング電圧は０電圧より小さい電圧を含むことができる。一実施形態において、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される前記１つに提供される前記読み出し電圧より小さい前記電圧は約０．５Ｖを含むことができる。
本発明の実施形態による不揮発性メモリシステムは、データ信号が伝送されるデータバスに連結されるように配列されるメモリコントローラと、前記メモリコントローラに連結されて前記データ信号を貯蔵し検索するメモリと、基板上に行及び列で配列されるメモリセルのアレイと、列方向に伸びる複数の選択トランジスタと、前記列方向に伸びる複数の第１及び第２ワードラインと、行方向に伸びる複数のビットラインとを含むことができる。前記選択トランジスタのそれぞれは前記基板に位置し、前記メモリセルの複数の行と交差して列方向に伸びる共通ソースラインと、前記共通ソースライン上のゲート誘電膜ラインパターンと、前記ゲート誘電膜ラインパターン上に位置し、前記列方向に伸びる選択ラインをそれぞれ含むことができる。前記第１及び第２ワードラインの各対は、前記選択トランジスタを挟んで互いに向き合い、離隔されて対応し、前記メモリセルのそれぞれは、前記選択トランジスタのそれぞれの両側の前記基板上の第１及び第２メモリセルトランジスタを含むことができる。前記選択トランジスタのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上に位置し、前記第１ワードラインに連結される前記第１メモリセルトランジスタの制御ゲートと前記第２ワードラインに連結される前記第２メモリセルトランジスタの制御ゲートと、前記選択トランジスタと前記第１及び第２メモリセルトランジスタのそれぞれの間の基板内の第１及び第２浮遊接合領域と、前記第１及び第２メモリセルトランジスタのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の基板内の第１及び第２ドレイン領域を含むことができる。前記ビットラインのそれぞれは、共通列の前記メモリセルの前記第１及び第２ドレイン領域に連結されることができる。
一実施形態において、前記不揮発性メモリシステムは前記データ信号を処理するために前記データバスに連結されたプロセッサをさらに含むことができる。
一実施形態において、前記不揮発性メモリシステムは、前記基板上、前記メモリセルの前記第１及び第２メモリセルトランジスタゲート上、前記複数の選択トランジスタ上の絶縁膜と、前記絶縁膜を貫通して前記メモリセルの前記第１及び第２ドレイン領域とそれぞれ接触する複数の第１及び第２コンタクトをさらに含むことができ、前記複数のビットラインは前記絶縁膜上に形成されることができる。
一実施形態において、前記不揮発性メモリシステムは前記基板に位置し、隣接する行の前記メモリセルを互いに分離させる素子分離領域をさらに含むことができる。
一実施形態において、前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、前記第１及び第２メモリセルのうちのプログラムされるいずれか１つに対応する前記第１及び第２ワードラインのうちのいずれか１つにプログラム電圧を提供する段階と、前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、前記第１及び第２メモリセルのうちのプログラムされる前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに接地電圧を提供する段階と、前記共通ソースラインに接地電圧を提供する段階と、前記基板に接地電圧を提供する段階とによってプログラムされることができる。
一実施形態において、前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、前記第１及び第２メモリセルのうちの消去されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに消去電圧を提供する段階と、前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、前記第１及び第２メモリセルのうちの消去される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに浮遊電圧を提供する段階と、前記共通ソースラインに接地電圧を提供する段階と、前記基板に接地電圧を提供する段階とによって消去されることができる。
一実施形態において、前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、前記第１及び第２メモリセルのうちの読み出されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに読み出し電圧を提供する段階と、前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つにブロッキング電圧を提供する段階と、前記第１及び第２メモリセルのうちの読み出される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに前記読み出し電圧または前記読み出し電圧より大きい電圧を提供する段階と、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに前記読み出し電圧より小さい電圧を提供する段階と、前記共通ソースラインに接地電圧を提供する段階と、前記基板に接地電圧を提供する段階とによって読み出されることができる。
一実施形態において、前記ブロッキング電圧は、０電圧を含むことができる。一実施形態において、前記ブロッキング電圧は０電圧より小さい電圧を含むことができる。一実施形態において、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される前記１つに提供される前記読み出し電圧より小さい前記電圧は約０．５Ｖを含むことができる。
本発明の実施形態による不揮発性メモリ素子のメモリセルの形成方法は、基板上に選択トランジスタの選択トランジスタゲートを提供する段階と、前記選択トランジスタの両側の前記基板上の第１及び第２メモリセルトランジスタの第１及び第２メモリセルトランジスタゲートを提供する段階と、前記選択トランジスタゲートと前記第１及び第２メモリセルトランジスタゲートのそれぞれの間の基板内の第１及び第２浮遊接合領域を提供する段階と、前記第１及び第２メモリセルトランジスタゲートのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の前記基板内の第１及び第２ドレイン領域を提供する段階と、を含むことができる。前記選択トランジスタゲートは、ゲート誘電膜パターンと、前記ゲート誘電膜パターン上の選択ゲートとを含むことができる。前記第１及び第２メモリセルトランジスタゲートのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上の制御ゲートとを含むことができる。
一実施形態において、前記方法は、前記基板上、前記第１及び第２メモリセルトランジスタゲート上、前記選択トランジスタゲート上に誘電膜を提供する段階と、前記誘電膜を貫通して前記第１及び第２ドレイン領域とそれぞれ接触する第１及び第２コンタクトを提供する段階と、前記誘電膜上に前記第１及び第２コンタクトに連結されるビットラインを提供する段階をさらに含むことができる。
一実施形態において、前記選択トランジスタゲートの前記選択ゲートは、前記不揮発性メモリ素子の選択ラインを構成することができる。
一実施形態において、前記選択トランジスタゲートの下の前記基板の領域は、前記選択トランジスタのチャネル領域を含むことができ、前記チャネル領域は前記不揮発性メモリ素子の共通ラインに連結されることができる。
一実施形態において、前記第１及び第２メモリセルトランジスタゲートの前記制御ゲートは、前記不揮発性メモリ素子の第１及び第２ワードラインを構成することができる。
一実施形態において、前記選択トランジスタゲートの前記ゲート誘電膜パターン及び前記第１及び第２メモリセルトランジスタの前記トンネル絶縁膜パターンは、共通のパターニングされた絶縁膜で形成されることができる。
一実施形態において、前記絶縁膜は、酸化物（ＳｉＯｘ）、窒化物（ＳｉｘＮｙ）、カーバイド（ＳｉｘＣｙ）、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ、他の高誘電物質及びこれらの組み合わせを含むグループから選択された物質を含むことができる。
一実施形態において、前記選択トランジスタの前記選択ゲート及び前記第１及び第２メモリセルトランジスタの前記電荷貯蔵膜パターンは、共通のパターニングされた物質膜で形成されることができる。
一実施形態において、前記物質膜は、ドーピングされた多結晶シリコン、ナノ結晶導電体物質、及び電荷トラップ層を含むグループから選択された物質を含むことができ、前記電荷トラップ層は、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含むグループから選択される物質を含むことができる。
一実施形態において、前記第１及び第２メモリセルトランジスタの前記ブロッキング絶縁膜パターンは、ＳｉＯｘ／ＳｉｘＮｙ／ＳｉＯｘ(ＯＮＯ)、ＳｉＯｘ、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含むグループから選択された物質を含むことができる。
一実施形態において、前記第１及び第２メモリセルトランジスタの前記制御ゲートは、多結晶シリコン、金属シリサイドを含む多結晶シリコン、金属シリサイド、金属窒化物及びこれらの組み合わせを含むグループから選択された物質を含むことができる。
本発明の実施形態による不揮発性メモリ素子の形成方法は、基板上に行及び列でメモリセルのアレイを配列する段階と、列方向に伸びる複数の選択トランジスタを提供する段階と、前記列方向に伸びる複数の第１及び第２ワードラインを提供する段階と、行方向に伸びる複数のビットラインを提供する段階とを含むことができる。前記選択トランジスタのそれぞれは、前記基板に位置し、前記メモリセルの複数の行と交差し、前記列方向に伸びる共通ソースラインと、前記共通ソースライン上のゲート誘電膜ラインパターンと、前記ゲート誘電膜ラインパターン上に位置し、前記列方向に伸びる選択ラインとをそれぞれ含むことができる。前記第１及び第２ワードラインの各対は、前記選択トランジスタを挟んで向き合い、離隔されて対応し、前記メモリセルのそれぞれは、前記選択トランジスタのそれぞれの両側の前記基板上の第１及び第２メモリセルトランジスタを含むことができる。前記選択トランジスタのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上に位置し、前記第１ワードラインに連結される前記第１メモリセルトランジスタの制御ゲートと前記第２ワードラインに連結される前記第２メモリセルトランジスタの制御ゲートと、前記選択トランジスタと前記第１及び第２メモリセルトランジスタのそれぞれの間の基板内の第１及び第２浮遊接合領域と、前記第１及び第２メモリセルトランジスタのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の基板内の第１及び第２ドレイン領域と、を含むことができる。前記ビットラインのそれぞれは、共通列の前記メモリセルの前記第１及び第２ドレイン領域に連結されることができる。
一実施形態において、前記方法は、前記基板上、前記メモリセルの前記第１及び第２メモリセルトランジスタ上及び前記複数の選択トランジスタ上に絶縁膜を提供する段階と、前記絶縁膜を貫通して前記第１及び第２ドレイン領域とそれぞれ接触する複数の第１及び第２コンタクトを提供する段階とをさらに含むことができ、前記複数のビットラインは、前記絶縁膜上に形成されることができる。
一実施形態において、前記方法は、前記基板に位置し、隣接する行の前記メモリセルを互いに分離させる素子分離領域を提供する段階をさらに含むことができる。
一実施形態において、前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、前記第１及び第２メモリセルのうちのプログラムされるいずれか１つに対応する前記第１及び第２ワードラインのうちのいずれか１つにプログラム電圧を提供する段階と、前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、前記第１及び第２メモリセルのうちのプログラムされる前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに接地電圧を提供する段階と、前記共通ソースラインに接地電圧を提供する段階と、前記基板に接地電圧を提供する段階とによってプログラムされることができる。
一実施形態において、前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、前記第１及び第２メモリセルのうちの消去されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに消去電圧を提供する段階と、前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、前記第１及び第２メモリセルのうちの消去される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに浮遊電圧を提供する段階と、前記共通ソースラインに接地電圧を提供する段階と、前記基板に接地電圧を提供する段階とによって消去されることができる。
一実施形態において、前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、前記第１及び第２メモリセルのうちの読み出されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに読み出し電圧を提供する段階と、前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つにブロッキング電圧を提供する段階と、前記第１及び第２メモリセルのうちの読み出される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに前記読み出し電圧または前記読み出し電圧より大きい電圧を提供する段階と、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに前記読み出し電圧より小さい電圧を提供する段階と、前記共通ソースラインに接地電圧を提供する段階と、前記基板に接地電圧を提供する段階とによって読み出されることができる。
一実施形態において、前記ブロッキング電圧は、０電圧を含むことができる。一実施形態において、前記ブロッキング電圧は０電圧より小さい電圧を含むことができる。一実施形態において、前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される前記１つに提供される前記読み出し電圧より小さい前記電圧は約０．５Ｖを含むことができる。
本発明の不揮発性メモリ素子を構成するメモリセルユニットが１つの選択ゲートと二つのメモリゲートで構成されるため、２ビットで動作することができる。また、それだけではなく、一般的な不揮発性メモリ素子より３０〜４０％の程度のチップ縮小が可能であるため、前記素子の高集積化がより可能である。
また、前記メモリセルを構成するトランジスタのプログラム及び消去が全てＦＮトンネリングによって実行されることができるため、一般的なＮＯＲフラッシュメモリ素子よりプログラム電流を低減することができ、耐久性が優秀であり得る。
以下、本発明の実施形態が示した添付図面を参照して、本発明をより詳細に説明する。しかし、本発明は、ここで説明する実施形態に限定されず、他の形態で具体化されることもできる。一方、ここで紹介する実施形態は、開示された内容が徹底かつ完全になることができるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図において、層及び領域の厚さは、明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合にそれは他の層または基板上に直接形成され得るか、またはそれらの間に第３の層が介在され得る。明細書の全体にかけて同一の参照番号で表示された部分は同一の構成要素を示す。
本明細書の多様な実施形態で、第１、第２、第３などの用語が多様な部分、物質などを記述するために用いられたが、これらの部分が同じ用語によって限定されてはならない。また、これらの用語は、単にある所定部分を他の部分と区別させるために用いられただけである。したがって、ある一実施形態で第１部分と言及されたものが他の実施形態では第２部分と言及され得る。また、本明細書において用いられた用語である“及び／または”は並べた要素のいずれか１つまたは二つ以上のすべての組み合わせを含むことができる。
図２Ａは、本発明の実施形態による不揮発性メモリ素子のメモリセルの平面図であり、図２Ｂ及び図２Ｃは、それぞれ図２ＡのＡ−Ａ'ライン及びＢ−Ｂ'ラインに沿って切断した断面図及び等価回路図である。
図２Ａ及び図２Ｂを参照すると、例えば、浅いトレンチ分離ＳＴＩによる素子分離膜１０２が半導体基板１００に形成されてメモリセルが形成されることができる活性領域１１０を限定する。図２Ｃを参照すると、メモリセルユニットＭＣは、三つのトランジスタ、すなわち、第１及び第２メモリトランジスタＭＴ及び共有される選択トランジスタＳＴによって形成される二つのメモリセルを含むことができる。メモリセルユニットＭＣの第１及び第２メモリセルのそれぞれは、１．５トランジスタ、すなわち、第１及び第２メモリトランジスタＭＴ１、ＭＴ２のうちの１つ（１トランジスタ）と共有される共通選択トランジスタＳＴ（０．５トランジスタ）で構成されることと考慮されることができる。すなわち、三つのトランジスタＭＴ１、ＭＴ２、ＳＴは個別的にアドレス及び検索することができる２ビットのデータを貯蔵することができるメモリセルユニットＭＣを含む、個別的にアドレスすることができる二つのメモリセルを提供することができる。
メモリセルユニットＭＣにおいて、ビットラインＢＬは、行方向に伸び、第１及び第２ワードラインＷＬ１、ＷＬ２、選択ラインＳＬ、及び共通ソースラインＣＳＬ、１１２は、前記行方向に垂直である列方向に伸びる。選択トランジスタＳＴは、ゲート酸化膜パターン１２１を挟んで基板１００の上部面から離隔された選択ゲート１２３を含む。前記メモリセルアレイの共通列のメモリセルユニットの選択ゲート１２３は、前記選択ゲート１２３を形成する選択ラインＳＬによって連結される。
第１及び第２メモリトランジスタＭＴ１、ＭＴ２は選択ゲート１２３の両側に形成される。第１及び第２メモリトランジスタＭＴ１、ＭＴ２のそれぞれは、トンネル酸化膜パターン１３１Ａ、１３１Ｂを挟んで基板１００の上部面から離隔された浮遊ゲート１３３Ａ、１３３Ｂを含む。第１及び第２制御ゲート１３７Ａ、１３７Ｂは、それぞれ第１及び第２ブロッキング酸化膜パターン１３５Ａ、３５Ｂを挟んで第１及び第２浮遊ゲート１３３Ａ、１３３Ｂから離隔されて、前記第１及び第２浮遊ゲート１３３Ａ、１３３Ｂ上に形成される。前記メモリセルアレイの共通列のメモリセルユニットＭＣの第１メモリトランジスタＭＴ１の制御ゲート１３７Ａは第１ワードラインＷＬ１によって連結される。前記メモリセルアレイの共通列のメモリセルユニットＭＣの第２メモリトランジスタＭＴ２の制御ゲート１３７Ｂは第２ワードラインＷＬ２によって連結される。
第１浮遊接合領域１１６Ａが選択トランジスタＳＴの選択ゲート１２３と第１メモリトランジスタＭＴ１の第１浮遊ゲート１３３Ａとの間の基板１００の上部領域に形成される。第１ドレイン領域１１４Ａが第１浮遊接合領域１１６Ａの向かい側の第１浮遊ゲート１３３Ａに隣接した基板１００の上部領域に形成される。第２浮遊接合領域１１６Ｂが選択トランジスタＳＴの選択ゲート１２３と第２メモリトランジスタＭＴ２の第２浮遊ゲート１３３Ｂとの間の基板１００の上部領域に形成される。第２ドレイン領域１１４Ｂが第２浮遊接合領域１１６Ｂの向かい側の第２浮遊ゲート１３３Ｂに隣接した基板１００の上部領域に形成される。絶縁膜１４０が前記結果物上に形成され、ビットラインＢＬが絶縁膜１４０上に提供される。ビットラインＢＬは、列方向に伸び、前記メモリセルアレイの共通列のメモリセルユニットＭＣの隣接する第１及び第２メモリトランジスタＭＴ１、ＭＴ２に連結される。ビットラインＢＬは、絶縁膜１４０を垂直に貫通する導電性ビア１４４Ａ、１４４Ｂに通じてメモリセルユニットＭＣの第１及び第２ドレイン領域１１４Ａ、１１４Ｂに連結される。
第１及び第２浮遊接合領域の間の基板１００の領域は、共通ソースラインＣＳＬ１１２として機能する。共通ソースラインＣＳＬ１１２は、前記メモリセルアレイの共通行のメモリセルユニットの隣接する選択トランジスタＳＴの間で前記列方向に伸びる。
ダミーブロッキング酸化膜パターン１３５Ｃ及びダミー制御ゲートパターン１３７Ｃが選択トランジスタＳＴの選択ゲート１２３上に位置することもできる。ダミーブロッキング酸化膜パターン１３５Ｃ及びダミー制御ゲートパターン１３７Ｃは動作に用いられないが、半導体素子の製造に必要な工程数を減らすために第１及び第２ブロッキング酸化膜パターン１３５Ａ、１３５Ｂ及び第１及び第２制御ゲート１３７Ａ、１３７Ｂがパターニングされた後に残存することができる。本発明の他の実施形態において、ダミーブロッキング酸化膜パターン１３５Ｃ及び制御ゲートパターン１３７Ｃは追加工程によって選択ゲート１２３の上部で選択的に除去されることができる。第１及び第２メモリトランジスタＭＴ１、ＭＴ２が共通ソースラインＣＳＬ上に形成された選択トランジスタＳＴを共有するメモリセルユニットＭＣのレイアウトはＦＮトンネリングによるプログラミングが可能にする。
図３Ａ及び図３Ｂは、それぞれ本発明の実施形態による不揮発性メモリ素子のメモリセルアレイの平面図及び等価回路図である。図３Ａ及び図３Ｂに示したように、メモリセルアレイ３０２は、行方向及び列方向に配列される複数のメモリセルユニット（ＭＣｍｎ）を含む。行方向で、前記メモリセルユニットは、それぞれ共通ビットラインＢＬ１、ＢＬ２、．．．、ＢＬｍに対応する。列方向で、前記メモリセルユニットは、それぞれ共通ソースラインＣＳＬ１、ＣＳＬ２、．．．、ＣＳＬｎ、共通選択ラインＳＬ１、ＳＬ２、．．．、ＳＬｎ、共通第１ワードラインＷＬ１＿１、ＷＬ１＿２、．．．、ＷＬ１＿ｎ、及び共通第２ワードラインＷＬ２＿１、ＷＬ２＿２、．．．、ＷＬ２＿ｎに対応する。
図３Ｂのメモリセルアレイ３０２のメモリセルユニットＭＣｍｎのセルＭＴ１、ＭＴ２のプログラム及び消去動作が図３Ｂの等価回路図を参照して説明される。
プログラミング動作において、プログラムされるメモリセルがメモリセルユニットＭＣ１１のセルＭＴ１と仮定すれば、メモリセルユニットＭＣ１１のセルＭＴ１をプログラミング状態に置くために、次の電圧が第１ワードラインＷＬ１＿１、第２ワードラインＷＬ２＿１、選択ラインＳＬ１、ビットラインＢＬ１、共通ソースラインＣＳＬ１及び基板に提供される。
Figure 2007281481
選択されていないメモリセルについては、次のような電圧が提供される（ｍ、ｎ≠１）。
Figure 2007281481
プログラム電圧Ｖｐｇｍは約１５Ｖ〜２０Ｖであり、Ｖｃｃ電圧は約１．８Ｖ〜２．３Ｖである。
前記条件において、ＦＮトンネリングがセルＭＴ１のトンネル酸化膜１３１Ａによって行うことができる。これによって、メモリセルユニットＭＴ１１のセルＭＴ１は、第１閾値電圧Ｖｔｈ１を有することができる。
消去動作において、消去されるメモリセルがメモリセルユニットＭＣ１１のセルＭＴ１と仮定すれば、メモリセルユニットＭＣ１１のセルＭＴ１を消去状態に置くために、次のような電圧が第１ワードラインＷＬ１＿１、第２ワードラインＷＬ２＿１、選択ラインＳＬ１、ビットラインＢＬ１、共通ソースラインＣＳＬ１及び基板に提供される。
Figure 2007281481
選択されていないメモリセルについては、次のような電圧が提供される（ｍ、ｎ≠１）。
Figure 2007281481
消去電圧Ｖｅｒｓは約−１５Ｖ〜−２０Ｖである。
前記条件において、第１メモリトランジスタＭＴ１の浮遊ゲート１３３Ａに貯蔵されていた電荷が基板に排出される。その結果として、第１ワードラインＷＬ１＿１に対応して動作する第１メモリトランジスタＭＴ１は、第１閾値電圧Ｖｔｈ１より低い第２閾値電圧Ｖｔｈ２を有するようになる。
図３Ｂのメモリセルアレイ３０２のメモリセルユニットＭＣｍｎのセルＭＴ１、ＭＴ２の読み出し動作が図３Ｂの等価回路図を参照して説明される。前記読み出し動作は、二つの動作条件において実行されることができる。第１動作条件において、第１閾値電圧Ｖｔｈ１及び第２閾値電圧Ｖｔｈ２は、全て０Ｖより大きい。第２動作条件において、第１閾値電圧Ｖｔｈ１は、０Ｖより大きく、第２閾値電圧Ｖｔｈ２は、０Ｖより小さい。
前記第１動作条件における読み出し動作で、読み出されるメモリセルがメモリセルユニットＭＣ１１のセルＭＴ１と仮定すれば、メモリセルユニットＭＣ１１のセルＭＴ１を読み出し状態に置くために、次のような電圧が第１ワードラインＷＬ１＿１、第２ワードラインＷＬ２＿１、選択ラインＳＬ１、ビットラインＢＬ１、共通ソースラインＣＳＬ１及び基板に提供される。
Figure 2007281481
選択されていないメモリセルについては、次のような電圧が提供される（ｍ、ｎ≠１）。
Figure 2007281481
Ｖｃｃ電圧は、約１．８Ｖ〜２．３Ｖである。
前記条件において、第１メモリトランジスタＭＴ１がプログラムされた状態であれば、電流は対応するビットラインＢＬ１を通じて流れないであろう。第１メモリトランジスタＭＴ１が消去された状態であれば、電流は対応するビットラインＢＬ１を通じて流れるであろう。バイナリデータ、“０”または“１”の読み出し状態がビットラインを通じて流れる電流の大きさにしたがって決まる。
前記第２動作条件における読み出し動作において、読み出されるメモリセルがメモリセルユニットＭＣ１１のセルＭＴ１と仮定すれば、メモリセルユニットＭＣ１１のセルＭＴ１を読み出し状態に置くために、次のような電圧が第１ワードラインＷＬ１＿１、第２ワードラインＷＬ２＿１、選択ラインＳＬ１、ビットラインＢＬ１、共通ソースラインＣＳＬ１及び基板に提供される。
Figure 2007281481
選択されていないメモリセルについては、次のような電圧が提供される（ｍ、ｎ≠１）。
Figure 2007281481
Ｖｃｃ電圧は、約１．８Ｖ〜２．３Ｖであり、ブロッキング電圧Ｖｂｌｏｃｋは、約−１．８Ｖ〜−２．３Ｖである。前記ブロッキング電圧Ｖｂｌｏｃｋは、メモリセルユニットＭＣの第２メモリトランジスタＭＴ２がメモリセルユニットＭＣの第１メモリトランジスタＭＴ１と同時に活性化されることを防止するために負の電圧であることが望ましい。選択された同一の選択ラインＳＬを共有するメモリセルユニットＭＣの第２メモリセルトランジスタＭＴ２のゲートにブロッキング電圧Ｖｂｌｏｃｋの提供によって、第２メモリトランジスタＭＴ２は、第１メモリトランジスタＭＴ１が読み出される時、“オフ”状態になる。
前記条件において、第１メモリトランジスタＭＴ１がプログラムされた状態であれば、電流は対応するビットラインＢＬ１を通じて流れないであろう。第１メモリトランジスタＭＴ１が消去状態であれば、電流は対応するビットラインＢＬ１を通じて流れるであろう。バイナリデータ、“０”または“１”の読み出し状態がビットラインを通じて流れる電流の大きさにしたがって決まる。
図４Ａは本発明の実施形態による不揮発性メモリ素子のメモリセルの平面図である。図４Ｂないし図７は本発明の実施形態による不揮発性メモリ素子のメモリセルの形成方法を説明するために図４ＡのＡ−Ａ'ライン及びＢ−Ｂ'ラインに沿って切断した断面図である。
図４Ａ及び図４Ｂを参照すると、例えば、浅いトレンチ分離ＳＴＩによる素子分離膜１０２が基板１００に形成される。前記基板１００は、例えば、バルク半導体基板、ＳＯＩ構造、またはバルクシリコン基板に成長したエピタキシャル層のような単結晶層を含む多様なタイプの基板を含むことができる。素子分離膜１０２は基板１００に活性領域１１２を限定する。
図５を参照すると、絶縁膜１３１、電荷貯蔵膜１３３、ブロッキング絶縁膜１３５が基板１００の上部面上に順に形成される。一実施形態において、絶縁膜１３１は、約３０Å〜３５０Åの厚さで形成されることができ、酸化物（ＳｉＯｘ）、窒化物（ＳｉｘＮｙ）、カーバイド（ＳｉｘＣｙ）、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ、他の高誘電物質及びこれらの組み合わせを含むグループから選択された物質で形成されることができる。一実施形態において、電荷貯蔵膜１３３はドーピングされた多結晶シリコン、ナノ結晶導電体物質、及び電荷トラップ層から選択された物質で形成されることができる。前記ナノ結晶導電体物質は絶縁物質内に導電性物質が沈積されるか分布されている物質である。前記電荷トラップ層は例えば、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含む物質で形成されることができ、例えば、約３０Å〜３０００Åの程度の厚さで形成されることができる。前記電荷トラップ層は多層膜構造であることができる。多様な実施形態において、ブロッキング絶縁膜１３５はＳｉＯｘ／ＳｉｘＮｙ／ＳｉＯｘ（ＯＮＯ）、ＳｉＯｘ、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含むグループから選択された物質で形成されることができ、例えば、約７０Å〜３００Åの程度の厚さで形成されることができる。前記ブロッキング絶縁膜１３５は多層膜構造であることができる。
図６を参照すると、導電膜１３７は、ブロッキング絶縁膜１３５上に、例えば、約５００Å〜４０００Åの程度の厚さで形成されることができる。導電膜１３７は、例えば、多結晶シリコン、金属シリサイドを含む多結晶シリコン、金属シリサイド、及び金属窒化物から選択された物質で形成されることができる。
図７を参照すると、導電膜１３７、ブロッキング絶縁膜１３５、電荷貯蔵膜１３３、及び絶縁膜１３１がよく知られている写真及びエッチング工程を用いてパターニングされて積層ゲート構造物を形成する。第１積層ゲート構造物は、第１導電膜パターン１３７Ａ、第１ブロッキング酸化膜パターン１３５Ａ、第１浮遊ゲートパターン１３３Ａ、及び第１トンネル酸化膜パターン１３１Ａを含む。第２積層ゲート構造物は、第２導電膜パターン１３７Ｂ、第２ブロッキング酸化膜パターン１３５Ｂ、第２浮遊ゲートパターン１３３Ｂ、及び第２トンネル酸化膜パターン１３１Ｂを含む。第３積層ゲート構造物は、第３導電膜パターン１３７Ｃ、第３ブロッキング酸化膜パターン１３５Ｃ、第３浮遊ゲートパターン１２３、第３トンネル酸化膜パターン１２１を含む。第３積層ゲート構造物は、第１及び第２積層構造物の間に位置する。
第１、第２、及び第３積層ゲート構造物をイオン注入マスクとして用いてイオン注入工程を実行して、第３積層ゲート構造物の両側に第１及び第２浮遊接合領域１１６Ａ、１１６Ｂが提供され、第１及び第２積層ゲート構造物を挟んで第１及び第２浮遊接合領域１１６Ａ、１１６Ｂの向かい側に第１及び第２ドレイン領域１１４Ａ、１１４Ｂが提供される。
第１積層ゲート構造物の第１導電膜パターン１３７Ａは、第１メモリトランジスタＭＴ１の制御ゲートを提供する。第１積層ゲート構造物の第１浮遊ゲートパターン１３３Ａは、第１メモリトランジスタＭＴ１の浮遊ゲートを提供する。第２積層ゲート構造物の第２導電膜パターン１３７Ｂは、第２メモリトランジスタＭＴ２の制御ゲートを提供する。第２積層ゲート構造物の第２浮遊ゲートパターン１３３Ｂは、第２メモリトランジスタＭＴ２の浮遊ゲートを提供する。第３積層ゲート構造物の第３導電膜パターン１３７Ｃは、本実施形態による半導体素子で何の機能を実行しないこともできる。ただし、第３導電膜パターン１３７Ｃは、本実施形態による半導体素子の製造工程を単純化するために残存することができる。第３導電膜パターン１３７Ｃ及びその下部のブロッキング酸化膜パターン１３５Ｃは、一連の製造過程において選択的に除去されることができる。第３浮遊ゲートパターン１２３は、前記メモリセルユニットの選択トランジスタＳＴの選択ゲートとして機能する。
図７のＢ−Ｂ'ラインによる断面を参照すると、第３浮遊ゲートパターン１２３、すなわち、選択ゲートは列方向に伸びて隣接する選択トランジスタＳＴを列方向に連結して半導体素子の選択ラインＳＬを提供することができる。選択ゲート１２３の下の半導体基板１００の領域は、列方向に伸びて隣接する選択トランジスタＳＴを列方向に連結して半導体素子の共通ソースラインＣＳＬとして機能することができる。また、第１導電膜パターン１３７Ａは、列方向に伸びて隣接する第１メモリトランジスタＭＴ１を列方向に連結して第１ワードラインＷＬ１として機能することができ、第２導電膜パターン１３７Ｂは、列方向に伸びて隣接する第２メモリトランジスタＭＴ２を列方向に連結して第２ワードラインＷＬ２として機能することができる。
また図２Ａ及び図２Ｂを参照すると、絶縁膜１４０が前記結果物上に形成され、ビアオープニングが絶縁膜１４０を垂直方向に貫通するように形成される。前記ビアオープニングは、例えば、タングステンで満たされて導電性ビア１４４Ａ、１４４Ｂを提供することができる。ビットラインＢＬが絶縁膜１４０上に提供され、行方向に伸びて前記メモリセルアレイの共通行のメモリセルユニットＭＣの隣接する第１及び第２メモリトランジスタＭＴ１、ＭＴ２に連結されることができる。ビットラインＢＬは導電性ビア１４４Ａ、１４４ＢによってメモリセルユニットＭＣの第１及び第２ドレイン領域１１４Ａ、１１４Ｂに連結されることができる。
前記不揮発性メモリ素子は、不揮発性メモリシステムに適用されることができる。例えば、不揮発性メモリシステムはデータ信号が伝送されるデータバスに連結されるように配列されたメモリコントローラを含むことができる。前記メモリコントローラに連結されたメモリ素子が前記データバスに連結されたプロセッサの制御にしたがってデータ信号を貯蔵または検索することができる。前記プロセッサは、前記メモリコントローラを通じて前記メモリ素子の内外にデータ信号の伝送を制御することができ、前記データ信号を処理するためのプロセッシング容量を有することができる。前記メモリ素子は上述のように多様な長所を有する不揮発性メモリ素子を含むことができる。前記プロセッサ、前記メモリコントローラ、及び前記メモリ素子は、共通集積回路と共に配置されることもでき、分離した集積回路に配置されるように製造されることもできる。
ここまで本発明に対する具体的な実施形態を参照した。本発明が属する技術分野において通常の知識を者は、本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態で実現されることができるのを理解することができるであろう。そのため、開示された実施形態は限定的な観点ではなく説明的な観点で考慮されなければならない。本発明の範囲は前述の説明ではなく特許請求の範囲に示しており、それと同等な範囲内にあるすべての差は本発明に含まれるものと解釈されなければならない。
一般的な不揮発性メモリ装置の平面図である。 図１ＡのＩ−Ｉ'ラインに沿って切断した断面図である。 図１ＡのＩ−Ｉ'ラインに沿って切断した等価回路図である。 本発明の実施形態による不揮発性メモリ素子のメモリセルの平面図である。 図２ＡのＡ−Ａ'ラインに沿って切断した断面図である。 図２ＡのＢ−Ｂ'ラインに沿って切断した等価回路図である。 本発明の実施形態による不揮発性メモリ素子のメモリセルアレイの平面図である。 本発明の実施形態による不揮発性メモリ素子のメモリセルアレイの等価回路図である。 本発明の実施形態による不揮発性メモリ素子のメモリセルの平面図である。 本発明の実施形態による不揮発性メモリ素子のメモリセルの形成方法を説明するために図４ＡのＡ−Ａ'ライン及びＢ−Ｂ'ラインに沿って切断した断面図である。 本発明の実施形態による不揮発性メモリ素子のメモリセルの形成方法を説明するために図４ＡのＡ−Ａ'ライン及びＢ−Ｂ'ラインに沿って切断した断面図である。 本発明の実施形態による不揮発性メモリ素子のメモリセルの形成方法を説明するために図４ＡのＡ−Ａ'ライン及びＢ−Ｂ'ラインに沿って切断した断面図である。 本発明の実施形態による不揮発性メモリ素子のメモリセルの形成方法を説明するために図４ＡのＡ−Ａ'ライン及びＢ−Ｂ'ラインに沿って切断した断面図である。
符号の説明
１００ 基板
１１６Ａ 第１浮遊接合領域
１１６Ｂ 第２浮遊接合領域
１１４Ａ 第１ドレイン領域
１１４Ｂ 第２ドレイン領域
１２３ 選択ゲート
１３７Ａ、１３７Ｂ 制御ゲート
ＳＴ 選択トランジスタ
ＭＴ１ 第１メモリセルトランジスタ
ＭＴ２ 第２メモリセルトランジスタ

Claims (50)

  1. 基板上の選択トランジスタの選択トランジスタゲートと、
    前記選択トランジスタの両側の前記基板上の第１及び第２メモリセルトランジスタの第１及び第２メモリセルトランジスタゲートと、
    前記選択トランジスタゲートと前記第１及び第２メモリセルトランジスタゲートのそれぞれの間の基板内の第１及び第２浮遊接合領域と、
    前記第１及び第２メモリセルトランジスタゲートのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の前記基板内の第１及び第２ドレイン領域と、を含み、
    前記選択トランジスタゲートは、ゲート誘電膜パターンと、前記ゲート誘電膜パターン上の選択ゲートと、を含み、
    前記第１及び第２メモリセルトランジスタゲートのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上の制御ゲートと、を含むことを特徴とする不揮発性メモリ素子のメモリセル。
  2. 前記基板上、前記第１及び第２メモリセルトランジスタゲート上、及び、前記選択トランジスタゲート上の絶縁膜と、
    前記絶縁膜を貫通して前記第１及び第２ドレイン領域とそれぞれ接触する第１及び第２コンタクトと、
    前記絶縁膜上に位置し、前記第１及び第２コンタクトに連結されるビットラインと、をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子のメモリセル。
  3. 前記選択トランジスタゲートの前記選択ゲートは、前記不揮発性メモリ素子の選択ラインを構成することを特徴とする請求項１に記載の不揮発性メモリ素子のメモリセル。
  4. 前記選択トランジスタゲートの下の前記基板の領域は、前記選択トランジスタのチャネル領域を含み、
    前記チャネル領域は、前記不揮発性メモリ素子の共通ソースラインに連結されることを特徴とする請求項１に記載の不揮発性メモリ素子のメモリセル。
  5. 前記第１及び第２メモリセルトランジスタの前記制御ゲートは、前記不揮発性メモリ素子の第１及び第２ワードラインを構成することを特徴とする請求項１に記載の不揮発性メモリ素子のメモリセル。
  6. 前記選択トランジスタゲートの前記ゲート誘電膜パターン及び前記第１及び第２メモリセルトランジスタの前記トンネル絶縁膜パターンは、共通のパターニングされた絶縁膜で形成されることを特徴とする請求項１に記載の不揮発性メモリ素子のメモリセル。
  7. 前記絶縁膜は、酸化物（ＳｉＯｘ）、窒化物（ＳｉｘＮｙ）、カーバイド（ＳｉｘＣｙ）、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ、他の高誘電物質及びこれらの組み合わせを含むグループから選択された物質を含むことを特徴とする請求項６に記載の不揮発性メモリ素子のメモリセル。
  8. 前記選択トランジスタの前記選択ゲート及び前記第１及び第２メモリセルトランジスタの前記電荷貯蔵膜パターンは、共通のパターニングされた物質膜で形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子のメモリセル。
  9. 前記物質膜は、ドーピングされた多結晶シリコン、ナノ結晶導電体、及び、電荷トラップ層を含むグループから選択された物質を含み、
    前記電荷トラップ層は、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含むグループから選択される物質を含むことを特徴とする請求項８に記載の不揮発性メモリ素子のメモリセル。
  10. 前記第１及び第２メモリセルトランジスタの前記ブロッキング絶縁膜パターンは、ＳｉＯｘ／ＳｉｘＮｙ／ＳｉＯｘ(ＯＮＯ)、ＳｉＯｘ、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含むグループから選択された物質を含むことを特徴とする請求項１に記載の不揮発性メモリ素子のメモリセル。
  11. 前記第１及び第２メモリセルトランジスタの前記制御ゲートは、多結晶シリコン、金属シリサイドを含む多結晶シリコン、金属シリサイド、金属窒化物及びこれらの組み合わせを含むグループから選択された物質を含むことを特徴とする請求項１に記載の不揮発性メモリ素子のメモリセル。
  12. 基板上に行及び列で配列されるメモリセルのアレイと、
    列方向に伸びる複数の選択トランジスタと、
    前記列方向に伸びる複数の第１及び第２ワードラインと、
    行方向に伸びる複数のビットラインと、を含み、
    前記選択トランジスタのそれぞれは、前記基板に位置し、前記メモリセルの複数の行と交差して、前記列方向に伸びる共通ソースラインと、前記共通ソースライン上のゲート誘電膜ラインパターンと、前記ゲート誘電膜ラインパターン上に位置し、前記列方向に伸びる選択ラインと、をそれぞれ含み、
    前記第１及び第２ワードラインの各対は、前記選択トランジスタを挟んで互いに向き合い、離隔されて対応し、
    前記メモリセルのそれぞれは、前記選択トランジスタのそれぞれの両側の前記基板上の第１及び第２メモリセルトランジスタを含み、前記選択トランジスタのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上に位置し、前記第１ワードラインに連結される前記第１メモリセルトランジスタの制御ゲートと前記第２ワードラインに連結される前記第２メモリセルトランジスタの制御ゲートと、前記選択トランジスタと前記第１及び第２メモリセルトランジスタのそれぞれの間の基板内の第１及び第２浮遊接合領域と、前記第１及び第２メモリセルトランジスタのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の基板内の第１及び第２ドレイン領域と、を含み、
    前記ビットラインのそれぞれは、共通列の前記メモリセルの前記第１及び第２ドレイン領域に連結されることを特徴とする不揮発性メモリ素子。
  13. 前記基板上、前記メモリセルの前記第１及び第２メモリセルトランジスタ上、及び、前記複数の選択トランジスタ上の絶縁膜と、
    前記絶縁膜を貫通して前記メモリセルの前記第１及び第２ドレイン領域とそれぞれ接触する複数の第１及び第２コンタクトと、をさらに含み、
    前記複数のビットラインは、前記絶縁膜上に形成されることを特徴とする請求項１２に記載の不揮発性メモリ素子。
  14. 前記基板に位置し、隣接する行の前記メモリセルを互いに分離させる素子分離領域をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子。
  15. 前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、
    前記第１及び第２メモリセルのうちのプログラムされるいずれか１つに対応する前記第１及び第２ワードラインのうちのいずれか１つにプログラム電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、
    前記第１及び第２メモリセルのうちのプログラムされる前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、
    前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに接地電圧を提供する段階と、
    前記共通ソースラインに接地電圧を提供する段階と、
    前記基板に接地電圧を提供する段階と、によってプログラムされることを特徴とする請求項１２に記載の不揮発性メモリ素子。
  16. 前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、
    前記第１及び第２メモリセルのうちの消去されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに消去電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの消去される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、
    前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに浮遊電圧を提供する段階と、
    前記共通ソースラインに接地電圧を提供する段階と、
    前記基板に接地電圧を提供する段階と、によって消去されることを特徴とする請求項１２に記載の不揮発性メモリ素子。
  17. 前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、
    前記第１及び第２メモリセルのうちの読み出されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに読み出し電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つにブロッキング電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの読み出される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに前記読み出し電圧または前記読み出し電圧より大きい電圧を提供する段階と、
    前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに前記読み出し電圧より小さい電圧を提供する段階と、
    前記共通ソースラインに接地電圧を提供する段階と、
    前記基板に接地電圧を提供する段階と、によって読み出されることを特徴とする請求項１２に記載の不揮発性メモリ素子。
  18. 前記ブロッキング電圧は、０電圧を含むことを特徴とする請求項１７に記載の不揮発性メモリ素子。
  19. 前記ブロッキング電圧は、０電圧より小さい電圧を含むことを特徴とする請求項１７に記載の不揮発性メモリ素子。
  20. 前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される前記１つに提供される前記読み出し電圧より小さい前記電圧は、約０．５Ｖを含むことを特徴とする請求項１７に記載の不揮発性メモリ素子。
  21. データ信号が伝送されるデータバスに連結されるように配列されるメモリコントローラと、
    前記メモリコントローラに連結されて、前記データ信号を貯蔵し、検索するメモリと、
    基板上に行及び列で配列されるメモリセルのアレイと、
    列方向に伸びる複数の選択トランジスタと、
    前記列方向に伸びる複数の第１及び第２ワードラインと、
    行方向に伸びる複数のビットラインと、を含み、
    前記選択トランジスタのそれぞれは、前記基板に位置し、前記メモリセルの複数の行と交差して列方向に伸びる共通ソースラインと、前記共通ソースライン上のゲート誘電膜ラインパターンと、前記ゲート誘電膜ラインパターン上に位置し、前記列方向に伸びる選択ラインと、をそれぞれ含み、
    前記第１及び第２ワードラインの各対は、前記選択トランジスタを挟んで互いに向き合い、離隔されて対応し、
    前記メモリセルのそれぞれは、前記選択トランジスタのそれぞれの両側の前記基板上の第１及び第２メモリセルトランジスタを含み、前記選択トランジスタのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上に位置し、前記第１ワードラインに連結される前記第１メモリセルトランジスタの制御ゲートと前記第２ワードラインに連結される前記第２メモリセルトランジスタの制御ゲートと、前記選択トランジスタと前記第１及び第２メモリセルトランジスタのそれぞれの間の基板内の第１及び第２浮遊接合領域と、前記第１及び第２メモリセルトランジスタのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の基板内の第１及び第２ドレイン領域と、を含み、
    前記ビットラインのそれぞれは、共通列の前記メモリセルの前記第１及び第２ドレイン領域に連結されることを特徴とする不揮発性メモリシステム。
  22. 前記データ信号を処理するために前記データバスに連結されたプロセッサをさらに含むことを特徴とする請求項２１に記載の不揮発性メモリシステム。
  23. 前記基板上、前記メモリセルの前記第１及び第２メモリセルトランジスタゲート上、及び、前記複数の選択トランジスタ上の絶縁膜と、
    前記絶縁膜を貫通して前記メモリセルの前記第１及び第２ドレイン領域とそれぞれ接触する複数の第１及び第２コンタクトと、をさらに含み、
    前記複数のビットラインは、前記絶縁膜上に形成されることを特徴とする請求項２１に記載の不揮発性メモリシステム。
  24. 前記基板に位置し、隣接する行の前記メモリセルを互いに分離させる素子分離領域をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリシステム。
  25. 前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、
    前記第１及び第２メモリセルのうちのプログラムされるいずれか１つに対応する前記第１及び第２ワードラインのうちのいずれか１つにプログラム電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、
    前記第１及び第２メモリセルのうちのプログラムされる前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、
    前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに接地電圧を提供する段階と、
    前記共通ソースラインに接地電圧を提供する段階と、
    前記基板に接地電圧を提供する段階と、によってプログラムされることを特徴とする請求項２１に記載の不揮発性メモリシステム。
  26. 前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、
    前記第１及び第２メモリセルのうちの消去されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに消去電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの消去される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、
    前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに浮遊電圧を提供する段階と、
    前記共通ソースラインに接地電圧を提供する段階と、
    前記基板に接地電圧を提供する段階と、によって消去されることを特徴とする請求項２１に記載の不揮発性メモリシステム。
  27. 前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、
    前記第１及び第２メモリセルのうちの読み出されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに読み出し電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つにブロッキング電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの読み出される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに前記読み出し電圧または前記読み出し電圧より大きい電圧を提供する段階と、
    前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに前記読み出し電圧より小さい電圧を提供する段階と、
    前記共通ソースラインに接地電圧を提供する段階と、
    前記基板に接地電圧を提供する段階と、によって読み出されることを特徴とする請求項２１に記載の不揮発性メモリシステム。
  28. 前記ブロッキング電圧は、０電圧を含むことを特徴とする請求項２７に記載の不揮発性メモリシステム。
  29. 前記ブロッキング電圧は、０電圧より小さい電圧を含むことを特徴とする請求項２７に記載の不揮発性メモリ素子。
  30. 前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される前記１つに提供される前記読み出し電圧より小さい前記電圧は、約０．５Ｖを含むことを特徴とする請求項２７に記載の不揮発性メモリ素子。
  31. 基板上に選択トランジスタの選択トランジスタゲートを提供する段階と、
    前記選択トランジスタの両側の前記基板上の第１及び第２メモリセルトランジスタの第１及び第２メモリセルトランジスタゲートを提供する段階と、
    前記選択トランジスタゲートと前記第１及び第２メモリセルトランジスタゲートのそれぞれの間の基板内の第１及び第２浮遊接合領域を提供する段階と、
    前記第１及び第２メモリセルトランジスタゲートのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の前記基板内の第１及び第２ドレイン領域を提供する段階と、を含み、
    前記選択トランジスタゲートは、ゲート誘電膜パターンと、前記ゲート誘電膜パターン上の選択ゲートと、を含み、
    前記第１及び第２メモリセルトランジスタゲートのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上の制御ゲートと、を含むことを特徴とする不揮発性メモリ素子のメモリセルの形成方法。
  32. 前記基板上、前記第１及び第２メモリセルトランジスタゲート上、及び、前記選択トランジスタゲート上に誘電膜を提供する段階と、
    前記誘電膜を貫通して前記第１及び第２ドレイン領域とそれぞれ接触する第１及び第２コンタクトを提供する段階と、
    前記誘電膜上に前記第１及び第２コンタクトに連結されるビットラインを提供する段階と、をさらに含むことを特徴とする請求項３１に記載の不揮発性メモリ素子のメモリセルの形成方法。
  33. 前記選択トランジスタゲートの前記選択ゲートは、前記不揮発性メモリ素子の選択ラインを構成することを特徴とする請求項３１に記載の不揮発性メモリ素子のメモリセルの形成方法。
  34. 前記選択トランジスタゲートの下の前記基板の領域は、前記選択トランジスタのチャネル領域を含み、
    前記チャネル領域は、前記不揮発性メモリ素子の共通ラインに連結されることを特徴とする請求項３１に記載の不揮発性メモリ素子のメモリセルの形成方法。
  35. 前記第１及び第２メモリセルトランジスタゲートの前記制御ゲートは、前記不揮発性メモリ素子の第１及び第２ワードラインを構成することを特徴とする請求項３１に記載の不揮発性メモリ素子のメモリセルの形成方法。
  36. 前記選択トランジスタゲートの前記ゲート誘電膜パターン及び前記第１及び第２メモリセルトランジスタの前記トンネル絶縁膜パターンは、共通のパターニングされた絶縁膜で形成されることを特徴とする請求項３１に記載の不揮発性メモリ素子のメモリセルの形成方法。
  37. 前記絶縁膜は、酸化物（ＳｉＯｘ）、窒化物（ＳｉｘＮｙ）、カーバイド（ＳｉｘＣｙ）、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ、他の高誘電物質及びこれらの組み合わせを含むグループから選択された物質を含むことを特徴とする請求項３６に記載の不揮発性メモリ素子のメモリセルの形成方法。
  38. 前記選択トランジスタの前記選択ゲート及び前記第１及び第２メモリセルトランジスタの前記電荷貯蔵膜パターンは、共通のパターニングされた物質膜で形成されることを特徴とする請求項３１に記載の不揮発性メモリ素子のメモリセルの形成方法。
  39. 前記物質膜は、ドーピングされた多結晶シリコン、ナノ結晶導電体物質、及び、電荷トラップ層を含むグループから選択された物質を含み、
    前記電荷トラップ層は、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含むグループから選択される物質を含むことを特徴とする請求項３８に記載の不揮発性メモリ素子のメモリセルの形成方法。
  40. 前記第１及び第２メモリセルトランジスタの前記ブロッキング絶縁膜パターンは、ＳｉＯｘ／ＳｉｘＮｙ／ＳｉＯｘ(ＯＮＯ)、ＳｉＯｘ、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ及びこれらの組み合わせを含むグループから選択された物質を含むことを特徴とする請求項３１に記載の不揮発性メモリ素子のメモリセルの形成方法。
  41. 前記第１及び第２メモリセルトランジスタの前記制御ゲートは、多結晶シリコン、金属シリサイドを含む多結晶シリコン、金属シリサイド、金属窒化物及びこれらの組み合わせを含むグループから選択された物質を含むことを特徴とする請求項３１に記載の不揮発性メモリ素子のメモリセルの形成方法。
  42. 基板上に行及び列でメモリセルのアレイを配する段階と、
    列方向に伸びる複数の選択トランジスタを提供する段階と、
    前記列方向に伸びる複数の第１及び第２ワードラインを提供する段階と、
    行方向に伸びる複数のビットラインを提供する段階と、を含み、
    前記選択トランジスタのそれぞれは、前記基板に位置し、前記メモリセルの複数の行と交差して前記列方向に伸びる共通ソースラインと、前記共通ソースライン上のゲート誘電膜ラインパターンと、前記ゲート誘電膜ラインパターン上に位置し、前記列方向に伸びる選択ラインとをそれぞれ含み、
    前記第１及び第２ワードラインの各対は、前記選択トランジスタを挟んで互いに向き合い、離隔されて対応し、
    前記メモリセルのそれぞれは、前記選択トランジスタのそれぞれの両側の前記基板上の第１及び第２メモリセルトランジスタを含み、前記選択トランジスタのそれぞれは、トンネル絶縁膜パターンと、前記トンネル絶縁膜パターン上の電荷貯蔵膜パターンと、前記電荷貯蔵膜パターン上のブロッキング絶縁膜パターンと、前記ブロッキング絶縁膜パターン上に位置し、前記第１ワードラインに連結される前記第１メモリセルトランジスタの制御ゲートと前記第２ワードラインに連結される前記第２メモリセルトランジスタの制御ゲートと、前記選択トランジスタと前記第１及び第２メモリセルトランジスタのそれぞれの間の基板内の第１及び第２浮遊接合領域と、前記第１及び第２メモリセルトランジスタのそれぞれを挟んで前記第１及び第２浮遊接合領域のそれぞれの向かい側の基板内の第１及び第２ドレイン領域と、を含み、
    前記ビットラインのそれぞれは、共通列の前記メモリセルの前記第１及び第２ドレイン領域に連結されることを特徴とする不揮発性メモリ素子の形成方法。
  43. 前記基板上、前記メモリセルの前記第１及び第２メモリセルトランジスタ上及び前記複数の選択トランジスタ上に絶縁膜を提供する段階と、
    前記絶縁膜を貫通して前記第１及び第２ドレイン領域とそれぞれ接触する複数の第１及び第２コンタクトを提供する段階と、をさらに含み、
    前記複数のビットラインは、前記絶縁膜上に形成されることを特徴とする請求項４２に記載の不揮発性メモリ素子の形成方法。
  44. 前記基板に位置し、隣接する行の前記メモリセルを互いに分離させる素子分離領域を提供する段階をさらに含むことを特徴とする請求項４２に記載の不揮発性メモリ素子の形成方法。
  45. 前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、
    前記第１及び第２メモリセルのうちのプログラムされるいずれか１つに対応する前記第１及び第２ワードラインのうちのいずれか１つにプログラム電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、
    前記第１及び第２メモリセルのうちのプログラムされる前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、
    前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに接地電圧を提供する段階と、
    前記共通ソースラインに接地電圧を提供する段階と、
    前記基板に接地電圧を提供する段階と、によってプログラムされることを特徴とする請求項４２に記載の不揮発性メモリ素子の形成方法。
  46. 前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、
    前記第１及び第２メモリセルのうちの消去されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに消去電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つに０電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの消去される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに０電圧を提供する段階と、
    前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに浮遊電圧を提供する段階と、
    前記共通ソースラインに接地電圧を提供する段階と、
    前記基板に接地電圧を提供する段階と、によって消去されることを特徴とする請求項４２に記載の不揮発性メモリ素子の形成方法。
  47. 前記メモリセルの前記第１及び第２メモリセルトランジスタは、個別的に、
    前記第１及び第２メモリセルのうちの読み出されるいずれか１つに対応する第１及び第２ワードラインのうちのいずれか１つに読み出し電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの他の１つに対応する前記第１及び第２ワードラインのうちの他の１つにブロッキング電圧を提供する段階と、
    前記第１及び第２メモリセルのうちの読み出される前記いずれか１つの前記メモリセルに対応する前記選択トランジスタの前記選択ラインに前記読み出し電圧または前記読み出し電圧より大きい電圧を提供する段階と、
    前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される１つに前記読み出し電圧より小さい電圧を提供する段階と、
    前記共通ソースラインに接地電圧を提供する段階と、
    前記基板に接地電圧を提供する段階と、によって読み出されることを特徴とする請求項４２に記載の不揮発性メモリ素子の形成方法。
  48. 前記ブロッキング電圧は、０電圧を含むことを特徴とする請求項４７に記載の不揮発性メモリ素子の形成方法。
  49. 前記ブロッキング電圧は、０電圧より小さい電圧を含むことを特徴とする請求項４７に記載の不揮発性メモリ素子の形成方法。
  50. 前記複数のビットラインのうちの前記第１及び第２メモリセルの前記ドレイン領域に連結される前記１つに提供される前記読み出し電圧より小さい前記電圧は、約０．５Ｖを含むことを特徴とする請求項４７に記載の不揮発性メモリ素子の形成方法。
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