DE102007017963B4

DE102007017963B4 - Speicherzellenstruktur, nicht-flüchtiges Speicherbauelement und System sowie Verfahren zum Herstellen und Betreiben derselben

Info

Publication number: DE102007017963B4
Application number: DE102007017963A
Authority: DE
Inventors: Sung-Chul Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-04-10
Filing date: 2007-04-10
Publication date: 2009-11-26
Anticipated expiration: 2027-04-11
Also published as: JP2007281481A; DE102007017963A1

Abstract

Speicherzellenstruktur eines nicht-flüchtigen Speicherbauelements, mit
– einem Auswahltransistorgate eines Auswahltransistors (ST) auf einem Substrat (100), wobei das Auswahltransistorgate eine Gatedielektrikumstruktur (121) und ein Auswahlgate (123) auf der Gatedielektrikumstruktur (121) beinhaltet,
– einem ersten und einem zweiten Speicherzellentransistorgate eines ersten und zweiten Speicherzellentransistors (MT1, MT2) auf dem Substrat (100) an entgegengesetzten Seiten des Auswahltransistors (ST), wobei jedes von dem ersten und dem zweiten Speicherzellentransistorgate eine Tunnelisolationsschichtstruktur (131A, 131B), eine Ladungsspeicherschichtstruktur (133A, 133B) auf der Tunnelisolationsschichtstruktur (131A, 131B), eine Blockierisolationsschichtstruktur (135A, 135B) auf der Ladungsspeicherschichtstruktur (133A, 133B) und ein Steuergate (137A, 137B) auf der Blockierisolationsschichtstruktur (135A, 135B) beinhaltet,
– einem ersten und einem zweiten floatenden Übergangsbereich (116A, 116B) in dem Substrat (100) zwischen dem Auswahltransistorgate und dem ersten und dem zweiten Speicherzellentransistorgate und
– einem ersten und einem zweiten Drainbereich (114A, 114B) in dem Substrat (100) an Seiten des ersten und des zweiten Speicherzellentransistorgates jeweils entgegengesetzt zu dem...

Description

Die Erfindung bezieht sich auf eine Speicherzellenstruktur, die Auswahltransistor- und Speichertransistorstrukturen beinhaltet, auf ein nicht-flüchtiges Speicherbauelement, das eine derartige Zellenstruktur beinhaltet, auf ein nicht-flüchtiges Speichersystem, das ein derartiges nicht-flüchtiges Speicherbauelement beinhaltet, sowie auf ein Verfahren zum Betrieb eines derartigen nicht-flüchtigen Speicherbauelements und ein Verfahren zum Herstellen einer derartigen Speicherzellenstruktur sowie ein Verfahren zum Herstellen eines derartigen nicht-flüchtigen Speicherbauelements.
Nicht-flüchtige Halbleiterspeicherbauelemente genießen eine weitverbreitete Verwendung in einer Vielzahl von Anwendungen. Insbesondere sind nicht-flüchtige Bauelemente besonders auf tragbare Vorrichtungen anwendbar, da derartige Vorrichtungen so ausgelegt sind, dass sie Daten in Situationen halten, in denen nicht immer Leistung zur Verfügung steht oder häufig unterbrochen wird oder in denen ein geringer Leistungsverbrauch erforderlich ist. Derartige Bauelemente beinhalten mobi le Telekommunikationssysteme, Speicherkarten, digitale Kameras, Camcorder, Drucker, Scanner, Musikabspielgeräte und dergleichen.
Ein herkömmliches nicht-flüchtiges Speicherbauelement beinhaltet ein Feld von einzeln adressierbaren Speicherzellen, in die Daten geschrieben und aus denen Daten gelesen werden können. Es wird auf die 1A, 1B und 1C Bezug genommen, die eine Draufsicht, eine weggeschnittene Seitenansicht entlang einer Schnittlinie I-I von 1A beziehungsweise ein Schaltbild einer Speicherzelle eines herkömmlichen nicht-flüchtigen Speicherbauelements sind. Bezugnehmend auf die 1A und 1B sind Isolationsstrukturen 13, zum Beispiel Strukturen mit flacher Grabenisolation (STI-Strukturen), in einem Halbleitersubstrat 11 ausgebildet, die aktive Bereiche dazwischen definieren, in denen Speicherzellen gebildet werden können. Bezugnehmend auf 1C beinhaltet jede Speicherzelle zwei Transistoren, nämlich einen Auswahltransistor ST und einen Speichertransistor MT. Eine Bitleitung BL erstreckt sich in einer Zeilenrichtung, und eine Wortleitung WL und eine Abtastleitung SL erstrecken sich in einer Spaltenrichtung senkrecht zu der Zeilenrichtung. Der Auswahltransistor ST beinhaltet ein Auswahlgate 27, das von der Oberseite des Substrats 11 durch eine Gateoxidstruktur 17 beabstandet ist. Auswahlgates 27 von Speicherzellen einer gemeinsamen Spalte des Speicherzellenfeldes sind durch eine Wortleitung WL verbunden. Der Speichertransistor MT beinhaltet ein floatendes Gate 21, das von der Oberseite des Substrats 11 durch eine Tunneloxidstruktur 15 beabstandet ist. Ein Steuergate 25 ist auf dem floatenden Gate 21 ausgebildet, wobei es von dem floatenden Gate 21 durch eine Blockieroxidstruktur 23 beabstandet ist. Steuergates 25 von Speicherzellen einer gemeinsamen Spalte des Speicherzellenfeldes sind durch eine Abtastleitung SL verbunden. Ein Sourcebereich 12s, ein floatender Übergangsbereich 12f und ein Drainbereich 12d sind in Oberseitenbereichen des Substrats 11 durch Dotieren des Substrats 11 mit Störstellen gebildet. Eine Isolationsschicht 37 ist auf der resultierenden Struktur ausge bildet, und eine Bitleitung BL ist auf der Isolationsschicht 37 bereitgestellt, um sich in einer Zeilenrichtung zwischen benachbarten Speicherzellen einer gemeinsamen Zeile des Speicherzellenfeldes zu erstrecken. Die Bitleitung BL ist mit den Drainbereichen 12d der Speicherzellen einer gemeinsamen Zeile durch einen leitfähigen Zwischenschichtdurchkontakt 31 verbunden, der sich vertikal durch die Isolationsschicht hindurch erstreckt.
Der Betrieb der in den 1A bis 1C dargestellten Speicherzelle ist auf dem Fachgebiet gut charakterisiert. Ein Programmiervorgang wird durch Anlegen einer hohen Spannung an die Abtastleitung durchgeführt, um zu bewirken, dass Elektronen in dem floatenden Gate 21 gespeichert werden. Das Programmieren des floatenden Gates 21 wird gemäß dem Status der Bitleitung BL bestimmt. Ein Lesevorgang wird durch Anlegen einer Vcc-Spannung an die Wortleitung WL und die Abtastleitung SL durchgeführt. Das resultierende Potential, das an die Bitleitung BL angelegt wird, bestimmt, ob Ladung an dem floatenden Gate 21 gespeichert wird, und bestimmt daher den an die Bitleitung BL angelegten Datenpegel. Die Programmier- und Löschvorgänge sind von dem gut charakterisierten Fowler-Nordheim(FN)-Tunnelphänomen abhängig. Ein auf FN-Tunneln basierendes Bauelement weist im Allgemeinen eine bessere Leistungsfähigkeit gegenüber nicht-flüchtigen Bauelementen auf, die auf dem Phänomen der Injektion heißer Ladungsträger beruhen, da FN-Bauelemente bei niedrigeren Strömen arbeiten und daher für tragbare Vorrichtungen besser geeignet sind.
Mit dem sich fortsetzenden Trend in Richtung einer höheren Integration in Halbleiterbauelementen gibt es eine Grenze bei dem Maß, bis zu dem eine Speicherzelle hinsichtlich der Abmessung reduziert werden kann, während ein effektiver Betrieb sichergestellt ist. In dem vorliegenden Bauelement sind derartige Beschränkungen in den Merkmalabmessungen der Bauelemente vorhanden, zum Beispiel bei den Gatelängen der Auswahl- und Speichertransistoren. Demgemäß wird eine weitere Integration derartiger Bauelemente zunehmend schwierig, da sich Merkmalabmessungen der atomaren Skala nähern und da Vorteile bei herkömmlichen photolithographischen Fertigungstechniken bei derartigen reduzierten Merkmalabmessungen weniger häufig sind.
Verschiedene weitere, herkömmliche nicht-flüchtige Speicherbauelemente mit Auswahltransistor- und Speichertransistorstrukturen sind in den Offenlegungsschriften US 2005/0085029 A1 , US 2005/0219910 A1 und US 2002/0008993 A1 sowie den Patentschriften US 6 741 502 B1 und US 6 477 088 B2 offenbart.
Der Erfindung liegt als technisches Problem die Bereitstellung einer Speicherzellenstruktur sowie eines nicht-flüchtigen Speicherbauelements und Systems und zugehöriger Fertigungs- und Betriebsverfahren zugrunde, die in der Lage sind, die vorstehend erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden und insbesondere eine weitere Zunahme der Integrationsdichte erlauben.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Speicherzellenstruktur mit den Merkmalen des Anspruchs 1, eines nicht-flüchtigen Speicherbauelements mit den Merkmalen des Anspruchs 12, eines nicht-flüchtigen Speichersystems mit den Merkmalen des Anspruchs 15, eines Betriebsverfahrens mit den Merkmalen der Ansprüche 17, 18 oder 19 und eines Herstellungsverfahrens mit den Merkmalen der Ansprüche 22 oder 33. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
In Speicherzelleneinheiten gemäß der Erfindung teilen sich zwei Speichertransistoren einen gemeinsamen Auswahltransistor. Auf diese Weise kann eine Speicherzelle des nicht-flüchtigen Speicherbauelements gemäß der Erfindung so betrachtet werden, dass sie aus 1,5 Transistoren besteht, nämlich einem der zwei Speichertransistoren und der Hälfte des gemeinsam genutzten Auswahltransistors. Mit anderen Worten werden drei Transistoren verwendet, um zwei Speicherzellen bereitzustellen. Dies führt zu einer erhöhten Integration der Speicherzelleneinheit und als ein Ergebnis zu einer erhöhten Integration des gesamten nicht-flüchtigen Speicherbauelements.
Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen dargestellt, die außerdem die zum besseren Verständnis der Erfindung vorstehend erläuterte herkömmliche Ausführungsform darstellen. Hierbei zeigen:
1A, 1B und 1C eine Draufsicht, eine weggeschnittene Seitenansicht entlang einer Schnittlinie I-I' von 1A beziehungsweise ein Schaltbild einer Speicherzelle eines herkömmlichen nicht-flüchtigen Speicherbauelements,
2A, 2B und 2C eine Draufsicht, weggeschnittene Seitenansichten entlang von Schnittlinien A-A' und B-B von 2A beziehungsweise ein Schaltbild einer Speicherzelle eines nicht-flüchtigen Speicherbauelements gemäß der Erfindung,
3A und 3B eine Draufsicht beziehungsweise ein Schaltbild eines Speicherzellenfeldes eines nicht-flüchtigen Speicherbauelements gemäß der Erfindung,
4A eine Draufsicht einer Speicherzelle eines nicht-flüchtigen Speicherbauelements gemäß der Erfindung und
4B bis 7 weggeschnittene Seitenansichten entlang von Schnittlinien A-A' und B-B' von 4A während der Fertigung der Speicherzelle gemäß der Erfindung.
Nunmehr werden im Folgenden unter Bezugnahme auf die begleitenden 2A bis 7 exemplarische Ausführungsformen der Erfindung beschrieben. Gleiche Bezugszeichen beziehen sich überall in den verschiedenen Ansichten auf die gleichen Teile. Die Zeichnungen sind nicht notwendi gerweise maßstabsgetreu, stattdessen wird Gewicht auf die Darstellung der Prinzipien der Erfindung gelegt.
Es versteht sich, dass wenn ein Element als ”verbunden” oder ”gekoppelt” mit einem anderen Element bezeichnet wird, dieses direkt verbunden oder gekoppelt mit dem anderen Element sein kann oder zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente vorhanden, wenn ein Element als ”direkt verbunden” oder ”direkt gekoppelt” mit einem anderen Element bezeichnet wird. Weitere Worte, die zur Beschreibung der Beziehung zwischen Elementen verwendet werden, sind in einer ähnlichen Weise zu verstehen (z. B. ”zwischen” im Gegensatz zu ”direkt zwischen”, ”benachbart zu” im Gegensatz zu ”direkt benachbart zu” etc.).
Bezugnehmend auf die 2A und 2B sind Isolationsstrukturen 102, zum Beispiel Strukturen mit flacher Grabenisolation (STI), in einem Halbleitersubstrat 100 ausgebildet, die aktive Bereiche dazwischen definieren, in denen Speicherzellen gebildet werden können. Bezugnehmend auf 2C beinhaltet jede Speicherzelleneinheit MC zwei Speicherzellen, die durch drei Transistoren gebildet werden, nämlich einen ersten und einen zweiten Speichertransistor MT und einen gemeinsam genutzten Auswahltransistor ST. Auf diese Weise kann jede der ersten und der zweiten Speicherzelle der Speicherzelleneinheit MC so betrachtet werden, dass sie aus 1,5 Transistoren besteht, nämlich einem von dem ersten und dem zweiten Speichertransistor MT1, MT2 (ein Transistor) und dem geteilten gemeinsamen Auswahltransistor (ST) (ein halber Transistor). Mit anderen Worten stellen die drei Transistoren MT1, MT2, ST zwei einzeln adressierbare Speicherzellen bereit, die eine Speicherzelleneinheit MC beinhalten, die in der Lage ist, zwei Bits einzeln adressierbarer und abrufbarer Daten zu speichern.
In einer Speicherzelleneinheit MC erstreckt sich eine Bitleitung BL in einer Zeilenrichtung, und eine erste und zweite Wortleitung WL1, WL2, eine Auswahlleitung SL und eine gemeinsame Sourceleitung CSL 112 erstrecken sich in einer Spaltenrichtung senkrecht zu der Zeilenrichtung. Der Auswahltransistor ST beinhaltet ein Auswahlgate 123, das von der Oberseite des Substrats 100 durch eine Gateoxidstruktur 121 beabstandet ist. Auswahlgates 123 von Speicherzelleneinheiten einer gemeinsamen Spalte des Speicherzellenfeldes sind durch eine Auswahlleitung SL verbunden, welche die Auswahlgates 123 bildet.
Der erste und der zweite Speichertransistor MT1, MT2 sind an entgegengesetzten Seiten des Auswahlgates 123 ausgebildet. Jeder des ersten und des zweiten Speichertransistors MT1, MT2 beinhaltet ein floatendes Gate 133A, 133B, das von der Oberseite des Substrats 100 durch eine Tunneloxidstruktur 131A, 131B beabstandet ist. Ein erstes und ein zweites Steuergate 137A, 137B sind auf dem jeweiligen ersten und zweiten floatenden Gate 133A, 133B ausgebildet, von dem ersten und dem zweiten floatenden Gate 133A, 133B durch eine jeweilige erste und zweite blockierende Oxidstruktur 135A, 135B beabstandet. Die Steuergates 137A der ersten Speichertransistoren MT1 von Speicherzelleneinheiten MC einer gemeinsamen Spalte des Speicherzellenfelds sind durch eine erste Wortleitung WL1 verbunden. Steuergates 137B der zweiten Speichertransistoren von Speicherzelleneinheiten MC einer gemeinsamen Spalte des Speicherzellenfeldes sind durch eine zweite Wortleitung WL2 verbunden.
Ein erster floatender Übergangsbereich 116A ist in einem Oberseitenbereich des Substrats 100 zwischen dem Auswahlgate 123 des Auswahltransistors ST und dem ersten floatenden Gate 133A des ersten Speichertransistors MT1 ausgebildet. Ein erster Drainbereich 114A ist in einem Oberseitenbereich des Substrats 100 benachbart zu dem ersten floatenden Gate 133a entgegengesetzt zu dem ersten floatenden Über gangsbereich 116A ausgebildet. Ein zweiter floatender Übergangsbereich 116B ist in einem Oberseitenbereich des Substrats 100 zwischen dem Auswahlgate 123 des Auswahltransistors ST und dem zweiten floatenden Gate 133B des zweiten Speichertransistors MT1 ausgebildet. Ein zweiter Drainbereich 114B ist in einem Oberseitenbereich des Substrats 100 benachbart zu dem zweiten floatenden Gate 133B entgegengesetzt zu dem zweiten floatenden Übergangsbereich 116B ausgebildet. Eine Isolationsschicht 140 ist auf der resultierenden Struktur ausgebildet, und eine Bitleitung BL ist auf der Isolationsschicht 140 so bereitgestellt, dass sie sich in einer Zeilenrichtung zwischen benachbarten ersten und zweiten Speichertransistoren MT1, MT2 von Speicherzelleneinheiten MC einer gemeinsamen Zeile des Speicherzellenfeldes erstreckt. Die Bitleitung BL ist mit dem ersten und dem zweiten Drainbereich 114A, 114B der Speicherzelleneinheit MC durch leitfähige Zwischenschichtdurchkontakte 144A, 144B verbunden, die sich vertikal durch die Isolationsschicht 140 hindurch erstrecken.
Der Bereich des Substrats 100 zwischen dem ersten und dem zweiten floatenden Übergangsbereich dient in der vorliegenden Ausführungsform als eine gemeinsame Sourceleitung CSL 112. Die gemeinsame Sourceleitung CSL 112 erstreckt sich ähnlich wie die Auswahlleitung SL in der Spaltenrichtung zwischen benachbarten Auswahltransistoren ST von Speicherzelleneinheiten einer gemeinsamen Zeile des Speicherzellenfeldes.
Eine Dummy-Blockieroxidstruktur 135C und eine Dummy-Steuergatestruktur 137C befinden sich in dieser exemplarischen Ausführungsform auf dem Auswahlgate 123 des Auswahltransistors ST. Die Dummy-Blockieroxidstruktur 135C und die Dummy-Steuergatestruktur 137C dienen in diesem Beispiel nicht einem Betriebszweck in der vorliegenden Ausführungsform, verbleiben aber nach der Fertigung der ähnlich strukturierten ersten und zweiten blockierenden Oxidstruktur 135A, 135B und dem strukturierten ersten und zweiten Steuergate 137A, 137B, um die Anzahl an Fertigungsschritten zu reduzieren, die zur Herstellung des Bauelements erforderlich sind. In einer alternativen Ausführungsform können die Dummy-Blockieroxidstruktur 135C und die Dummy-Steuergatestruktur 137C von der Oberseite des Auswahlgates 123 in einem zusätzlichen Fertigungsschritt optional entfernt werden. Das Layout der Speicherzelleneinheit MC, in dem sich der erste und der zweite Speichertransistor MT1, MT2 einen Auswahltransistor ST teilen, der auf der gemeinsamen Sourceleitung CSL ausgebildet ist, macht ein auf FN-Tunneln basierendes Programmieren möglich.
Die 3A und 3B stellen ein Speicherzellenfeld eines nicht-flüchtigen Speicherbauelements gemäß einer Ausführungsform der Erfindung dar. In den Darstellungen der 3A und 3B ist ersichtlich, dass das Speicherzellenfeld 302 eine Mehrzahl von Speicherzelleneinheiten MCmn beinhaltet, die sich in der Zeilenrichtung und in der Spaltenrichtung erstrecken. In der Zeilenrichtung gehören die Speicherzelleneinheiten jeweils zu einer gemeinsamen Bitleitung BL1, BL2, ..., BLm. In der Spaltenrichtung gehören die Speicherzelleneinheiten jeweils zu einer gemeinsamen Sourceleitung CSL1, CSL2, ..., CSLn, einer gemeinsamen Auswahlleitung SL1, SL2, ..., SLn, einer gemeinsamen ersten Wortleitung WL1_1, WL1_2, ..., WL1_n und einer gemeinsamen zweiten Wortleitung WL2_1, WL2_2, ..., WL2_n.
Nunmehr werden unter Bezugnahme auf das Schaltbild von 3B Programmier- und Löschvorgänge einer Zelle MT1, MT2 der Speicherzelleneinheit MCmn des Speicherzellenfeldes 302 von 3B beschrieben. Bei einem Programmiervorgang werden unter der Annahme, dass die zu programmierende Speicherzelle die Zelle MT1 der Speicherzelleneinheit MC11 ist, die folgenden Spannungen an die erste Wortleitung WL1_1, die zweite Wortleitung WL2_1, die Auswahlleitung SL_1, die Bitleitung BL_1, die gemeinsame Sourceleitung CSL1 und das Substrat angelegt, um die Zelle MT1 der Speicherzelleneinheit MC11 in einen Programmierzustand zu versetzen:

ausgewählte Speicherzelleneinheit (MC11) WL1_1 WL2_1 SL_1 BL_1 CSL1 Substrat

Vorspannungszustand Vpgm 0 V 0 V Masse Masse Masse
Für jegliche nicht ausgewählte Speicherzellen werden die folgenden Spannungen angelegt (n ≠ 1):

nicht ausgewählte Speicherzelleneinheit WL1_n WL2_n SL_n BL_m CSLn Substrat

Vorspannungszustand 0 V 0 V 0 V Vcc oder floatend Masse Masse
Dabei ist die Programmierspannung Vpgm eine Spannung in einem Bereich von etwa 15 V bis 20 V und die Vcc-Spannung eine Spannung in einem Bereich von etwa 1,8 V bis 2,3 V.
Unter diesen Bedingungen tritt FN-Tunneln durch die Tunneloxidschicht 15 der Zelle MT1 hindurch auf. Dies bewirkt, dass die Zelle MT1 der Speicherzelleneinheit MC11 eine erste Schwellenspannung Vth1 aufweist.
Bei einem Löschvorgang werden unter der Annahme, dass die zu löschende Speicherzelle die Zelle MT1 der Speicherzelleneinheit MC11 ist, die folgenden Spannungen an die erste Wortleitung WL1_1, die zweite Wortleitung WL2_1, die Auswahlleitung SL_1, die Bitleitung BL_1, die gemeinsame Sourceleitung CSL1 und das Substrat angelegt, um die Zelle MT1 der Speicherzelleneinheit MC11 in einen Löschzustand zu versetzen:

ausgewählte Speicherzelleneinheit (MC11) WL1_1 WL2_1 SL_1 BL_1 CSL1 Substrat

Vorspannungsbedingung Vers 0 V 0 V floatend Masse Masse
Für jegliche nicht ausgewählte Speicherzellen werden die folgenden Spannungen angelegt (n ≠ 1):

nicht ausgewählte Speicherzelleneinheit WL1_n WL2_n SL_n BL_m CSLn Substrat

Vorspannungsbedingung 0 V 0 V 0 V floatend Masse Masse
Dabei ist die Löschspannung Vers eine Spannung in einem Bereich von etwa –15 V bis –20 V
Unter diesen Bedingungen wird jegliche Ladung, die zuvor in dem floatenden Gate 133A des ersten Speichertransistors MT1 gespeichert war, in das Substrat entladen. Als ein Ergebnis werden jegliche ersten Speichertransistoren MT1, die in Reaktion auf die erste Wortleitung WL1_1 arbeiten, eine zweite Schwellenspannung von Vth2 aufweisen, die niedriger als die erste Schwellenspannung Vth1 ist.
Nunmehr werden unter Bezugnahme auf das Schaltbild von 3B Lesevorgänge einer Speicherzelleneinheit MCmn des Speicherzellenfelds 302 von 3B beschrieben. Der Lesevorgang kann unter zwei Betriebsbedingungen auftreten. In einer ersten Betriebsbedingung sind sowohl die erste Schwellenspannung Vth1 als auch die zweite Schwellenspannung Vth2 größer als 0 V. In einer zweiten Betriebsbedingung ist die erste Schwellenspannung Vth1 größer als 0 V, und die zweite Schwellenspannung Vth2 ist geringer als 0 V.
Bei einem Lesevorgang unter der ersten Betriebsbedingung werden unter der Annahme, dass die zu lesende Speicherzelle die Zelle MT1 der Speicherzelleneinheit MC11 ist, die folgenden Spannungen an die erste Wortleitung WL1_1, die zweite Wortleitung WL2_1, die Auswahlleitung SL_1, die Bitleitung BL_1, die gemeinsame Sourceleitung CSL1 und das Substrat angelegt, um die Zelle MT1 der Speicherzelleneinheit MC11 in einen Lesezustand zu versetzen:

ausgewählte Speicherzelleneinheit (MC11) WL1_1 WL2_1 SL_1 BL_1 CSL1 Substrat

Vorspannungsbedingung Vcc 0 V Vcc oder höher 0,5 V Masse Masse
Für jegliche nicht ausgewählten Speicherzellen werden die folgenden Spannungen angelegt:

nicht ausgewählte Speicherzelleneinheit WL1_n WL2_n SL_n BL_m CSLn Substrat

Vorspannungsbedingung 0 V 0 V 0 V floatend Masse Masse
Dabei liegt die Vcc-Spannung in einem Bereich von etwa 1,8 V bis 2,3 V.
Unter diesen Bedingungen fließt kein Strom durch die entsprechende Bitleitung BL1, wenn sich der erste Speichertransistor MT1 in einem programmierten Zustand befindet. Wenn sich der erste Speichertransistor MT1 in einem gelöschten Zustand befindet, fließt Strom durch die entsprechende Bitleitung BL1. Der Lesezustand der binären Daten, ”0” oder ”1”, ist gemäß der Menge an Strom festgelegt, die durch die Bitleitung fließt.
Bei einem Lesevorgang unter der zweiten Betriebsbedingung werden unter der Annahme, dass die zu lesende Speicherzelle die Zelle MT1 der Speicherzelleneinheit MC11 ist, die folgenden Spannungen an die erste Wortleitung WL1_1, die zweite Wortleitung WL2_1, die Auswahlleitung SL_1, die Bitleitung BL_1, die gemeinsame Sourceleitung CSL1 und das Substrat angelegt, um die Zelle MT1 der Speicherzelleneinheit MC11 in einen Lesezustand zu versetzen:

ausgewählte Speicherzelleneinheit (MC11) WL1_1 WL2_1 SL_1 BL_1 CSL1 Substrat

Vorspannungsbedingung Vcc Vblock Vcc oder höher 0,5 V Masse Masse
Für jegliche nicht ausgewählten Speicherzellen werden die folgenden Spannungen angelegt:

nicht ausgewählte Speicherzelleneinheit WL1_n WL2_n SL_n BL_m CSLn Substrat

Vorspannungsbedingung 0 V 0 V 0 V floatend Masse Masse
Dabei liegt die Vcc-Spannung in einem Bereich von etwa 1,8 V bis 2,3 V und die Spannung Vblock repräsentiert eine blockierende Spannung in einem Bereich von etwa –1,8 V bis –2,3 V. Die Vblock-Spannung ist vorzugsweise eine negative Spannung, um so zu verhindern, dass der zweite Speichertransistor MT2 einer Speicherzelleneinheit MC zur gleichen Zeit wie ein erster Speicherzellentransistor MT1 der Speicherzelleneinheit MC aktiviert wird. Das Anlegen der Blockierspannung Vblock an das Gate des zweiten Speicherzellentransistors der Speicherzelleneinheit, welche die gleiche, ausgewählte Auswahlleitung SL gemeinsam nutzen, stellt sicher, dass sich der zweite Speichertransistor MT2 zu der Zeit, wenn der erste Speichertransistor MT1 gelesen wird, in einem ”Aus”-Zustand befindet.
Unter diesen Bedingungen fließt kein Strom durch die entsprechende
Bitleitung BL1, wenn sich der erste Speichertransistor MT1 in einem programmierten Zustand befindet. Wenn sich der erste Speichertransistor MT1 in einem gelöschten Zustand befindet, fließt Strom durch die entsprechende Bitleitung BL1. Der Lesezustand der binären Daten, ”0” oder ”1”, ist gemäß der Menge an Strom festgelegt, die durch die Bitleitung fließt.
Die 4A bis 7 stellen eine Speicherzelle eines nicht-flüchtigen Speicherbauelements während der Herstellung der Speicherzelle gemäß einer Ausführungsform der Erfindung dar. Bezugnehmend auf die 4A und 4B werden Isolationsstrukturen, zum Beispiel Strukturen 102 mit flacher Grabenisolation (STI), in einem Substrat 100 gebildet. Wie hierin verwendet, bezieht sich der Ausdruck ”Substrat” auf jeden beliebigen einer Anzahl von Substrattypen, einschließlich, jedoch nicht beschränkt auf ein Volumen-Halbleitersubstrat, eine Silicium-auf-Isolator(SOI)-Struktur oder eine epitaxiale Schicht, zum Beispiel eine einkristalline Schicht, die auf einem Volumensubstrat aufgewachsen ist. Die Isolationsstrukturen 102 definieren aktive Bereiche des Substrats 100 dazwischen.
Bezugnehmend auf 5 werden eine Isolatorschicht 131, eine Ladungsspeicherschicht 133 und eine Blockierisolationsschicht 135 sequentiell auf der Oberseite des Substrats gebildet. In einer Ausführungsform wird die Isolatorschicht 131 mit einer Dicke in einem Bereich von etwa 3 nm bis etwa 35 nm gebildet und wird aus einem Material gebildet, das aus Oxid (SiO_x), Nitrid (Si_xN_y), Carbid (Si_xC_y), Si_xO_yN_z, Si_xO_yC_z, Al_xO_y, Hf_xO_y, Ta_xO_y, anderen dielektrischen Materialien mit hohem k und einer Kombination dieser Materialien ausgewählt wird. In einer Ausführungsform wird die Ladungsspeicherschicht 133 aus einem Material gebildet, das aus dotiertem Polysilicium, einem nanokristallinen Leitermaterial, bei dem ein leitendes Material aufgebracht oder in einem isolierenden Material verteilt wird, wie auf dem Fachgebiet allgemein bekannt, und einer Ladungseinfangschicht ausgewählt wird. In einem Fall, in dem die Ladungseinfangschicht verwendet wird, kann die Ladungseinfangschicht aus einem Material, das zum Beispiel aus Si_xN_y, Al₂O₃, HfAlO_x, HfAlON, HfSiO_x, HfSiON und mehrschichtigen Kombinationen dieser Materialien ausgewählt wird, und mit einer Dicke von zum Beispiel zwischen 3 nm und 300 nm gebildet werden. In verschiedenen Ausführungsformen wird die Blockierisolatorschicht 135 aus einem Material, das aus der Gruppe ausgewählt wird, die aus SiO_x/Si_xN_y/SiO_x (ONO), SiO_x, Si_xN_y, Al₂O₃, HfAlO_x, HfAlON, HfSiO_x, HfSiON und mehrschichtigen Kombinati onen dieser Materialien besteht, und mit einer Dicke von zum Beispiel zwischen etwa 7 nm und 30 nm gebildet.
Bezugnehmend auf 6 wird eine leitende Schicht 137 auf der Blockierisolatorschicht 135 mit einer Dicke von zum Beispiel zwischen etwa 50 nm und 400 nm gebildet. Die leitende Schicht kann aus einem Material gebildet werden, das zum Beispiel aus Polysilicium, einem Polysilicium enthaltenden Metallsilicid, Metallsilicid und Metallnitrid besteht.
Bezugnehmend auf 7 werden die leitende Schicht 137, die Blockierisolatorschicht 135, die Ladungsspeicherschicht 133 und die Isolatorschicht 131 unter Verwendung allgemein bekannter Photolithographie- und Ätzprozesse strukturiert, um strukturierte Gatestapel zu bilden. Ein erster strukturierter Gatestapel beinhaltet eine strukturierte leitende Schicht 137A, eine erste strukturierte Blockieroxidschicht 135A, eine erste floatende Gatestruktur 133A und eine erste Tunneloxidstruktur 131A. Ein zweiter strukturierter Gatestapel beinhaltet eine zweite strukturierte leitende Schicht 137B, eine zweite strukturierte Blockieroxidschicht 135B, eine zweite floatende Gatestruktur 133B und eine zweite Tunneloxidstruktur 131B. Ein dritter strukturierter Gatestapel beinhaltet eine dritte strukturierte leitende Schicht 137C, eine dritte strukturierte Blockieroxidschicht 135C, eine dritte floatende Gatestruktur 123 und eine dritte Tunneloxidstruktur 121. Der dritte strukturierte Gatestapel ist zwischen dem ersten und dem zweiten strukturierten Gatestapel in der Zeilenrichtung des Feldes positioniert.
Dann wird eine Ionenimplantation unter Verwendung des ersten, des zweiten und des dritten strukturierten Gatestapels als Ionenimplantationsmaske durchgeführt, um einen ersten und einen zweiten floatenden Übergangsbereich 116A, 116B an entgegengesetzten Seiten des dritten strukturierten Gatestapels bereitzustellen und um den ersten und den zweiten Drainbereich 114A, 114B an Seiten des ersten und des zweiten strukturierten Gatestapels bereitzustellen, die dem ersten und dem zweiten floatenden Übergangsbereich 116A, 116B entgegengesetzt sind.
Die erste strukturierte leitende Schicht 137A des ersten Gatestapels stellt ein Steuergate des ersten Speichertransistors MT1 bereit. Die erste floatende Gatestruktur 133A des ersten Gatestapels stellt ein floatendes Gate des ersten Speichertransistors MT1 bereit. Die zweite strukturierte leitende Schicht 137B des zweiten Gatestapels stellt ein Steuergate des zweiten Speichertransistors MT2 bereit. Die zweite floatende Gatestruktur 133B des zweiten Gatestapels stellt ein floatendes Gate des zweiten Speichertransistors MT2 bereit. Die dritte strukturierte leitende Schicht 137C des dritten Gatestapels dient in dem vorliegenden Bauelement keiner Funktion und verbleibt in der dargestellten Ausführungsform, um die Herstellung des Bauelements zu vereinfachen. Die dritte strukturierte leitende Schicht 137C und die darunterliegende dritte strukturierte Blockieroxidschicht 135C können in einer nachfolgenden Herstellungsprozedur optional entfernt werden. Die dritte floatende Gatestruktur 123 arbeitet als Auswahlgate des Auswahltransistors ST der Speicherzelleneinheit.
Bezugnehmend auf die Schnittlinie B-B' von 7 ist ersichtlich, dass sich die dritte floatende Gatestruktur 123 oder das Auswahlgate in einer Spaltenrichtung erstreckt, um benachbarte Auswahltransistoren ST in der Spaltenrichtung zu verbinden, um dadurch eine Auswahlleitung SL des Bauelements bereitzustellen. In einer ähnlichen Weise erstreckt sich der Bereich des Substrats 100 unterhalb des Auswahlgates 123 in der Spaltenrichtung, um benachbarte Auswahltransistoren ST in der Spaltenrichtung zu verbinden, um dadurch als eine gemeinsame Sourceleitung CSL des Bauelements zu arbeiten. Außerdem erstreckt sich die erste strukturierte leitende Schicht 137A in einer Spaltenrichtung, um benachbarte erste Speichertransistoren MT1 in der Spaltenrichtung zu verbinden, um dadurch als eine erste Wortleitung WL1 zu arbeiten, und die zweite strukturierte leitende Schicht 137B erstreckt sich in einer Spaltenrichtung, um benachbarte zweite Speichertransistoren MT2 in der Spaltenrichtung zu verbinden, um dadurch als eine zweite Wortleitung WL2 zu arbeiten.
Wieder bezugnehmend auf die 2A und 2B wird eine Isolationsschicht 140 auf der resultierenden Struktur gebildet, und Durchkontaktöffnungen werden so gebildet, dass sie sich vertikal durch die Isolationsschicht 140 hindurch erstrecken. Die Durchkontaktöffnungen werden zum Beispiel mit Wolfram gefüllt, um leitfähige Zwischenschichtdurchkontakte 144A, 144B bereitzustellen. Eine Bitleitung BL wird auf der Isolationsschicht 140 so bereitgestellt, dass sie sich in der Zeilenrichtung zwischen benachbarten ersten und zweiten Speichertransistoren MT1, MT2 von Speicherzelleneinheiten MC einer gemeinsamen Zeile des Speicherzellenfeldes erstreckt. Die Bitleitung BL ist mit dem ersten und dem zweiten Drainbereich 114A, 114B der Speicherzelleneinheit MC durch die leitfähigen Zwischenschichtdurchkontakte 144A, 144B verbunden.
Das vorstehend beschriebene nicht-flüchtige Speicherbauelement kann ohne Weiteres auf ein Speichersystem angewendet werden. Zum Beispiel beinhaltet ein Speichersystem üblicherweise eine Speichersteuereinheit, die so angeordnet ist, dass sie mit einem Datenbus verbunden ist, auf dem Datensignale übertragen werden. Ein Speicherbauelement, das mit der Speichersteuereinheit verbunden ist, speichert Datensignale und ruft diese ab, zum Beispiel unter der Steuerung eines Prozessors, der ebenfalls mit dem Datenbus gekoppelt ist. Der Prozessor kann den Transfer von Datensignalen von und zu dem Speicherbauelement über die Speichersteuereinheit steuern und weist des Weiteren Verarbeitungskapazität zum Verarbeiten der Datensignale auf. Das Speicherbauelement kann ein nicht-flüchtiges Speicherbauelement des vorstehend beschriebenen Typs beinhalten, um die verschiedenen, vorste hend erörterten Vorteile zu erhalten. Der Prozessor, die Speichersteuereinheit und das Speicherbauelement können zusammen auf einem gemeinsamen integrierten Schaltkreis angeordnet werden oder können auf separaten integrierten Schaltkreisen hergestellt werden.
Auf diese Weise werden ein Halbleiterbauelement mit einem nicht-flüchtigen Speicherbauelement, ein Verfahren zur Herstellung desselben und ein Speichersystem bereitgestellt. Speziell sind exemplarische Ausführungsformen eines nicht-flüchtigen Speicherbauelements und ein Verfahren zur Herstellung desselben vorstehend offenbart, bei denen zwei Speichertransistoren in einer Speicherzelleneinheit einen gemeinsamen Auswahltransistor nutzen. Auf diese Weise kann eine Speicherzelle des nicht-flüchtigen Speicherbauelements so betrachtet werden, dass sie aus 1,5 Transistoren besteht, nämlich einem der zwei Speichertransistoren (einem Transistor) und dem gemeinsam genutzten Auswahltransistor (einem halben Transistor). Mit anderen Worten werden drei Transistoren verwendet, um zwei Speicherzellen bereitzustellen. Dies führt zu einer erhöhten Integration der Speicherzelleneinheit und als ein Ergebnis zu einer erhöhten Integration des gesamten nicht-flüchtigen Speicherbauelements.

Claims

Speicherzellenstruktur eines nicht-flüchtigen Speicherbauelements, mit – einem Auswahltransistorgate eines Auswahltransistors (ST) auf einem Substrat (100), wobei das Auswahltransistorgate eine Gatedielektrikumstruktur (121) und ein Auswahlgate (123) auf der Gatedielektrikumstruktur (121) beinhaltet, – einem ersten und einem zweiten Speicherzellentransistorgate eines ersten und zweiten Speicherzellentransistors (MT1, MT2) auf dem Substrat (100) an entgegengesetzten Seiten des Auswahltransistors (ST), wobei jedes von dem ersten und dem zweiten Speicherzellentransistorgate eine Tunnelisolationsschichtstruktur (131A, 131B), eine Ladungsspeicherschichtstruktur (133A, 133B) auf der Tunnelisolationsschichtstruktur (131A, 131B), eine Blockierisolationsschichtstruktur (135A, 135B) auf der Ladungsspeicherschichtstruktur (133A, 133B) und ein Steuergate (137A, 137B) auf der Blockierisolationsschichtstruktur (135A, 135B) beinhaltet, – einem ersten und einem zweiten floatenden Übergangsbereich (116A, 116B) in dem Substrat (100) zwischen dem Auswahltransistorgate und dem ersten und dem zweiten Speicherzellentransistorgate und – einem ersten und einem zweiten Drainbereich (114A, 114B) in dem Substrat (100) an Seiten des ersten und des zweiten Speicherzellentransistorgates jeweils entgegengesetzt zu dem ersten und dem zweiten floatenden Übergangsbereich (116A, 116B).
Speicherzellenstruktur nach Anspruch 1, die des Weiteren beinhaltet: – eine Isolationsschicht (140) auf dem Substrat (100), auf dem ersten und dem zweiten Speicherzellentransistorgate und auf dem Auswahltransistorgate, – einen ersten und einen zweiten Kontakt (144A, 144B), die sich durch die Isolationsschicht (140) hindurch erstrecken und den ersten beziehungsweise den zweiten Drainbereich (114A, 114B) kontaktieren, und – eine Bitleitung (BL) auf der Isolationsschicht (140), die zwischen den ersten und den zweiten Kontakt (144A, 144B) eingeschleift ist.
Speicherzellenstruktur nach Anspruch 1 oder 2, wobei das Auswahlgate (123) des Auswahltransistorgates eine Auswahlleitung (SL) des nicht-flüchtigen Speicherbauelements beinhaltet.
Speicherzellenstruktur nach einem der Ansprüche 1 bis 3, wobei ein Bereich des Substrats (100) unter dem Auswahltransistorgate einen Kanalbereich des Auswahltransistors (ST) beinhaltet und wobei der Kanalbereich mit einer gemeinsamen Sourceleitung (CSL) des nicht-flüchtigen Speicherbauelements gekoppelt ist.
Speicherzellenstruktur nach einem der Ansprüche 1 bis 4, wobei die Steuergates (137A, 137B) des ersten und des zweiten Speicherzellentransistors (MT1, MT2) eine erste und eine zweite Wortleitung (WL1, WL2) des nicht-flüchtigen Speicherbauelements beinhalten.
Speicherzellenstruktur nach einem der Ansprüche 1 bis 5, wobei die Gatedielektrikumstruktur (121) des Auswahltransistorgates und der Tunnelisolationsstruktur des ersten und des zweiten Speicherzellentransistors aus einer gemeinsamen, strukturierten, Isolationsschicht gebildet sind.
Speicherzellenstruktur nach Anspruch 6, wobei die Isolationsschicht ein Material beinhaltet, das aus der Gruppe ausgewählt ist, die aus Oxid (SiO_x), Nitrid (Si_xN_y), Carbid (Si_xC_y), Si_xO_yN_z, Si_xO_yC_z, Al_xO_y, Hf_xO_y, Ta_xO_y, anderen dielektrischen Materialien mit hohem k und Kombinationen derselben besteht.
Speicherzellenstruktur nach einem der Ansprüche 1 bis 7, wobei das Auswahlgate (123) des Auswahltransistors und die Ladungsspeicherschichtstrukturen (133A, 133B) des ersten und des zweiten Speicherzellentransistors (MT1, MT2) aus einer gemeinsamen, strukturierten Materialschicht gebildet sind.
Speicherzellenstruktur nach Anspruch 8, wobei die Materialschicht ein Material beinhaltet, das aus der Gruppe ausgewählt ist, die aus dotiertem Polysilicium, einem nanokristallinen Leiter und einer Ladungseinfangschicht besteht, wobei die Ladungseinfangschicht ein Material beinhaltet, das aus der Gruppe ausgewählt ist, die aus SiXN_y, Al₂O₃, HfAlO_x, HfAlON, HfSiO_x, HfSiON und geschichteten Kombinationen derselben besteht.
Speicherzellenstruktur nach einem der Ansprüche 1 bis 9, wobei die Blockierisolationsschichtstrukturen (135A, 135B) des ersten und des zweiten Speicherzellentransistors ein Material beinhalten, das aus der Gruppe ausgewählt ist, die aus SiO_x/Si_xN_y/SiO_x (ONO), SiO_x, Si_xN_y, Al₂O₃, HfAlO_x, HfAlON, HfSiO_x, HfSiON und geschichteten Kombinationen derselben besteht.
Speicherzellenstruktur nach einem der Ansprüche 1 bis 10, wobei die Steuergates (137A, 137B) des ersten und des zweiten Speicherzellentransistors (MT1, MT2) ein Material beinhalten, das aus der Gruppe ausgewählt ist, die aus Polysilicium, Polysilicium enthaltendem Metallsilicid, Metallsilicid, Metallnitrid und Kombinationen derselben besteht.
Nicht-flüchtiges Speicherbauelement mit – einem Feld (302) von Speicherzellen (MC), die in Zeilen und Spalten auf einem Substrat (100) angeordnet sind; – einer Mehrzahl von Auswahltransistoren (ST), die sich jeweils in einer Spaltenrichtung erstrecken, wobei jeder Auswahltransistor (ST) eine gemeinsame Sourceleitung (CSL) in dem Substrat, die sich in der Spaltenrichtung über eine Mehrzahl von Zeilen der Speicherzellen (MC) hinweg erstreckt, eine Gatedielektrikumleitungsstruktur (131A, 131B) auf der gemeinsamen Sourceleitung (CSL) und eine Auswahlleitung (SL) auf der Gatedielektrikumleitungsstruktur (131A, 131B) beinhaltet, wobei sich die Auswahlleitung in der Spaltenrichtung erstreckt; – einer Mehrzahl von ersten und zweiten Wortleitungen (WL1, WL2), die sich in der Spaltenrichtung erstrecken, wobei jedes Paar von ersten und zweiten Wortleitungen (WL1, WL2) an entgegengesetzten Seiten von einem entsprechenden der Auswahltransistoren (ST) angeordnet und davon beabstandet ist; – wobei jede Speicherzelle folgende Elemente enthält: – einen ersten und einen zweiten Speicherzellentransistor (MT1, MT2) auf dem Substrat (100) an entgegengesetzten Seiten von einem der Auswahltransistoren (ST) beinhaltet, wobei jeder von dem ersten und dem zweiten Speicherzellentransistor (MT1, MT2) eine Tunnelisolationsschichtstruktur (131A, 131B), eine Ladungsspeicherschichtstruktur (133A, 133B) auf der Tunnelisolationsschichtstruktur (131A, 131B), eine Blockierisolationsschichtstruktur (135A, 135B) auf der Ladungsspeicherschichtstruktur (133A, 133B) und ein Steuergate (137A, 137B) auf der Blockierisolationsschichtstruktur (135A, 135B) beinhaltet, wobei das Steuergate (137A) des ersten Speicherzellentransistors (135A, 135B) mit der ersten Wortleitung (WL1) gekoppelt ist und das Steuergate (137B) des zweiten Speicherzellentransistors (MT2) mit der zweiten Wortleitung (WL2) gekoppelt ist, – einen ersten und einen zweiten floatenden Übergangsbereich (116A, 116B) in dem Substrat (100) zwischen dem Auswahltransistor (ST) und dem ersten beziehungsweise dem zweiten Speicherzellentransistor (MT1, MT2) und – einen ersten und einen zweiten Drainbereich (114A, 114B) in dem Substrat an Seiten des ersten beziehungsweise des zweiten Speicherzellentransistors (MT1, MT2) entgegengesetzt zu dem ersten beziehungsweise dem zweiten floatenden Übergangsbereich (116A, 116B); und – einer Mehrzahl von Bitleitungen (BL1, ..., BLm), die sich in einer Zeilenrichtung erstrecken, wobei jede Bitleitung (BL1, ..., BLm) mit dem ersten und dem zweiten Drainbereich (114A, 114B) der Speicherzellen (MC) einer gemeinsamen Zeile gekoppelt ist.
Nicht-flüchtiges Speicherbauelement nach Anspruch 12, das des Weiteren beinhaltet: – eine Isolationsschicht (140) auf dem Substrat (100), auf dem ersten und dem zweiten Speicherzellentransistor (MT1, MT2) der Speicherzellen (MC) und auf der Mehrzahl von Auswahltransistoren (ST) und – eine Mehrzahl von ersten und zweiten Kontakten (144A, 144B), die sich durch die Isolationsschicht (140) hindurch den ersten beziehungsweise zweiten Drainbereich (114A, 114B) kontaktierend erstrecken, wobei die mehreren Bitleitungen (BL1, ..., BLm) auf der Isolationsschicht (140) ausgebildet sind.
Nicht-flüchtiges Speicherbauelement nach Anspruch 12 oder 13, das des Weiteren Isolationsbereiche in dem Substrat (100) beinhaltet, die Speicherzellen benachbarter Zeilen isolieren.
Nicht-flüchtiges Speichersystem mit – einer Speichersteuereinheit, die so angeordnet ist, dass sie mit einem Datenbus verbunden ist, auf dem Datensignale übertragen werden, und – einem nicht-flüchtigen Speicherbauelement nach einem der Ansprüche 12 bis 14, das mit der Speichersteuereinheit verbunden ist, welche die Datensignale speichert und abruft.
Nicht-flüchtiges Speichersystem nach Anspruch 15, das des Weiteren einen Prozessor beinhaltet, der mit dem Datenbus zum Verarbeiten der Datensignale gekoppelt ist.
Verfahren zum Betrieb eines nicht-flüchtigen Speicherbauelements nach einem der Ansprüche 12 bis 14, wobei ein individuelles Programmieren des ersten und des zweiten Speicherzellen transistors (MT1, MT2) einer Speicherzelle die folgenden Schritte beinhaltet: – Anlegen einer Programmierspannung an eine der ersten und der zweiten Wortleitung (WL1, WL2) entsprechend der einen zu programmierenden der ersten und der zweiten Speicherzelle, – Anlegen einer Spannung von null an die andere der ersten und der zweiten Wortleitung (WL1, WL2) entsprechend der anderen der ersten und der zweiten Speicherzelle, – Anlegen einer Spannung von null an die Auswahlleitung (SL) des Auswahltransistors (ST) entsprechend der einen zu programmierenden Speicherzelle von der ersten und der zweiten Speicherzelle, – Anlegen einer Massespannung an die eine der Mehrzahl von Bitleitungen (L1, ..., BLm), die mit den Drainbereichen (114A, 114B) der ersten und der zweiten Speicherzelle gekoppelt ist, – Anlegen einer Massespannung an die gemeinsame Sourceleitung (CSL) und – Anlegen einer Massespannung an das Substrat.
Verfahren zum Betrieb eines nicht-flüchtigen Speicherbauelements nach einem der Ansprüche 12 bis 14, wobei ein individuelles Löschen des ersten und des zweiten Speicherzellentransistors (MT1, MT2) einer Speicherzelle die folgenden Schritte beinhaltet: – Anlegen einer Löschspannung an eine der ersten und der zweiten Wortleitung (WL1, WL2) entsprechend der einen zu löschenden der ersten und der zweiten Speicherzelle, – Anlegen einer Spannung von null an die andere der ersten und der zweiten Wortleitung (WL1, WL2) entsprechend der anderen der ersten und der zweiten Speicherzelle, – Anlegen einer Spannung von null an die Auswahlleitung (SL) des Auswahltransistors (ST) entsprechend der Speicherzelle der einen zu löschenden der ersten und der zweiten Speicherzelle, – Anlegen einer floatenden Spannung an die eine der Mehrzahl von Bitleitungen (BL1, ..., BLm) die mit den Drainbereichen (114A, 114B) der ersten und der zweiten Speicherzelle gekoppelt sind, – Anlegen einer Massespannung an die gemeinsame Sourceleitung (CSL) und – Anlegen einer Massespannung an das Substrat.
Verfahren zum Betrieb eines nicht-flüchtigen Speicherbauelements nach einem der Ansprüche 12 bis 14, wobei ein individuelles Lesen des ersten und des zweiten Speicherzellentransistors (MT1, MT2) einer Speicherzelle die folgenden Schritte beinhaltet: – Anlegen einer Lesespannung an eine der ersten und der zweiten Wortleitung (WL1, WL2) entsprechend der einen zu lesenden der ersten und der zweiten Speicherzelle, – Anlegen einer Blockierspannung an die andere der ersten und der zweiten Wortleitung (WL1, WL2) entsprechend der anderen der ersten und der zweiten Speicherzelle, – Anlegen der Lesespannung oder einer Spannung höher als die Lesespannung an die Auswahlleitung (SL) des Auswahltransistors (ST) entsprechend der Speicherzelle der einen zu lesenden der ersten und der zweiten Speicherzelle, – Anlegen einer Spannung niedriger als die Lesespannung an die eine der Mehrzahl von Bitleitungen (BL1, ..., BLm), die mit den Drainbereichen (114A, 114B) der ersten und der zweiten Speicherzelle gekoppelt sind, – Anlegen einer Massespannung an die gemeinsame Sourceleitung (CSL) und – Anlegen einer Massespannung an das Substrat.
Verfahren nach Anspruch 19, wobei die Blockierspannung eine Spannung von null oder eine Spannung von weniger als null beinhaltet.
Verfahren nach Anspruch 19 oder 20, wobei die Spannung von weniger als der Lesespannung, die an die eine der Mehrzahl von Bitleitungen (BL1, ..., BLm) angelegt wird, die mit den Drainbereichen (114A, 114B) der ersten und der zweiten Speicherzellen gekoppelt ist, ungefähr 0,5 Volt beträgt.
Verfahren zur Herstellung einer Speicherzellenstruktur eines nicht-flüchtigen Speicherbauelementes mit den folgenden Schritten: – Bereitstellen eines Auswahltransistorgates eines Auswahltransistors (ST) auf einem Substrat (100), wobei das Auswahltransistorgate eine Gatedielektrikumstruktur (121) und ein Auswahlgate (123) auf der Gatedielektrikumstruktur (121) beinhaltet, – Bereitstellen eines ersten und zweiten Speicherzellentransistorgates eines ersten und eines zweiten Speicherzellentransistors (MT1, MT2) auf dem Substrat (100) an entgegengesetzten Seiten des Auswahltransistors (ST), wobei jedes des ersten und des zweiten Speicherzellentransistorgates eine Tunnelisolationsschichtstruktur (131A, 131B), eine Ladungsspeicherschichtstruktur (133A, 133B) auf der Tunnelisolationsschichtstruktur (131A, 131B), eine Blockierisolationsschichtstruktur (135A, 135B) auf der Ladungsspeicherschichtstruktur (133A, 133B) und ein Steuergate (137A, 137B) auf der Blockierisolationsschichtstruktur (135A, 135B) beinhaltet, – Bereitstellen eines ersten und eines zweiten floatenden Übergangsbereichs (116A, 116B) in dem Substrat (100) zwischen dem Auswahltransistorgate und dem ersten beziehungsweise dem zweiten Speicherzellentransistorgate und – Bereitstellen eines ersten und eines zweiten Drainbereichs (114A, 114B) in dem Substrat (100) an Seiten des ersten beziehungsweise des zweiten Speicherzellentransistorgates jeweils entgegengesetzt zum ersten beziehungsweise zweiten floatenden Übergangsbereich (116A, 116B).
Verfahren nach Anspruch 22, das des Weiteren umfasst: – Bereitstellen einer dielektrischen Schicht (140) auf dem Substrat (100), auf dem ersten und dem zweiten Speicherzellentransistorgate und auf dem Auswahltransistorgate, – Bereitstellen eines ersten und eines zweiten Kontakts (144A, 144B), die sich durch die dielektrische Schicht (140) hindurch den ersten beziehungsweise den zweiten Drainbereich (114A, 114B) kontaktierend erstrecken, und – Bereitstellen einer Bitleitung (BL) auf der dielektrischen Schicht (140), die zwischen dem ersten und dem zweiten Kontakt (144A, 144B) eingeschleift ist.
Verfahren nach Anspruch 22 bis 23, wobei das Auswahlgate (123) des Auswahltransistorgates eine Auswahlleitung (SL) des nicht-flüchtigen Speicherbauelements beinhaltet.
Verfahren nach einem der Ansprüche 22 bis 24, wobei ein Bereich des Substrats (100) unter dem Auswahltransistorgate einen Kanalbereich des Auswahltransistors (ST) beinhaltet und wobei der Kanalbereich mit einer gemeinsamen Sourceleitung des nicht-flüchtigen Speicherbauelements gekoppelt ist.
Verfahren nach einem der Ansprüche 22 bis 25, wobei die Steuergates (137A, 137B) des ersten und des zweiten Speicherzellentransistorgates mit der ersten und der zweiten Wortleitung (WL1, WL2) des nicht-flüchtigen Speicherbauelements gekoppelt sind.
Verfahren nach einem der Ansprüche 22 bis 26, wobei die Gatedielektrikumstruktur (121) des Auswahltransistorgates und die Tunnelisolationsstruktur (131A, 131B) des ersten und des zweiten Speicherzellentransistors (MT1, MT2) aus einer gemeinsamen, strukturierten, isolierenden Schicht gebildet werden.
Verfahren nach Anspruch 27, wobei die Isolationsschicht ein Material beinhaltet, das aus einer Gruppe ausgewählt ist, die aus Oxid (SiO_x), Nitrid (Si_xN_y), Carbid (Si_xC_y), Si_xO_yN_z, Si_xO_yC_z, Al_xO_y, Hf_xO_y, Ta_xO_y, anderen dielektrischen Materialien mit hohem k und Kombinationen derselben besteht.
Verfahren nach einem der Ansprüche 22 bis 28, wobei das Auswahlgate (123) des Auswahltransistors (ST) und die Ladungsspeicherschichtstrukturen (133A, 133B) des ersten und des zweiten Speicherzellentransistors (MT1, MT2) aus einer gemeinsamen, strukturierten Materialschicht gebildet werden.
Verfahren nach Anspruch 29, wobei die Materialschicht ein Material beinhaltet, das aus der Gruppe ausgewählt wird, die aus dotiertem Polysilicium, einem nanokristallinen Leitermaterial und einer Ladungseinfangschicht besteht, wobei die Ladungseinfangschicht ein Material beinhaltet, das aus der Gruppe ausgewählt wird, die aus Si_xN_y, Al₂O₃, HfAlO_x, HfAlON, HfSiO_x, HfSiON und geschichteten Kombinationen derselben besteht.
Verfahren nach einem der Ansprüche 22 bis 30, wobei die Blockierisolationsschichtstrukturen (135A, 135B) des ersten und des zweiten Speicherzellentransistors (MT1, MT2) ein Material bein halten, das aus der Gruppe ausgewählt ist, die aus SiO_x/Si_xN_y/SiO_x (ONO), SiO_x, Si_xN_y, Al₂O₃, HfAlO_x, HfAlON, HfSiO_x, HfSiON und geschichteten Kombinationen derselben besteht.
Verfahren nach einem der Ansprüche 22 bis 31, wobei die Steuergates (137A, 137B) des ersten und des zweiten Speicherzellentransistors (MT1, MT2) ein Material beinhalten, das aus der Gruppe ausgewählt ist, die aus Polysilicium, Polysilicium enthaltendem Metallsilicid, Metallsilicid, Metallnitrid und Kombinationen derselben besteht.
Verfahren zur Herstellung eines nicht-flüchtigen Speicherbauelements, umfassend: – Anordnen eines Feldes (302) von Speicherzellen (MC) in Zeilen und Spalten auf einem Substrat, – Bereitstellen einer Mehrzahl von Auswahltransistoren (ST), die sich jeweils in einer Spaltenrichtung erstrecken, wobei jeder Auswahltransistor (ST) eine gemeinsame Sourceleitung (CSL) in dem Substrat, die sich in der Spaltenrichtung über eine Mehrzahl von Zeilen der Speicherzellen (MC) hinweg erstreckt, eine Gatedielektrikumleitungsstruktur (131A, 131B) auf der gemeinsamen Sourceleitung (CSL) und eine Auswahlleitung (SL) auf der Gatedielektrikumleitungsstruktur (131A, 131B) beinhaltet, wobei sich die Auswahlleitung (SL) in der Spaltenrichtung erstreckt, – Bereitstellen einer Mehrzahl von ersten und zweiten Wortleitungen (WL1, WL2), die sich in der Spaltenrichtung erstrecken, wobei jedes Paar von ersten und zweiten Wortleitungen (WL1, WL2) an entgegengesetzten Seiten und beabstandet von einem entsprechenden der Auswahltransistoren (ST) angeordnet ist, – wobei jede Speicherzelle einen ersten und zweiten Speicherzellentransistor (MT1, MT2) auf dem Substrat an entgegengesetzten Seiten von einem der Auswahltransistoren (ST), von denen jeder eine Tunnelisolationsschichtstruktur (131A, 131B), eine Ladungsspeicherschichtstruktur (133A, 133B) auf der Tunnelisolationsschichtstruktur (131A, 131B), eine Blockierisolationsschichtstruktur (135A, 135B) auf der Ladungsspeicherschichtstruktur (133A, 133B) und ein Steuergate (137A, 137B) auf der Blockierisolationsschichtstruktur (135A, 135B) beinhaltet, wobei das Steuergate (137A) des ersten Speicherzellentransistors (MT1) mit der ersten Wortleitung (WL1) gekoppelt ist und das Steuergate (137B) des zweiten Speicherzellentransistors (MT2) mit der zweiten Wortleitung (WL2) gekoppelt ist, einen ersten und einen zweiten floatenden Übergangsbereich in dem Substrat zwischen dem Auswahltransistor und dem ersten beziehungsweise zweiten Speicherzeilentransistor und einen ersten und einen zweiten Drainbereich (114A, 114B) in dem Substrat an Seiten des ersten beziehungsweise zweiten Speicherzellentransistors (MT1, MT2) entgegengesetzt zu dem ersten beziehungsweise zweiten floatenden Übergangsbereich (116A, 116B) beinhaltet und – Bereitstellen einer Mehrzahl von Bitleitungen (BL1, ..., BLm), die sich in einer Zeilenrichtung erstrecken, wobei jede Bitleitung (BL1, ..., BLm) mit dem ersten und dem zweiten Drainbereich (114A, 114B) der Speicherzellen einer gemeinsamen Zeile gekoppelt ist.
Verfahren nach Anspruch 33, das des Weiteren umfasst: – Bereitstellen einer Isolationsschicht (140) auf dem Substrat, auf dem ersten und dem zweiten Speicherzellentransistor (MT1, MT2) der Speicherzellen und auf der Mehrzahl von Auswahltransistoren (ST) und – Bereitstellen einer Mehrzahl von ersten und zweiten Kontakten (144A, 144B), die sich durch die Isolationsschicht (140) hindurch den ersten beziehungsweise zweiten Drainbereich (114A, 114B) der Speicherzellen kontaktierend erstrecken, wobei die Mehrzahl von Bitleitungen BL1, ... BLm) auf der Isolationsschicht (140) gebildet wird.
Verfahren nach Anspruch 33 oder 34, das des Weiteren die Bereitstellung von Isolationsbereichen in dem Substrat beinhaltet, die Speicherzellen von benachbarten Zeilen isolieren.