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Die
vorliegende Erfindung betrifft ganz speziell nichtflüchtige Flash-EEPROM-(elektrisch
löschbare und
programmierbare Nur-Lese-Speicher) Zellenarrays eines Typs, bei
dem Ladungsspeicherelemente aus dielektrischem Material genutzt
werden.
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Derzeit
werden viele kommerziell erfolgreiche, nichtflüchtige Speicherprodukte genutzt,
insbesondere in Form von kleinen Karten, bei denen die Speicherzellen
leitfähige
Floating Gates aufweisen, üblicherweise aus
dotiertem Polysiliziummaterial, auf welchen eine Elektronenladung
gespeichert wird, und zwar auf einem Pegel des Datenzustands, der
gespeichert wird. Eine übliche
Form solcher Speicherzellen weist einen "geteilten Kanal" zwischen Source- und Drain-Diffusionsbereichen
auf. Das Floating Gate der Zelle ist über einem Abschnitt des Kanals
positioniert, und die Wortleitung (auch als Control Gate bezeichnet)
ist über
dem anderen Kanalabschnitt positioniert, ebenso wie das Floating
Gate. Damit wird effektiv eine Zelle mit zwei Transistoren in Reihe
gebildet, einem (dem Speichertransistor), bei dem die Ladungsmenge
auf dem Floating Gate in Kombination mit der Spannung an der Wortleitung
die Stärke
des Stroms steuert, der durch dessen Abschnitt des Kanals fließen kann,
und dem anderen (dem Auswahltransistor), bei dem die Wortleitung
allein als dessen Gate dient. Die Wortleitung erstreckt sich über eine
Zeile von Floating Gates hin. Beispiele für solche Zellen, deren Nutzung
in Speichersystemen sowie für
Verfahren zur Herstellung derselben sind in den US-Patenten 5,070,032;
5,095,344; 5,315,541; 5,343,063 sowie 5,661,053 und 6,281,075 angegeben.
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Bei
einer Modifikation dieser Flash-EEPROM-Zelle mit geteiltem Kanal
ist ein Steuergate hinzugefügt, das
zwischen dem Floating Gate und der Wortleitung angeordnet ist. Jedes
Steuergate eines Arrays erstreckt sich über eine Spalte von Floating
Gates hin, senkrecht zu der Wortleitung. Der Effekt besteht darin,
die Wortleitung davon zu entlasten, zwei Funktionen gleichzeitig
ausführen
zu müssen,
wenn eine ausgewählte
Zelle gelesen oder programmiert wird. Diese beiden Funktionen bestehen
darin, (1) als ein Gate eines Auswahltransistors zu dienen, sodass
eine richtige Spannung erforderlich ist, um den Auswahltransistor
an- und abzuschalten, und (2) die Spannung des Floating Gate auf
einen gewünschten
Pegel zu heben, und zwar über
eine elektrische (kapazitive) Feldkopplung zwischen der Wortleitung
und dem Floating Gate. Es ist oft schwierig, diese beiden Funktionen
in optimaler Weise mit einer einzigen Spannung auszuführen. Bei
Hinzufügen
des Steuergates braucht die Wortleitung nur die Funktion (1) auszuführen, während das
hinzugefügte
Steuergate die Funktion (2) ausführt.
Ferner können
solche Zellen mit sourceseitiger Programmierung arbeiten, was den
Vorteil niedrigerer Programmierströme und/oder -spannungen hat.
Die Nutzung von Steuergates in einem Flash-EEPROM-Array ist in den
US-Patenten 5,313,421; 5,712,180 und 6,222,762 beschrieben.
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Bei
den vorstehend einbezogenen Dokumenten sind die Speicherzellen in
einer Konfiguration verbunden, die allgemein als NOR-Konfiguration
bezeichnet wird. Die einzelnen Speicherzellen, die ein oder zwei Floating
Gate-Speicherelemente aufweisen, sind zwischen benachbarte Bitleitungen
geschaltet, mit welchen auch benachbarte Zellen in Zellenzeilen
verbunden sind. Bei einem Array, das als Array mit virtueller Masse bezeichnet
wird, ist eine Bitleitung sowohl mit Source-Diffusionsbereichen
einer Spalte von Zellen als auch mit Drain-Diffusionsbereichen einer
unmittelbar angrenzenden Spalte von Zellen verbunden. Bei einem
anderen Typ von Array-Architektur, die im Allgemeinen als NAND-Konfiguration
bezeichnet wird, sind acht, sechzehn oder mehr Speicherzellen in
Reihe zusammen geschaltet und sind mit Auswahltransistoren in Strängen zwischen
einzelne Bitleitungen und ein gemeinsames Potential geschaltet.
Beispiele für
solche Arrays und deren Funktionsweise sind in US-Patent 6,046,935
beschrieben, wobei dieses Patent hier durch diese Bezugnahme explizit
vollumfänglich
einbezogen wird.
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Es
gibt verschiedene Programmierverfahren zum Injizieren von Elektronen
aus dem Substrat auf das Floating Gate durch das Gate-Dielektrikum
hindurch. Die üblichsten
Programmiermechanismen sind in einem von Brown und Brewer herausgegeben
Buch, "Nonvolatile
Semiconductor Memory Technology" IEEE
Press, Abs. 1.2, Seiten 9–25
(1998) beschrieben. Ein Verfahren, das als "Fowler-Nordheim-Tunneln" bezeichnet wird (Abschnitt
1.2.1), bewirkt, dass Elektronen durch das Dielektrikum des Floating
Gate tunneln, und zwar unter dem Einfluss einen hohen Feldes, das über dieses
durch eine Spannungsdifferenz zwischen dem Steuergate und dem Substratkanal
aufgebaut wird. Bei einem weiteren Verfahren, der Injektion heißer Kanalelektronen (CHE – Channel
Hot Electrons) in den Drain-Bereich, das üblicherweise als "Hot Electron Injection" oder Injektion heißer Elektronen
bezeichnet wird (Abs. 1.2.3), werden Elektronen von dem Kanal der
Zelle in einen Bereich des Floating Gate angrenzend an den Drain-Bereich
der Zelle injiziert. Bei einem noch weiteren Verfahren, das als "Source Side Injection" oder sourceseitige
Injektion bezeichnet wird (Abs. 1.2.4), wird das elektrische Potential
der Substratoberfläche
auf der Länge
des Kanals der Speicherzelle in solcher Weise gesteuert, dass Bedingungen
für eine
Elektroneninjektion in einem Bereich des Kanals entfernt von dem
Drain-Bereich erzeugt werden. Die sourceseitige Injektion ist auch
in einem Artikel von Kamiya et al., "EPROM Cell with High Gate Injection
Efficiency" IEDM
Technical Digest, 1982, Seiten 741–744, und in den US-Patenten
4,622,656 und 5,313,421 beschrieben. Bei einem weiteren Programmierverfahren,
das als "Ballistic
Injection" oder
ballistische Injektion bezeichnet wird, werden in einem kurzen Kanal
starke Felder erzeugt, um Elektronen direkt auf das Ladungsspeicherelement
zu beschleunigen, wie von Ogura et al. beschrieben wird, "Low Voltage, Low Current,
High Speed Program Step Split Gate Cell with Ballistic Direct Injection
for EEPROM/Flash",
IEDM 1998, Seiten 987–990.
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Zwei
Verfahren zum Entfernen von Ladung von den Floating Gates zum Löschen von
Speicherzellen werden in beiden der zuvor beschriebenen zwei Typen
von Speicherzellenarrays genutzt. Das eine besteht darin, auf das
Substrat zu löschen,
indem geeignete Spannungen an Source, Drain, das Substrat und andere Gates
angelegt werden, welche bewirken, dass Elektronen durch einen Abschnitt
einer dielektrischen Schicht zwischen dem Floating Gate und dem
Substrat tunneln.
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Bei
dem anderen Löschverfahren
werden Elektronen von dem Floating Gate auf ein anderes Gate übertragen,
durch eine dielektrische Tunnelschicht hindurch, die zwischen diesen
angeordnet ist. Bei dem vorstehend beschriebenen ersten Typ von
Zellen ist ein drittes Gate für
diesen Zweck vorgesehen. Bei dem zuvor beschriebenen zweiten Typ
von Zellen, der bereits drei Gates aufweist, wegen der Nutzung eines
Steuergates, wird das Floating Gate auf die Wortleitung gelöscht, ohne
dass ein viertes Gate hinzugefügt
zu werden braucht. Obwohl bei diesem zweiten Verfahren wieder eine
zweite Funktion hinzukommt, die von der Wortleitung auszuführen ist,
werden diese Funktionen zu unterschiedlichen Zeitpunkten ausgeführt, sodass
die Notwendigkeit für
Kompromisse, um diesen beiden Funktionen Rechnung zu tragen, vermieden
wird.
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Es
besteht fortlaufend der Wunsch, die Menge an digitalen Daten, die
in einem gegebenen Bereich eines Siliziumsubstrats gespeichert werden
kann, zu erhöhen,
um die Speicherkapazität
einer Speicherkarte mit gegebener Größe und anderer Typen von Baugruppen
zu erhöhen
oder sowohl die Kapazität
zu erhöhen als
auch die Größe zu vermindern.
Eine Möglichkeit
zum Erhöhen
der Speicherdichte für
Daten besteht darin, mehr als ein Bit Daten pro Speicherzelle zu
speichern. Dies wird erreicht, indem ein Fenster eines Ladungspegel-Spannungsbereichs
eines Floating Gate in mehr als zwei Zustände unterteilt wird. Die Nutzung
von vier solchen Zuständen
ermöglicht
es, in jeder Zelle zwei Bits Daten zu speichern, eine Zelle mit
sechzehn Zuständen
speichert vier Bits Daten und so weiter. Eine Flash-EEPROM-Struktur
mit mehreren Zuständen
und deren Funktionsweise ist in den US-Patenten 5,043,940 und 5,172,338
beschrieben.
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Eine
erhöhte
Datendichte kann auch erreicht werden, indem die physische Größe der Speicherzellen und/oder
des gesamten Arrays reduziert wird. Die Größe von integrierten Schaltungen
schrumpft mit sich verbessernden Prozessverfahren allgemein im Laufe
der Zeit für
alle Typen von Schaltungen, sodass die Realisierung kleinerer Merkmalsgrößen möglich wird.
Da es aber Grenzen dafür
gibt, wie weit ein gegebenes Schaltungslayout durch Skalierung über einfache
Verkleinerung geschrumpft werden kann, werden also Anstrengungen
in Richtung einer Neugestaltung von Zellen in solcher Weise unternommen,
dass ein oder mehrere Merkmale weniger Fläche einnehmen.
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Außerdem werden
unterschiedliche Gestaltungen von Speicherzellen realisiert, um
die Datenspeicherdichte weiter zu erhöhen. Ein Beispiel dafür stellt
eine Speicherzelle mit zwei Floating Gates dar, die in einer NOR-Konfiguration
geschaltet ist, welche auch mit der Speicherung mehrerer Zustände auf
jedem Floating Gate betrieben werden kann. Bei diesem Typ von Zelle
sind über
deren Kanal zwischen Source- und Drain-Diffusionsbereichen zwei
Floating Gates vorhanden, mit einem Auswahltransistor zwischen diesen.
Ein Steuergate ist entlang jeder Spalte von Floating Gates integriert,
und darüber
ist entlang jeder Zeile von Floating Gates eine Wortleitung angeordnet.
Wenn auf ein gegebenes Floating Gate zugegriffen wird, zum Lesen oder
Programmieren, wird das Steuergate über dem anderen Floating Gate
der Zelle, die das interessierende Floating Gate enthält, ausreichend
hoch gehoben, um den Kanal unter dem anderen Floating Gate einzuschalten,
und zwar egal, welcher Ladungspegel auf diesem existiert. Damit
fällt effektiv
das andere Floating Gate als Faktor beim Lesen oder Programmieren
des interessierenden Floating Gate in der gleichen Speicherzelle weg.
Beispielsweise stellt dann die Stromstärke, die durch die Zelle fließt, welche
genutzt werden kann, um deren Zustand zu lesen, eine Funktion der
Ladungsmenge auf dem interessierenden Floating Gate dar, aber nicht
des anderen Floating Gate in der gleichen Zelle. Ein Beispiel für diese
Architektur eines Zellenarrays, seine Herstellung sowie die Betriebsverfahren
sind in US-Patent 5,712,180 (Figuren 9+) beschrieben (im Nachfolgenden
als "Doppelspeicherelement-Zelle" bezeichnet).
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Bei
einem anderen Typ von Speicherzelle, der in Flash-EEPROM-Systemen
brauchbar ist, wird ein nicht-leitfähiges dielektrisches Material
anstelle eines leitfähigen
Floating Gate genutzt, um Ladung in nichtflüchtiger Weise zu speichern.
Eine solche Zelle ist in einem Artikel von Chan et al., "A True Single-Transistor Oxide-Nitride-Oxide
EEPROM Device," IEEE
Electron Device Letters, Bd. EDL-8, Nr. 3, März 1987, S. 93–95, beschrieben.
Ein dreischichtiges Dielektrikum, das aus Siliziumoxid, Siliziumnitrid
und Siliziumoxid ("ONO") ausgebildet ist,
ist in Zwischenlage zwischen einem leitfähigen Control Gate und einer
Oberfläche
eines Halbleitersubstrats oberhalb des Kanals der Speicherzelle
angeordnet. Die Zelle wird durch Injektion von Elektronen aus dem
Zellenkanal in das Nitrid programmiert, wo diese eingefangen werden
und in einem begrenzten Bereich gespeichert werden. Diese gespeicherte
Ladung ändert
dann die Schwellspannung eines Abschnitts des Kanals der Zelle in
einer Weise, die feststellbar ist. Die Zelle wird durch Injektion
von heißen
Löchern
in das Nitrid gelöscht.
Man vergleiche auch Nozaki et al., "A 1-Mb EEPROM with MONOS Memory Cell
for Semiconductor Disk Application", IEEE Journal of Solid-State Circuits,
Bd. 26, Nr. 4, April 1991, S. 497–501, wo eine ähnliche
Zelle mit einer Konfiguration mit geteiltem Gate beschrieben ist,
bei der sich ein Gate aus dotiertem Polysilizium über einem
Abschnitt des Speicherzellenkanals erstreckt, um einen separaten
Auswahltransistor zu bilden. Die vorstehend mit Bezugnahme auf den
Abschnitt 1.2 des von Brown und Brewer herausgegebenen Buches erwähnten Programmierverfahren
werden in diesem Abschnitt auch als anwendbar auf dielektrische
ladungseinfangende Bauelemente beschrieben.
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US-Patent
5,851,881 beschreibt die Nutzung von zwei Speicherelementen, die
einander benachbart über
dem Kanal der Speicherzelle angeordnet sind, wobei das eine ein
solches dielektrisches Gate darstellt und das andere ein leitfähiges Floating
Gate darstellt. Es werden zwei Bits Daten gespeichert, eines in
dem dielektrischen und das andere in dem Floating Gate. Die Speicherzelle
wird auf eine von vier unterschiedlichen Kombinationen von Schwellspannungspegeln
programmiert, die einen von vier Speicherzuständen darstellt, indem jedes
der beiden Gates auf einen von zwei unterschiedlichen Ladungspegelbereichen
programmiert wird.
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Ein
weiterer Ansatz zum Speichern von zwei Bits in jeder Zelle wurde
von Eitan et al. beschrieben, "NROM:
A Novel Localized Trapping, 2-Bit Non-volatile Memory Cell," IEEE Electron Device
Letters, Bd. 21, Nr. 11, November 2000, S. 543–545. Eine dielektrische ONO-Schicht
erstreckt sich über
den Kanal zwischen Source- und Drain-Diffusionsbereichen hin. Die
Ladung für
ein Bit Daten wird in der dielektrischen Schicht angrenzend an den
Drain-Bereich positioniert, und die Ladung für das andere Bit Daten wird
in der dielektrischen Schicht angrenzend an den Source-Bereich,
positioniert. Eine Mehrzustands-Datenspeicherung mit wird durch separates
Auslesen der Binärzustände der
räumlich
getrennten Ladungsspeicherbereiche in dem Dielektrikum erreicht.
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Die
vorliegende Erfindung ist auf ein Verfahren zum Speichern von Ladungspegeln
ausgerichtet, welche Daten repräsentieren,
und zwar in einem nichtflüchtigen
Speicherzellenarray in einer Mehrzahl von benachbarten Bereichen
eines ladungseinfangenden Dielektrikums auf einer Oberfläche eines
Halbleitersubstrats zwischen dessen Source- und Drain-Bereichen,
welches das Speichern von mehr als zwei Ladungspegeln in einzelnen
Bereichen der ersten und zweiten dielektrischen Bereiche umfasst,
wodurch mehr als ein Bit Daten in jeweiligen Bereichen der ersten
und zweiten dielektrischen Bereiche gespeichert wird. Erfindungsgemäß umfasst
dieses Verfahren den Schritt, Ladung in ersten und zweiten Bereichen
der Mehrzahl von benachbarten Bereichen mittels zumindest zweier
unterschiedlicher Mechanismen zu speichern, die ausgewählt werden
aus einer Gruppe bestehend aus sourceseitiger Injektion, Injektion
von heißen
Elektronen, Fowler-Nordheim-Tunneln und ballistischer Injektion.
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Die
Erfindung wird durch die Ansprüche
1 und 3 definiert.
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Die
Erfindung ist außerdem
auf ein Verfahren zum Speichern von Ladungspegeln ausgerichtet,
welche Daten repräsentieren,
und zwar in einem nichtflüchtigen
Speicherzellenarray in einer Mehrzahl von benachbarten Bereichen
eines ladungseinfangenden Dielektrikums auf einer Oberfläche eines
Halbleitersubstrats zwischen dessen Source- und Drain-Bereichen, welches das Speichern
von mehr als zwei Ladungspegeln in einzelnen Bereichen der ersten
und zweiten dielektrischen Bereiche umfasst, wodurch mehr als ein
Bit Daten in jeweiligen Bereichen der ersten und zweiten dielektrischen
Bereiche gespeichert wird. Erfindungsgemäß umfasst dieses Verfahren
das Speichern von Ladung in ersten und zweiten Bereichen der Mehrzahl
von benachbarten Bereichen mittels zumindest zweier unterschiedlicher
Mechanismen, die aus einer Gruppe bestehend aus sourceseitiger Injektion,
Injektion von heißen
Elektronen, Fowler-Nordheim-Tunneln
und ballistischer Injektion ausgewählt werden.
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Die
vorliegende Erfindung umfasst zwei hauptsächliche Aspekte, die entweder
zusammen oder getrennt realisiert werden können. Der eine Hauptaspekt
ist auf neuartige, nichtflüchtige
Speicherzellenstrukturen ausgerichtet, bei denen dielektrische Ladungsspeicherelemente
anstatt leitfähiger
Floating Gates verwendet werden. Der andere Hauptaspekt ist auf
die Speicherung von Ladung in einem von mehr als zwei erkennbaren
Pegeln in einem oder mehreren begrenzten, umschlossenen Bereichen
in einem dielektrischen Ladungsspeicherelement über einem Kanal eines Speicherzellentransistors
ausgerichtet. Dabei wird mehr als ein Bit Daten in einem einzigen
lokalisierten Bereich des Dielektrikums über einem Abschnitt des Kanals
gespeichert. Zwei oder mehr solcher unabhängig programmierbaren Ladungsspeicherbereiche,
die entlang der Länge
des Kanals voneinander beabstandet sind, können in jeder Speicherzelle
eines Arrays aus solchen Zellen bereitgestellt werden, wobei in
jedem solchen Bereich mehr als ein Bit Daten gespeichert wird.
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Die
Erfindung kann in einer Reihe von bekannten Flash-Speichersystemen
implementiert werden, beispielsweise den zuvor im Hintergrund beschriebenen.
Dort, wo bei einem bekannten Speicherzellenarray leitfähige Floating
Gates als Speicherelemente genutzt werden, sind die Floating Gates
durch ladungseinfangendes dielektrisches Material ersetzt. Die Verfahren
zum Herstellen und Betreiben solcher nichtflüchtiger Speichersysteme mit
dielektrischen Speicherelementen sind ihren Gegenstücken mit
leitfähigem
Floating Gate recht ähnlich.
Da sich Ladung in einem dielektrischen Speichermaterial nicht bewegt,
kann sich das Dielektrikum üblicherweise über die
meisten anderen Bereiche eines Speicherzellenarrays hin erstrecken, über mehrere
Zeilen und Spalten von Speicherzellen hinweg. Dort, wo die Speicherzelle
jedoch einen Auswahltransistor umfasst, wird bei einer Ausführungsform
in dem Auswahltransistor das Elektronenspeichermaterial durch das Gate-Dielektrikum
ersetzt.
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Zwei
oder mehr Elektronenspeicherelemente können in dem Speicher-Dielektrikum
jeder Speicherzelle bereitgestellt werden, die eine Gatestruktur
aufweist, welche eine unabhängige
Steuerung des elektrischen Potentials über die Substratoberfläche hin,
in jeweils zwei oder mehr Abschnitten entlang der Länge des
Speicherzellenkanals ermöglicht.
In jedem dielektrischen Elektronenspeicherelement können ein
oder zwei unabhängig
zu programmierende und auszulesende Ladungsspeicherbereiche genutzt
werden. Die Verbreiterung oder Verschiebung eines Bereichs des Dielektrikums,
in welchen Elektronen injiziert werden, die mit sich erhöhender Anzahl
von Lösch/Programmierzyklen
auftreten kann, beeinflusst somit nicht einen benachbarten Bereich
in der gleichen Speicherzelle. Damit erhöht sich die Anzahl von Lösch/Programmierzyklen,
die der Speicher aushalten kann, sodass sich dessen effektive Lebensdauer
erhöht.
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Bei
einem speziellen Beispiel, der zuvor im Hintergrund beschriebenen
Doppelspeicherelement-Zelle, wird jedes der beiden Floating Gates
der Speicherzelle durch ein ladungsspeicherndes Dielektrikum ersetzt. Dieses
Dielektrikum wird in Zwischenlage zwischen leitfähigen Steuergates und dem Substrat
angeordnet, um zwei funktional getrennte Ladungsspeicherelemente über Kanälen der
Speicherzellen zwischen deren Sources und Drains zu bilden. In jedem
dieser beiden Speicherelemente wird vorzugsweise ein Ladungsbereich gespeichert,
die entlang der Länge
der Zellenkanäle
auf entgegengesetzten Seiten des Auswahltransistors liegen, obgleich
alternativ auch zwei solcher Bereiche genutzt werden können, um
eine weitere Erhöhung
der Ladungsspeicherdichte zu erreichen. Der Ladungspegel in einem
Bereich beeinflusst den Schwellpegel des Abschnitts der Länge des
Zellenkanals unterhalb dieses Bereichs. Zwei oder mehr solcher Ladungspegel,
und somit zwei oder mehr unterschiedliche Schwellpegel, sind zum
Programmieren in jeden der beiden Ladungsspeicherbereiche jeder
Speicherzelle definiert. Das Programmieren und Auslesen eines ausgewählten Bereichs
der beiden Ladungsspeicherbereiche einer adressierten Zelle wird
in der gleichen Weise wie bei den Systemen mit zwei Floating Gates
erreicht, indem der Auswahltransistor eingeschaltet wird und den
anderen Kanalabschnitt stark leitfähig macht. Damit wird der ausgewählte Ladungsspeicherbereich
der adressierten Zelle ansprechbar auf Spannungen, die an deren
Source, Drain und Gates angelegt werden. Spezielle Beispiele für Doppelspeicherelement-Zellenarrays,
in welchen die Floating Gates durch das ladungsspeichernde Dielektrikum
ersetzt werden können,
sind in den US-Patenten 6,091,633; 6,103,573 und 6,151,248 angegeben.
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Weitere
erfindungsgemäße Aspekte
der Doppelspeicherelement-Zelle umfassen das Bereitstellen eines
dritten dielektrischen Speicherelements unter dem Auswahlgate jeder
Speicherzelle, in welchem ein Ladungsspeicherbereich genutzt wird.
Damit wird es möglich,
in jeder Speicherzelle drei Bits Daten zu speichern, wenn jeder
Ladungsspeicherbereich in zwei Zuständen betrieben wird (binärer Betrieb),
es lassen sich aber mehr Daten in einer einzigen Zelle speichern,
wenn einige der oder alle Ladungsspeicherbereiche in mehr als zwei
Zuständen
betrieben werden. Außerdem
kann optional ein Prozess zur Herstellung eines Speicherzellenarrays,
bei dem dielektrische Abstandshalter in einer Maske genutzt werden,
um Breiten für
Control (Steuer-)Gate-Leitungen zu definieren, genutzt werden, um
eine Ausdehnung der Speicherzellen zu reduzieren, um die Datenspeicherdichte
des Arrays zu erhöhen.
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Bei
einem anderen spezifischen Beispiel werden bei einem NAND-Array
die Floating Gates der Speicherzelle durch Speicherelementbereiche
aus einer dielektrischen Schicht ersetzt. Dieses Dielektrikum wird
in Zwischenlage zwischen Wortleitungen und der Substratoberfläche angeordnet.
Ansonsten wird das Array betrieben, wie in der US-Patentanmeldung
09/893,277, eingereicht am 27. Juni 2001 beschrieben ist. Jeder
Speicherelementbereich kann derart betrieben werden, dass er mehr
als zwei Ladungspegel speichert, sodass mehr als ein Bit Daten in
jedem solchen Bereich gespeichert wird.
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Durch
eine Verbesserung in dem NAND-Array werden die üblichen metallischen Source- und Drain-Bereiche
in dem Substrat zwischen benachbarten Wortleitungen und Speicherelementen
entlang der Längen
von Strängen
aus NAND-Speicherzellen überflüssig. Stattdessen
werden die Wortleitungen und Ladungsspeicherelemente in solcher
Weise dichter gepackt, dass sich praktisch die Dichte der Ladungsspeicherelemente
entlang der NAND-Stränge
verdoppelt. Das bedeutet, zusätzliche
Wortleitungen und Ladungsspeicherelemente werden in den Zwischenräumen angeordnet,
die derzeit durch Source- und Drain-Diffusionsbereiche in NAND-Strängen von
Speicherzellen eingenommen werden. Dieses verbesserte Array wird
in der gleichen Weise betrieben wie ein NAND-Array mit Source- und
Drain-Bereichen der Speicherzellen.
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Weitere
Aspekte, Vorteile und Merkmale der vorliegenden Erfindung sind in
der folgenden Beschreibung von beispielhaften Ausführungsformen
derselben enthalten, wobei diese Beschreibung im Zusammenhang mit
den beigefügten
Zeichnungen gelesen werden sollte.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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1 zeigt
eine Draufsicht eines ersten Beispiels eines Speicherzellenarrays;
die
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2A und 2B stellen
Querschnittsansichten des Arrays aus 1 dar, und
zwar an jeweiligen Schnittlinien I-I und II-II aufgenommen;
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3 stellt
eine vergrößerte Ansicht
des Schnitts aus 2A dar, wobei eine Speicherzelle
zusammen mit exemplarischen Schwellspannungskennlinien in dieser
Zelle gezeigt ist;
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4 stellt
einen Satz beispielhafter Strom-Spannungs-Kennlinien für die Speicherzelle
aus 3 dar, die mit vier Zuständen betrieben wird;
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5 stellt
eine elektrische Äquivalenzschaltung
für die
in 3 gezeigte Speicherzelle zuzüglich schematischer Darstellungen
einiger Funktionselemente dar; die
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6A und 6B stellen
zwei unterschiedliche spezifische Konfigurationen des dielektrischen
Materials dar, die in Speicherzellen zum Einfangen von Ladung genutzt
werden können;
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7 zeigt
eine Draufsicht eines zweiten Beispiels eines Arrays aus Speicherzellen;
die
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8A und 8B stellen
Querschnittsansichten des Arrays aus 7 dar, und
zwar an jeweiligen Schnittlinien III-III und IV-IV aufgenommen;
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9 stellt
eine vergrößerte Ansicht
des Schnitts aus 8A dar, wobei eine Speicherzelle
zusammen mit beispielhaften Schwellspannungskennlinien in dieser
Zelle gezeigt ist;
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10 stellt
eine Draufsicht eines dritten Beispiels eines Arrays aus Speicherzellen
dar; die
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11A und 11B stellen
Querschnittsansichten des Arrays aus 10 dar,
und zwar an jeweiligen Schnittlinien V-V und VI-VI aufgenommen;
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12 stellt
eine vergrößerte Ansicht
des Schnitts aus 11A dar, wobei eine Speicherzelle
zusammen mit beispielhaften Schwellspannungskennlinien in dieser
Zelle gezeigt ist;
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13 stellt
einen Schnitt dar, der eine Modifikation der in 11A gezeigten Speicherzellen zeigt;
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14 stellt
eine Querschnittsansicht des Arrays aus 10 dar,
und zwar entlang einer Schnittlinie V-V durch diese aufgenommen,
mit einer Modifikation zu der in 11A gezeigten
Anordnung;
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15 stellt
eine vergrößerte Ansicht
des Schnitts aus 14 dar, wobei eine Speicherzelle
zusammen mit beispielhaften Schwellspannungskennlinien in dieser
Zelle gezeigt ist;
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16 stellt
ein schematisches Diagramm einer Gate-Anschluss-Ausführungsform
für die
in den 10–15 dargestellten
Arrays dar; die
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17 bis 20 sind
Querschnittsansichten, welche Schritte eines Prozesses zum Ausbilden
des in den 10–15 dargestellten
Speicherzellearrays darstellen;
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21 stellt
in Form eines Blockdiagramms ein Flash-EEPROM-System dar, in welchem
die Arrays aus Speicherzellen entsprechend dem ersten, zweiten und
dritten Beispiel implementiert werden können;
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22 stellt
eine Draufsicht eines vierten Beispiels eines Speicherzellenarrays
dar; die
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23A und 23B stellen
Querschnittsansichten des Arrays aus 15 dar,
und zwar an jeweiligen Schnittlinien VII-VII und VIII-VIII aufgenommen;
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24 stellt
eine elektrische Äquivalenzschaltung
für einen
Strang von Speicherzellen des vierten Beispiels dar; die
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25A, 25B und 25C stellen einen Prozess zum Ausbilden eines
Speicherarrays des in den 15–17 gezeigten
Typs dar; die
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26A, 26B, 26C und 26D stellen
einen anderen Prozess zum Ausbilden eines Speicherarrays des in
den 22–24 gezeigten
Typs dar;
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27 stellt
eine Draufsicht eines fünften
Beispiels eines Arrays aus Speicherzellen dar;
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28 stellt
eine Querschnittsansicht des Arrays aus 27 dar,
und zwar an der Schnittlinie X-X derselben aufgenommen; die
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29A und 29B sind
Ansichten des Arrays aus 27 entlang
der Schnittlinie X-X aus dieser, welche Schritte einer ersten Prozessausführungsform
zeigen; die
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30A und 30B sind
Ansichten des Arrays aus 27 entlang
der Schnittlinie X-X aus dieser, welche Schritte einer zweiten Prozessausführungsform
zeigen; und
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31 stellt
in Form eines Blockdiagramms ein Flash-EEPROM-System dar, in welchem
das Array aus Speicherzellen entsprechend dem vierten und dem fünften Beispiel
implementiert werden kann.
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BESCHREIBUNG BEISPIELHAFTER
AUSFÜHRUNGSFORMEN
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Mit
Bezugnahme auf die Zeichnungen werden verschiedene spezielle Speicherzellenkonfigurationen beschrieben.
Bei jeder dieser Konfigurationen wird Ladung in zumindest einem
Bereich eines ladungseinfangenden Dielektrikums gespeichert, das
zwischen einem leitfähigen
Gate und dem Substrat angeordnet ist. Diese Beispiele für Speicherzellen
können
entweder in einem binären
Modus betrieben werden, bei dem in jedem Ladungsspeicherbereich
ein Bit Daten gespeichert wird, oder in einem Mehrzustandsmodus,
bei dem mehr als ein Bit Daten in jedem Ladungsspeicherbereich gespeichert
wird.
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Erstes Speicherzellenbeispiel
(1–6)
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In 1 sind
in Draufsicht einige Zellen eines zweidimensionalen Arrays aus Zellen
dargestellt, wobei orthogonale Schnitte in den 2A und 2B gezeigt
sind. In einer Oberfläche 101 eines
Halbleitersubstrats 100 sind längliche, parallele Source-
und Drain-Diffusionsbereiche 103, 104 und 105 ausgebildet,
die sich ihrer Länge
nach in der y-Richtung erstrecken und die in der x-Richtung voneinander
beabstandet sind. Eine dielektrische Schicht 107, die ein
Ladungsspeichermaterial umfasst, ist auf der Substratoberfläche 101 ausgebildet.
Längliche,
parallele, leitfähige
Control Gates 109, 110 und 111 erstrecken
sich iher Länge
nach in der x-Richtung und sind in der y-Richtung beabstandet. Diese
Gates können
aus dotiertem Polysiliziummaterial ausgebildet sein, wie es typisch
ist.
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Die
Ladungsspeicherelemente dieser einfachen Struktur (was einen ihrer
Vorteile darstellt) sind die Bereiche der dielektrischen Schicht 107 zwischen
den Source- und Drain-Diffusionsbereichen 103–105 und befinden
sich in Zwischenlage zwischen den Steuergates 109–111 und
der Substratoberfläche 101.
Diese Speicherelementbereiche sind in 1 mit einer
Querschraffur markiert. Das ladungseinfangende Material braucht
nur in diesen Bereichen angeordnet zu sein, um funktionierende Speicherzellen
zu bilden, es kann aber auch über
beliebige andere Abschnitte der Struktur ausgedehnt sein, die geeignet
sind, auch über
das gesamte Speicherzellenarray hin.
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Dieses
Speicherzellenarray kann mit Hilfe von standardmäßigen Prozessverfahren ausgebildet
werden, insbesondere jenen, die zum Herstellen von Flash-EEPROM-Arrays
des Typs, bei denen ein Floating Gate genutzt wird, entwickelt wurden.
Die hauptsächlichen
Prozessschritte umfassen das Ausbilden einer Ionenimplantationsmaske
auf der Substratoberfläche,
durch welche hindurch danach Ionen in die Source- und Drain-Bereiche 103–105 implantiert
werden. Diese Maske wird danach entfernt, und die dielektrische
Schicht 107 wird über
dem gesamten Array ausgebildet. Danach wird über dem Dielektrikum 107 eine
Schicht aus leitfähigem
Material, beispielsweise dotiertem Polysilizium oder Polycid, abgeschieden,
auf deren Oberseite wird eine Ätzmaske
ausgebildet, und danach wird das Polysilizium durch die Maske geätzt, sodass
die Control Gates 109–111 übrig bleiben.
Für den
Fall von Polysilizium werden diese Control Gates dotiert, um sie
leitfähig zu
machen, indem entweder gleich das Polysilizium in dotierter Form
abgeschieden wird oder indem dieses nachfolgend durch Ionenimplantation
dotiert wird, bevor es in die länglichen
Streifen 109–111 getrennt
wird. Wenn das Polysilizium geätzt
wird, kann in den geätzten
Bereichen auch die Schicht 107 entfernt werden, da diese
Bereiche für
die Funktionsweise des Speichers nicht erforderlich sind, sodass
Streifen aus der dielektrischen Schicht 107 unter den Control
Gates 109–111 übrig bleiben.
Schließlich
kann eine weitere Implantation in das Substrat hinein zwischen den
Control Gate-Streifen 109–111 mit Hilfe der
Control Gates als Maske erfolgen, um die elektrische Isolierung
zwischen benachbarten Zellenzeilen zu erhöhen.
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Die
Programmierung und Ladungsrückhaltung
für ein
solches Array ist in 3 dargestellt, in welcher ein
Abschnitt aus 2A vergrößert ist, der eine einzelne
Speicherzelle umfasst. Die Programmierung wird durch das Verfahren
der Injektion heißer Kanalelektroden
erreicht, das zuvor im Hintergrund beschrieben worden ist. Wenn
geeignete Spannungen an das Substrat 100, an Source 104,
an Drain 105 und an das Control Gate 110 angelegt
werden, werden Elektronen in dem Zellenkanal von Source zu Drain
ausreichend beschleunigt, um in einen Bereich 115 in der
dielektrischen Schicht 107 angrenzend an Drain 105 injiziert
zu werden und dort zurückgehalten
zu werden. Die tatsächlich
angelegten Programmierspannungen hängen von Details der Arraystruktur
ab, die folgenden verstehen sich beispielhaft: Substrat 100:
0 Volt, Source 104: 0 Volt; Drain 105: 5 Volt
und Control Gate 110: 8 Volt.
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Das
bevorzugte Programmierverfahren folgt demjenigen von Flash-EEPROMs
mit leitfähigen
Floating Gates, wie es in den zuvor im Hintergrund diskutierten
Dokumenten beschrieben ist. Gleichzeitige Impulse dieser Programmierspannungen
werden periodisch an eine Reihe von Zellen parallel angelegt, und
zwischen den Programmierimpulsen werden die programmierten Zustände der
Zellen gelesen. Wenn eine einzelne Zelle ihren programmierten Pegel
erreicht, wird das Anlegen von Programmierimpulsen an diese Zelle
beendet. Man wird erkennen, dass die Source- und Drain-Diffusionsbereiche
von Zellen in benachbarten Spalten gemeinsam genutzt werden und
dass sie in einem Modus mit virtueller Masse betrieben werden, der
weit verbreitet beim Betreiben von Speicherarrays mit Floating Gates
genutzt wird.
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Es
ist zu erkennen, dass die Länge
des Kanals der Speicherzelle aus 3 zwei Bestandteile
aufweist, "L1" für den Abschnitt
der Länge
außerhalb
des Ladungsspeicherbereichs 115 und "L2" für den Abschnitt
der Länge
unter dem Bereich 115. Eine Kurve 117 stellt das
Verhalten der Schwellspannung (VT) des Kanals
dar. Die Kurve ist entlang der Kanalstrecke des Segments L1 flach,
auf einem Pegel, der von einer etwaigen die Schwellspannung ändernden
Implantation abhängt,
die möglicherweise
in der Substratoberfläche 101 erfolgt
ist, sowie dem Einfluss etwaiger vorheriger Kanallöschvorgänge (später beschrieben).
Die in dem Bereich 115 gespeicherte Ladung beeinflusst
nicht das Schwellspannungsverhalten in dem Segment L1. In dem Kanalsegment
L2 wird jedoch die Schwellspannung deutlich durch die gespeicherte
Ladung beeinflusst und stellt, wie bei den Gegenstücksystemen
mit Floating Gate, die Kenngröße dar,
die gemessen wird, um den Speicherzustand der Zelle zu bestimmen.
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Die
Programmierung durch Fowler-Nordheim-Tunneln durch die auf dem Kanalbereich
ausgebildete Oxidschicht hindurch hat ihre Grenzen. Sie kann üblicherweise
nur bei einigen speziellen Speicherarray-Konfigurationen genutzt
werden, beispielsweise NAND- und
AND-Konfigurationen. Es ist nicht praktisch, dieses erste Beispiel
oder das zweite oder dritte Beispiel von Speicherzellenarrays, die
später
beschrieben werden, mit Hilfe dieses Verfahrens zu programmieren.
Wenn aber auf diese Weise programmiert würde, würde sich der Speicherbereich
in dem Dielektrikum 107 im Wesentlichen einheitlich über die
gesamte Länge
des Kanals (L1 + L2) erstrecken, anstatt dass er auf den Bereich 115 begrenzt
ist.
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Jede
Zelle kann binär
betrieben werden, um ein Bit Daten zu speichern, indem festgestellt
wird, ob VT oberhalb oder unterhalb eines
vorgegebenen Schwellpegels liegt. Entsprechend einem Hauptaspekt
der vorliegenden Erfindung kann jedoch in jeder Zelle mehr als ein
Bit Daten gespeichert werden, indem diese derart betrieben wird,
dass zwischen mehr als zwei Pegeln oder Bereichen von VT unterschieden
wird, die durch mehr als zwei vorgegebene Schwellpegel getrennt
sind. In 3 ist gezeigt, dass ein Fenster
von Schwellpegeln in dem Segment L2 in vier Zustände 0–3 unterteilt ist, und zwar
als ein Beispiel, bei dem zwei Bits pro Zelle gespeichert werden.
Alternativ können
mehr als vier Pegel festgelegt werden, um mehr als zwei Bits pro
Speicherelement zu speichern. In 4 sind exemplarische
Strom-Spannungs-Kennlinien für
die Zelle aus 3 in jeder ihrer vier Speicherzustände als
Ergebnis der Speicherung einer entsprechenden Ladungsmenge in dem
dielektrischen Bereich 115 gezeigt. Die Größe VCG auf der x-Achse aus 4 stellt
die Spannung an dem Control Gate 110 der Zelle dar, und
die Größe IZelle auf der y-Achse stellt die Stromstärke durch
den Kanal der Zelle dar.
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Die
in 3 gezeigte Speicherzelle stellt effektiv eine
Zelle mit geteiltem Kanal dar, da sich der Ladungsspeicherbereich 115 nur über einen
Abschnitt des Kanals hin erstreckt. Eine elektrische Äquivalenzschaltung
für die
Zelle ist in 5 gezeigt, wobei zwei Transistoren
Q1 und Q2 zwischen benachbarten Source- und Drain-Diffusionsbereichen 104 und 105 in
Reihe geschaltet sind (Bitleitungen). Der Transistor Q1 wird während der
Programmierung oder dem Auslesen leitfähig, indem in Kombination ausreichende
Spannungen an den Elementen der Zelle bereitgestellt werden. Während des
Lesens wird eine Spannungsquelle 121 (VCG) mit
dem Control Gate 110 (Wortleitung) verbunden, eine Spannungsquelle 125 (VS) mit dem Diffusionsbereich 104 und
eine Spannungsquelle 127 (VD) mit
dem Diffusionsbereich 105.
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Die
Zelle aus 3 kann in der gleichen Weise
gelesen werden wie eine Zelle, die ein leitfähiges Floating Gate aufweist.
Es gibt zwei generelle Möglichkeiten.
Die Spannung Die Zelle aus 3 kann in
der gleichen Weise gelesen werden wie eine Zelle, die ein leitfähiges Floating
Gate aufweist. Es gibt zwei generelle Möglichkeiten. Die Spannung des
Control Gate VCG kann fest gehalten werden
und der Strom durch die Zelle (IZelle) kann
durch eine Leseverstärkerschaltung 129 als
Anzeige für
den Speicherzustand der Zelle gemessen werden. Die tatsächlich angelegten
Spannungen hängen
von den Details der Arraystruktur ab, die folgenden verstehen sich
exemplarisch: Substrat 100: 0 Volt, Source 104:
0 Volt, Drain 105: 1 Volt und Control Gate 110: 3–5 Volt.
Alternativ kann die Spannung des Control Gate VCG variiert
werden und ihr Wert notiert werden, wenn durch den Leseverstärker 129 festgestellt
wird, dass der Wert für
den Zellenstrom einen festgelegten Schwellwert kreuzt. Dieser Spannungswert
gibt eine Angabe für
den Speicherzustand der Zelle. Bei diesem Beispiel wird eine "Vorwärts"-Auslesung genutzt,
da Drain während
der Programmierung auch während
der Auslesung Drain ist. Alternativ kann die Auslesung in einem "Rückwärts"-Modus erfolgen, bei dem Drain und Source
von der Programmierung während
der Auslesung umgekehrt werden.
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Das
Schema aus 5 enthält außerdem die zur Programmierung
der Zelle genutzten Komponenten, abgesehen davon, dass der Leseverstärker 129 während der
Programmierung typischerweise nicht angeschlossen ist. Die Spannungsquellen 121, 125 und 127 sind
während
der Programmierung wie in 5 gezeigt
verbunden, die Werte der angelegten Spannungen sind jedoch unterschiedlich.
Eine Anzahl von Zellen entlang zumindest einer Wortleitung kann
zusammen gelöscht
werden, indem geeignete Spannungen angelegt werden, um zu bewirken,
dass sich Elektronen aus den dielektrischen ladungseinfangenden
Bereichen zu dem Substrat hin bewegen. Ein Beispielsatz für Löschspannungen
lautet folgendermaßen:
Substrat 100: 0 Volt, Source 104: Potentialfrei,
Drain 105: 5 Volt und Control Gate 110: –8 Volt.
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6 stellt zwei beispielhafte Strukturen
für die
dielektrische Ladungsspeicherschicht 107 dar, die bei allen
vorliegend beschriebenen Speicherzellenbeispielen genutzt werden
können.
Die erste (6A) umfasst eine Schicht 135 aus
Siliziumoxid (SiO2), die üblicherweise
einfach als "Oxid" bezeichnet wird,
welche auf der Substratoberfläche 101 aufgewachsen
wird, gefolgt von einer Schicht 137 aus Siliziumnitrid
(Si3N4), die üblicherweise
einfach als "Nitrid" bezeichnet wird,
welche über
der Schicht 135 abgeschieden wird. Danach wird auf der
Nitridschicht 137 eine Schicht 139 aus Oxid aufgewachsen
oder auf dieser abgeschieden oder kombiniert aufgewachsen und abgeschieden.
Diese Konfiguration Oxid-Nitrid-Oxid ist als "ONO" bekannt.
Die Elektronen werden in der Nitridschicht 137 eingefangen
und gespeichert. Beispielhafte Dicken für diese Schichten sind folgende:
Schicht 135: 40–80·10–10 m;
Schicht 137: 50–80·10–10 m
und Schicht 139: 50–100·10–10 m.
Die Schicht aus leitfähigem
Material, aus welcher die Control Gates ausgebildet werden, wird
danach auf der ONO-Schicht abgeschieden.
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Die
zweite Struktur, die in 6B gezeigt
ist, nutzt eine maßgeschneiderte
Schicht 141 aus siliziumreichem Siliziumdioxid, um Elektronen
einzufangen und zu speichern. Ein solches Material ist in den folgenden beiden
Artikeln beschrieben: DiMaria et al., "Electrically-alterable read-only-memory
using Si-rich SI02 injectors and a floating polycrystalline silicon
storage layer",
J. Appl. Phys. 52(7), Juli 1981, S. 4825–4842; Hori et al., "A MOSFET with Si-implanted
Gate-Si02 Insulator for Nonvolatile Memory Applications", IEDM 92, April 1992,
S. 469–472.
Die Dicke der Schicht 141 kann beispielsweise etwa 500·10–10 m
betragen.
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Zweites Speicherzellenbeispiel
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Ein
weiteres Beispiel für
ein Speicherarray ist in den 7–9 dargestellt,
welches sich von dem ersten Beispiel durch die Nutzung zweier Sätze von
orthogonal angeordneten leitfähigen
Gates anstatt nur eines Satzes unterscheidet. 7 zeigt
einige Zellen des Arrays in Draufsicht, und die 8A und 8B zeigen
Querschnittsansichten in zwei orthogonalen Richtungen. Parallele
Source- und Drain-Diffusionsbereiche 151, 152 und 153,
die in einer Oberfläche 164 eines
Substrats 163 ausgebildet sind, weisen eine Längsausdehnung
in der y-Richtung über
das Array hin auf und sind in der x-Richtung voneinander beabstandet.
Leitfähige
Control Gates 155, 156 und 157, die als
Steuergates bezeichnet werden können,
weisen ebenfalls eine Längsausdehnung
in der y-Richtung auf und sind in der x-Richtung beabstandet. Diese
Gates sind längsseits jeweiliger
Diffusionsbereiche 151, 152 und 153 angeordnet.
Diese Diffusionsbereiche sind weiter voneinander beabstandet als
diejenigen aus dem ersten Beispiel, damit es möglich ist, diese Control Gates über den
Speicherzellenkanälen
anzuordnen. Ein zweiter Satz von leitfähigen Control Gates 159, 160 und 161,
welche die Wortleitungen des Arrays bilden, weist eine Längsausdehnung
in der x-Richtung auf und ist in der y-Richtung voneinander beabstandet.
Die leitfähigen
Gates sind typischerweise aus dotiertem Polysilizium ausgebildet, können aber
alternativ auch aus anderen niederohmigen Materialien ausgebildet
sein.
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Nehmen
wir Bezug auf die Schnittansichten aus den 8A und 8B,
so ist über
der Substratoberfläche 164 des
Arrays eine Schicht aus einem ladungsspeichernden Dielektrikum 165 ausgebildet.
Dieses Dielektrikum kann eines der beiden speziellen Dielektrika
darstellen, die zuvor mit Bezug auf die 6A–B beschrieben
worden sind. Eine weitere dielektrische Schicht 167 ist
zwischen den beiden Sätzen
von leitfähigen
Gates ausgebildet, wo diese einander überkreuzen. Diese Schicht wird
relativ dick ausgeführt,
damit sie die potenziellen Spannungsdifferenzen zwischen den beiden
Sätzen
von Gates aushält,
beispielsweise als ein 250 10–10 m dickes Oxid.
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Anhand
der 8A sowie der vergrößerten Schnittansicht einer
Speicherzelle derselben in 9 wird zu
erkennen sein, dass die Länge
der einzelnen Speicherzellenkanäle
in zwei Abschnitte unterteilt ist, die mit unterschiedlichen Control
Gates der beiden Sätze
von Control Gates feldgekoppelt sind. Die Wortleitung 160 liegt über ungefähr der linken
Hälfte
der Länge
des Kanals und das Control Gate 157 über der anderen. Das ladungsspeichernde
Dielektrikum 165 befindet sich in Zwischenlage zwischen
der Substratoberfläche 164 und diesen
Gates. Ein Hauptunterschied in der Funktionsweise dieses Arrays
zu dem aus dem ersten Beispiel besteht darin, dass Ladung in zwei
benachbarten Bereichen 171 und 173 in der Schicht 165 gespeichert
werden kann, und jeder dieser Bereiche kann einzeln unabhängig voneinander
programmiert und ausgelesen werden. Die Programmierung durch sourceseitige
Injektion wird bevorzugt, welche bewirkt, dass der Ladungsspeicherbereich 171 angrenzend
an einen Innenrand des Gates 160 liegt und der Ladungsspeicherbereich 173 angrenzend
an einen Innenrand des Gates 157 liegt. Wenn jedoch durch
Injektion heißer
Kanalelektronen programmiert wird, werden Elektronen in Bereichen 172 und 174 in
der Schicht anstatt in den Bereichen 171 und 173 gespeichert.
Die Bereiche 172 und 174 grenzen an jeweilige
Source- und Drain-Bereiche 152 und 153 der Zelle
an.
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Diese
beispielhafte Zelle enthält
effektiv zwei Ladungsspeicherelemente über ihrem Kanal zwischen benachbarten
Source- und Drain-Bereichen 152 und 153, einen
unter dem leitfähigen
Gate 160 und den anderen unter dem leitfähigen Gate 157.
Die dielektrische Schicht 165 kann auf diese Bereiche begrenzt
sein oder kann sich, wie es üblicherweise
praktischer ist, über
einen größeren Teil
des Arrays hin erstrecken. Die 7–9 zeigen,
dass sich die Ladungsspeicherschicht 165 über das
gesamte Array hin erstreckt.
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Eine
Kurve 175 aus 9 stellt das variierende Verhalten
der Schwellspannung (VT) über den
Kanal der Zelle hin dar, wenn diese in den Bereichen 171 und 173 durch
sourceseitige Injektion programmiert ist. Die Größe der in dem Bereich 171 gespeicherten
Ladung bewirkt einen VT-Wert 177 der
Schwellspannung unter diesem, und die Größe der in dem Bereich 173 gespeicherten
Ladung bewirkt einen VT-Wert 179 der
Schwellspannung unter diesem. Jeder der Schwellwerte 177 und 179 kann
in einem von zwei Speicherzuständen
aufrechterhalten werden, wenn ein einziger Umbruchpunkt-Schwellwert zwischen
den Zuständen
festgesetzt ist. Wenn dies der Fall ist, werden zwei Bits Daten
in jeder Zelle gespeichert. Alternativ kann jeder der Werte 177 und 179 mit
mehr als zwei Pegeln betrieben werden, wie in 3 für das Array
des ersten Beispiels gezeigt ist. Wenn jeder der Pegel 177 und 179 in
vier Zuständen
betrieben wird, wie in 3 gezeigt ist, lassen sich in
jeder Speicherzelle insgesamt vier Bits Daten speichern. Natürlich lassen
sich, wenn einer oder beide Abschnitte des Kanals mit mehr als vier
Pegeln betrieben werden, mehr als vier Bits Daten in jeder Zelle
speichern. Um eine Trennung der Ladungsspeicherbereiche 171 und 173 sicherzustellen,
kann ein Abschnitt der dielektrischen Schicht 165 zwischen
diesen entfernt werden und durch ein thermisches Oxid oder ein anderes relativ
nicht-einfangendes Dielektrikum ersetzt werden. Wenn außerdem die
Zelle durch Injektion heißer
Kanalelektronen anstatt durch sourceseitige Injektion programmiert
wird, zeigen die Pegel 178 und 180 der Kurve den
Schwellspannungseffekt der Ladungsspeicherbereiche 172 und 174.
Alternativ können
alle vier Ladungsspeicherbereiche 171–174 genutzt werden, indem
der Reihe nach sowohl mit sourceseitiger Injektion als auch mit
Injektion heißer
Kanalelektroden programmiert wird, um die in jeder Speicherzelle
gespeicherte Datenmenge weiter zu erhöhen.
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Jeder
der Schwellwerte 177 und 179 wird vorzugsweise
unabhängig
von dem anderen programmiert und gelesen. Ein Segment der Zelle
wird hart eingeschaltet, sodass jede Auswirkung des programmierten Schwellpegels
derselben ausgeschlossen wird, während
das andere programmiert oder gelesen wird. Obgleich die speziellen
an das Array angelegten Spannungen von dessen spezifischer Struktur
abhängen
werden, können
die folgenden ungefähren
Spannungen zur Programmierung der Zelle aus 9 durch
sourceseitige Injektion genutzt werden:
Programmieren des linken
Segments, Bereich 171: Substrat 163: 0 Volt; Source 153:
VS = 0 Volt; Drain 152: VD = 5 Volt; Wortleitung 160: VWL = 8 Volt und Steuergate 157:
VSG = der Schwellspannung VT 179 des
Bauelements auf der rechten Seite zuzüglich etwa 1 Volt.
Programmieren
des rechten Segments, Bereich 173: Substrat 163:
0 Volt; Source 152: VS = 0 Volt;
Drain 153: VD = 5 Volt; Steuergate 157:
VSG = 8,8 Volt und Wortleitung 160:
VWL = der Schwellspannung VT 177 des
Bauelements auf der linken Seiten zuzüglich etwa 1 Volt.
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Ungefähre Spannungen
zum Programmieren durch Injektion heißer Kanalelektronen können beispielsweise
wie folgt lauten:
Programmieren des linken Segments, Bereich 172:
Substrat 163: 0 Volt; Source 153: VS =
0 Volt; Drain 152: VD = 5 Volt;
Steuergate 157: VSG = 8 Volt und
Wortleitung 160: VWL = 8 Volt.
Programmieren
des rechten Segments, Bereich 174: Substrat 163:
0 Volt; Source 152: VS = 0 Volt;
Drain 153: VD = 5 Volt; Steuergate 157:
VSG = 8 Volt und Wortleitung 160:
VWL = 8 Volt.
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Die
Programmierung wird bei diesem Beispiel vorzugsweise auch durch
alternatives Pulsen einer Mehrzahl von Zellen mit diesen Spannungen
parallel und Überprüfen ihrer
programmierten Zustände
durch Lesen derselben erreicht, wobei die Programmierung auf zellenweiser
Basis beendet wird, nachdem der gewünschte Pegel erreicht ist,
so wie es bei Flash-Speicherarrays mit Floating Gates erfolgt.
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Beispielhafte
Lesespannungen für
die Zelle aus 9, wenn nur die Bereiche 171 und 173 in
der zuvor beschriebenen Weise programmiert sind, lauten wie folgt:
Beim Auslesen des linken Bereichs 171, Schwellwert 177,
wird 0 Volt an das Substrat 163 und an Source 152 angelegt,
Drain 153 wird auf einer niedrigen Spannung gehalten (beispielsweise
1 Volt) und das Auswahlgate 157 wird auf einer ausreichend
hohen Spannung gehalten, um sicherzustellen, dass der Bereich 173 leitfähig ist,
wenn er auf seinen höchsten Schwellspannungszustand
programmiert ist. Die Spannung der Wortleitung 160 wird
dann variiert, und der Bitleitungsstrom wird überwacht, um die Schwellspannung
des Bereichs 171 zu erkennen.
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Analog
erfolgt das Auslesen des rechten Bereichs 173, Schwellwert 179,
0 Volt wird an das Substrat 163 und an Source 153 angelegt,
Drain 152 wird auf einer geringen Spannung gehalten und
die Wortleitung 160 wird auf einer hohen Spannung gehalten.
Die Spannung des Auswahlgates wird dann variiert, und der Bitleitungsstrom
wird überwacht,
um die Schwellspannung des Bereichs 173 zu erkennen.
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Beispielhafte
Lesespannungen für
die Zelle aus 9, wenn nur die Ladungsspeicherbereiche 172 und 174 in
der zuvor beschriebenen Weise programmiert worden sind, können wie
folgt angegeben werden:
Beim Auslesen des linken Bereichs 172,
Schwellwert 178, wird 0 Volt wird an das Substrat 163 und
an Source 152 angelegt, 8 Volt wird an das Auswahlgate 157 angelegt
und eine niedrige Spannung (wie etwa 1 Volt) wird an Drain 153 angelegt.
Die Spannung der Wortleitung 160 wird dann variiert und
der Bitleitungsstrom wird überwacht,
um die Schwellspannung des Bereichs 172 zu erkennen.
Beim
Auslesen des rechten Bereichs 174, Schwellwert 180,
wird 0 Volt an das Substrat 163 und an Source 153 angelegt,
8 Volt wird an die Wortleitung 160 angelegt und etwa 1
Volt wird an Drain 152 angelegt. Die Spannung des Auswahlgates 157 wird
dann variiert, und der Bitleitungsstrom wird überwacht, um die Schwellspannung
des Bereichs 174 zu erkennen.
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Wenn
alle vier Bereich 171–174
mit Ladung programmiert sind, können
sie nacheinander wie folgt ausgelesen werden:
Beim Auslesen
der Ladungsspeicherbereiche 172 und 174 erfolgt
die Auslesung wie vorstehend beschrieben.
Beim Auslesen des
Bereichs 171 wird 0 Volt an das Substrat 163 und
an Source 153 angelegt, das Auswahlgate 157 wird
auf einer ausreichend hohen Spannung gehalten, um sicherzustellen,
dass die Bereiche 173 und 174 leitfähig sind,
wenn sie auf ihre höchsten
Schwellspannungszustände
programmiert sind, und eine ausreichende Spannung, um den Bereich 172 durchgängig zu
verarmen, wird an Drain 152 angelegt (ungefähr 3 Volt).
Die Spannung der Wortleitung 160 wird dann variiert, und
der Bitleitungsstrom wird überwacht,
um die Schwellspannung des Bereichs 171 zu erkennen.
Beim
Auslesen des Bereichs 173 wird 0 Volt an das Substrat 163 und
an Source 152 angelegt, die Wortleitung 160 wird
auf einer ausreichend hohen Spannung gehalten, um sicherzustellen,
dass die Bereiche 171 und 172 leitfähig sind,
wenn sie auf ihre höchsten
Schwellspannungszustände
programmiert sind, und eine ausreichende Spannung, um den Bereich 174 durchgängig zu
verarmen, wird an Drain 153 angelegt (ungefähr 3 Volt). Die
Spannung des Auswahlgates 157 wird dann variiert und der
Bitleitungsstrom wird überwacht,
um die Schwellspannung des Bereichs 173 zu erkennen.
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Zusätzlich sollte,
um ein solches Auslesen aller vier Bereiche ermöglichen zu können, der
Ladungspegel der Zustände,
die in jedes Paar von Bereichen (linkes Paar 171 und 172 sowie
rechtes Paar 173 und 174) programmiert sind, derart
beschränkt
werden, dass sie eine vorgegebene Beziehung zueinander aufweisen.
Eine solche Beziehung besteht darin, dass der äußere Ladungsspeicherbereich
jedes Paars, nämlich
der Bereich 172 für
das linke Paar und der Bereich 174 für das rechte Paar, einen höheren Ladungspegel
erhält, wodurch
sich eine ausreichend höhere
Schwellspannung (VT) als für den jeweiligen
inneren Bereich 171 oder 173 des Paars ergibt
(beispielsweise ungefähr
einen Zustandspegel höher).
Damit wird es dann möglich,
die Schwellwerte in jedem der beiden Bereiche unter einem einzigen
Gate in der zuvor beschriebenen Weise auszulesen, wobei mit der
vorgegebenen Beschränkung
einige Schwellwertkombinationen nicht genutzt werden. Dies ist der
Fall, weil die Schwellspannung der inneren Bereiche nicht auf Werte
programmiert ist, die den Schwellspannungen der äußeren Bereiche gleichkommen
oder diese übersteigen.
-
Um
dies zu veranschaulichen, ist ein Beispiel sinnvoll. Es können fünf programmierte
Schwellpegelbereiche bestimmt werden, von einem niedrigen von 0,
danach der Reihe nach 1, 2, 3 und mit 4 als dem höchsten.
Vier davon werden in jedem der Ladungsspeicherbereiche
171–
174 genutzt,
ein oberer Satz von Schwellpegeln 1–4 für jeden der äußeren Bereiche
172 und
174 und
ein unterer Satz von 0–3
für die
inneren Bereiche
171 und
173. Aus den erlaubten
Kombinationen für
Schwellspannungen können
dann zehn Speicherzustände für jedes
ladungsspeichernde Paar für
die einzelnen Ladungsspeicherbereiche wie folgt bestimmt werden:
-
Somit
sind insgesamt 10 unterschiedliche Zustände auf jeder Seite der in 9 gezeigten
Speicherzelle erfassbar, indem die Erkennung von 5 unterschiedlichen
Ladungs-(Schwellspannungs-)Pegeln in jedem Bereich ermöglicht wird,
woraus sich 100 unterschiedliche Kombinationen von Speicherzuständen für die Speicherzelle
ergeben. Selbstverständlich
wird die Nutzung einer geringeren Anzahl von Schwellpegeln zu einer geringeren
Anzahl erkennbarer Zustände
führen,
und durch Erhöhung
der Anzahl von Schwellpegeln werden zusätzliche Speicherzustände bereitgestellt.
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Es
gibt außerdem
eine bevorzugte Reihenfolge für
die Programmierung der Schwellpegel in jedem der vier Bereiche.
Die beiden inneren Bereiche 171 und 173 werden
nämlich
vor dem Programmieren der äußeren Bereiche 172 und 174 programmiert.
Zuerst wird in jeder Zelle einer Zeile solcher Zellen, die sich
eine gemeinsame Wortleitung teilen, der Bereich 173 durch
sourceseitige Injektion, programmiert. Danach werden analog entlang
der Zeile die Bereiche 171 programmiert, wobei eine Spannung
VSG an deren einzelne Steuergates 157 angelegt
wird, die von dem Ladungspegel abhängt, der in die Bereiche 173 unter
diesen programmiert ist, um eine sourceseitige Injektion zu ermöglichen.
Die Bereiche 172 und 174 werden danach in der
einen oder anderen Reihenfolge durch Injektion heißer Elektronen
programmiert.
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Das
Löschen
der Speicherzellen erfolgt bei diesem Beispiel und bei den anderen
beiden Beispielen durch Injektion von Löchern in deren ladungseinfangende
Schichten und/oder durch Herausziehen der Elektronen aus den ladungseinfangenden
Schichten. Die Löcher
neutralisieren die negative Ladung der Elektronen, die während eines
Programmiervorgangs in die ladungseinfangende Schicht injiziert
wurden. Beim vorliegenden zweiten Beispiel (7–9)
ist es die Schicht 165, welche während der Programmierung die Elektronen
und während
des Löschen
die Löcher
aufnimmt. Es gibt zwei spezifische Löschverfahren. Bei dem einen
werden die Löcher
aus dem Siliziumsubstrat in einen Ladungsspeicherabschnitt der Schicht 165 injiziert, und
zwar durch Tunneln durch einen Oxidabschnitt dieser Schicht, der
sich in Kontakt mit der Substratoberfläche befindet, was als "Kanal-Löschung" bezeichnet wird.
In dem gleichen Ansatz können
einige der Elektronen, die in dem Ladungsspeicherabschnitt der Schicht 165 gespeichert
sind, durch Tunnelmechanismen durch den Oxidabschnitt der Schicht 165 hindurch
auf die Siliziumoberfläche
abgezogen werden. Damit dies geschieht, wird im Falle der Zelle
aus 9 ein negatives Potential an die Wortleitung angelegt,
ebenso wie an das Auswahlgate, und zwar in Bezug auf das Substrat,
wobei Drain und Source entweder auf Masse gelegt werden oder Potentialfrei
gelassen werden. Bei dem anderen Verfahren werden die Löcher aus
einem Bereich des Substrats in der Nähe von Drain oder Source in
die Schicht 165 injiziert, und/oder es werden Elektronen durch
Tunneln zwischen der Schicht 165 und den Source- und Drain-Bereichen
extrahiert. Bei diesem zweiten Ansatz wird, Bezug nehmend auf die 8 und 9, eine
negative Spannung sowohl an die Wortleitungen 159–161 und
die Steuergates 155–157 kombiniert
mit einer positiven Spannung an Drain und Source 151–153 angelegt.
(Bei der in 3 gezeigten Zelle für das zuvor
beschriebene erste Beispiel wird eine positive Spannung an Drain 105 angelegt,
Source 104 wird Potentialfrei gelassen und eine negative
Spannung wird an die Wortleitung 110 angelegt.) Dieser
zweite Löschansatz
wird nicht genutzt, wenn die inneren Speicherbereiche 171 und 173 der
Zelle aus 9 genutzt werden.
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Wenn
Zellen durch sourceseitige Injektion programmiert worden sind, wird
das Kanallöschverfahren genutzt.
Wenn nur Speicherbereiche genutzt werden, die durch das Verfahren
der Injektion heißer
Elektronen programmiert worden sind, kann eines dieser beiden Löschverfahren
genutzt werden. Wenn aber Zellen durch Injektion heißer Elektronen
programmiert worden sind, hat die Kanallöschung den Nachteil, dass Löcher und/oder
Elektronen den gesamten Kanal durchtunneln, woraus eine Überlöschung eines
Teils der ladungseinfangenden Schicht resultiert, die keine durch
frühere
Programmierung eingefangenen Elektronen enthält. Dadurch kann bewirkt werden,
dass die flachen Null-Abschnitte der Kurve 175 (9) über den
Zellenkanal hin auf negative Schwellspannungswerte abgesenkt werden.
-
Um
gleichzeitig eine Mehrzahl von Zellen in einem Zellenblock bei diesem
zweiten Beispiel zu löschen, werden
die folgenden Spannungen gleichzeitig an einzelne Zellen angelegt:
Substrat 163: 0 Volt; Source 152: VS =
5 Volt; Drain 153: VD = 5 Volt;
Steuergate 157: VSG = –8 Volt
und Wortleitung 160: VWL = –8 Volt.
Mit diesen Spannungen wird der zuvor beschriebene zweite Löschansatz
realisiert.
-
Das
Speicherzellenarray aus den 7–9 kann
auch durch standardmäßige Prozessverfahren ausgebildet
werden, insbesondere durch diejenigen, die zur Herstellung von Flash-EEPROM-Arrays
des Typs, bei dem ein Floating Gate genutzt wird, entwickelt worden
sind. Bei einem beispielhaften Prozess wird zunächst die Schicht 165 über der
gesamten Substratfläche
des Speicherzellenarrays ausgebildet. Danach wird über dieser
Fläche
eine erste Schicht aus Polysilizium abgeschieden und wird durch
eine geeignete Maske geätzt,
sodass die Control Gates 155–157 übrig bleiben. Die Schicht 165 zwischen
den Control Gates 155–157 wird
bei einem Beispiel als Teil dieses Ätzprozesses entfernt. Die Source-
und Drain-Bereiche 151, 152 und 153 werden
danach durch eine Maske hindurch, die durch die Control Gates sowie
anderes temporäres
Maskierungsmaterial (nicht gezeigt) gebildet wird, implantiert,
sodass sie von selbst mit einem Rand der Control Gates 155–157 ausgerichtet
sind. Die Schicht 165 wird danach auf der Substratoberfläche 164 zwischen
den Control Gates 155–157 und
gleichzeitig auf der Oberseite und den Seiten der Control Gates 155–157 ausgebildet.
Diese stellt eine kontinuierliche Schicht aus ONO (6A)
oder siliziumreichem Oxid (6B) dar.
Die in den 8 und 9 gezeigte
Schicht 167 kann Teil derselben Schicht 165 sein
oder kann eine Kombination aus der Schicht 165 und anderem
dielektrischen Material darstellen. Ein solches anderes dielektrisches
Material kann die Form von (nicht gezeigten) Oxid-Abstandshaltern
aufweisen, die entlang der vertikalen Wände der Control Gates 155–157 ausgebildet
werden, und/oder einer dicken Oxidschicht (nicht gezeigt) auf der Oberseite
der Steuergates 155–157.
Dieses oberseitige Oxid wird vorzugsweise durch Abscheidung des
Oxids auf der Oberseite der ersten Polysiliziumschicht abgeschieden,
bevor diese in die Gates 155–157 unterteilt wird.
Eine zweite Schicht aus Polysilizium wird danach über dieser
durchgängigen
Schicht ausgebildet und wird danach zu den Wortleitungen 159, 160 und 161 geätzt.
-
Man
wird erkennen, dass dieses zweite Beispiel einer Speicherzelle eine
um ein Auflösungselement größere Ausdehnung
in der x-Richtung aufweist als das erste Beispiel aus den 1–3,
und zwar wegen der hinzugefügten
Control (Steuer-)Gates 155–157. Bei diesem zweiten
Beispiel ist außerdem
eine zweite Polysiliziumschicht erforderlich. Diese zusätzliche
Struktur und Größe macht
es jedoch möglich,
die Menge der in jeder Zelle gespeicherten Daten zu verdoppeln.
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Bei
einer für
bestimmte Zwecke sinnvollen Modifikation der Zelle aus den 7–9 ist
die Elektronenspeicherschicht unter den Control Gates 155–157 durch
ein dünnes
Gate-Dielektrikum ersetzt (beispielsweise 200·10–10 m
dick), üblicherweise
einem Oxid, das auf der Substratoberfläche 164 aufgewachsen
wird. Dadurch fällt
der zweite Elektronenspeicherbereich 173 weg, für jede Zelle
kommt jedoch eine unabhängige Auswahl
Transistorfunktionen hinzu. Das Löschen kann dann auf einzelne
Zellenzeilen eingeschränkt
werden.
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Drittes Speicherzellenbeispiel
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Bei
diesem Beispiel, das in den 10–13 gezeigt
ist, wird ein Array aus Doppelspeicherelement-Zellen, wie es zuvor
im Hintergrund beschrieben worden ist, bereitgestellt, wobei dessen
leitfähige
Floating Gates durch Abschnitte aus einer der Schichten aus dielektrischem
ladungseinfangendem Material ersetzt sind, die bereits mit Bezug
auf die 6A–6B beschrieben
worden sind. Die Herstellung und die Funktionsweise dieses Arrays ähnelt denen
für die
Arrays aus Doppelspeicherelement-Zellen, die in den Patenten und
Patentanmeldungen beschrieben sind, welche zuvor im Hintergrund
und in der Zusammenfassung einbezogen worden sind.
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Die 10–12 zeigen
ein Array. Source- und Drain-Diffusionsbereiche 185, 186 und 187 sind
in einer Oberfläche 181 eines
Halbleitersubstrats 183 ausgebildet, und sie erstrecken
sich in ihrer Länge
nach in der y-Richtung und sind in der x-Richtung von einander beabstandet.
Wie anhand der Draufsicht aus 10 deutlich
wird, sind leitfähige
Steuergates 189, 190, 191, 192, 193 und 194 in
der gleichen Weise wie die Diffusionsbereiche ausgerichtet, wobei
sie an einer der Seiten der Diffusionsbereiche in der x-Richtung
angeordnet sind. Leitfähige
Wortleitungen 197–199 sind
derart ausgerichtet, dass sie sich ihrer Länge nach in der x-Richtung
erstrecken und in der y-Richtung voneinander beabstandet sind. Wie
es typisch ist, sind diese leitfähigen Leitungen
aus dotiertem Polysiliziummaterial hergestellt.
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Die
Wortleitungen 197–199 werden
bevorzugt aus einer einzigen abgeschiedenen Schicht aus leitfähigem Material
ausgebildet, anstatt aus zwei Teilen, die in unterschiedlichen Prozessschritten übereinander ausgebildet
werden, um zusätzliche
Prozessschritte zu vermeiden. Eine solche zweiteilige Struktur kann
jedoch auch von Vorteil sein, wenn Leitungen aus dotiertem Polysilizium
eine geringere Leitfähigkeit
aufweisen, als sie für
die Wortleitungen gewünscht
wird, in welchem Falle ein zweiter Teil aus einem Material mit einer höheren Leitfähigkeit
in Kontakt mit den Oberseiten der Leitungen aus dotiertem Polysilizium
angefügt
werden kann. Ein solches Material kann Silicid oder ein Metall,
um zwei Beispiele zu nennen, darstellen.
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Wie
in den Schnittansichten aus den 11A und 11B dargestellt ist, sind die Steuergates 189–194 über einer
Schicht 201 aus Ladungsspeichermaterial entsprechend einer
der 6A–6B angeordnet.
Nachdem die Steuergates 189–194 über der
ladungsspeichernden Schicht 201 ausgebildet sind, werden
Streifen dieser Schicht, die sich in der y-Richtung erstrecken,
zwischen jedem zweiten der Steuergates in der x-Richtung entfernt.
Zwischen den verbleibenden Bereichen zwischen jedem zweiten Steuergate
in der x-Richtung werden die Source- und Drain-Bereiche 185–187 implantiert.
Auf den Oberseiten und den Seiten der Steuergates 189–194 wird
eine Oxidschicht 203 ausgebildet, um diese Steuergates
von den Wortleitungen 197–199 zu isolieren,
und diese wird gleichzeitig über
der freiliegenden Substratoberfläche 181 ausgebildet, um
unter den Wortleitungen 197–199 ein Gate-Oxid
bereitzustellen. Eine beispielhafte Dicke der dielektrischen Schicht 203 beträgt 200 Ångstrom über den
Steuergates 189–194 aus
dotiertem Polysilizium und 150 Ångstrom
auf der Substratoberfläche 181.
Die zum Beispiel in 11A gezeigten Abschnitte 198' der Wortleitung 198,
die unmittelbar über
dem Abschnitt der Oxidschicht 203 auf der Substratoberfläche 181 ausgebildet
werden, dienen als Gates der Auswahltransistoren in dieser Zeile
von Speicherzellen.
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Benachbarte
Paare von Steuergates auf jeder Seite der Diffusionsbereiche 185–187 werden
vorzugsweise an einem Dekodierer für die Steuergates elektrisch
verbunden, um die Komplexität
des Dekodierers zu verringern. Ein solches Paar umfasst die Steuergates 191 und 192.
Solche benachbarten Paare von Steuergates können alternativ physisch miteinander
verschmolzen werden, indem sie über
ihre dazwischen liegenden Diffusionsbereiche verbunden werden, wie
in verschiedenen bereits angeführten
Patenten und Patentanmeldungen für
Doppelspeicherelement-Zellen beschrieben ist.
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Einzelne
Speicherelemente können
derart definiert werden, dass sie in Bereichen der dielektrischen Einfangschicht 201 unter
einem der Steuergates 189–194 vorhanden sind,
wo eine der Wortleitungen 197–199 kreuzt, wie durch
Querschraffur in der Draufsicht aus 10 gezeigt
ist. Es gibt zwei solcher Speicherelemente pro Speicherzelle. Ein
Ladungsspeicherbereich kann in jedem Speicherelement in zwei Zuständen (binär) betrieben
werden, um 1 Bit pro Speicherelement zu speichern. Die Ladungsspeicherbereiche
können
alternativ derart betrieben werden, dass sie einzeln mehr als zwei
Zustände
speichern, beispielsweise vier Zustände pro Bereich, und zwar in
analoger Weise, wie in dem Patent 6,151,248 für eine Doppelspeicherelement-Zelle beschrieben
ist. Die Funktionsweise eines solchen Speicherarrays mit dielektrischem
Speicher ähnelt
derjenigen, wie sie in diesem Patent beschrieben ist, wobei ein
Unterschied in der Nutzung niedrigerer Spannungen an den Steuergates
besteht, da keine Floating Gates vorhanden sind.
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Nehmen
wir Bezug auf 12, so ist eine vergrößerte Ansicht
einer der Speicherzellen aus 11A angegeben.
Die Zelle kann derart betrieben werden, dass Ladung in der dielektrischen
Schicht 201 in zwei Bereichen 211 und 213 eingefangen
wird, angrenzend an jede Seite eines Auswahltransistorgates 198', das Teil der
Wortleitung 198 ist, und zwar durch Programmierung mit
dem Verfahren der sourceseitigen Injektion. Wenn andererseits mit
dem Verfahren der Injektion heißer
Kanalelektronen programmiert wird, sind die Ladungsspeicherbereiche 212 und 214 stattdessen
angrenzend an jeweilige Source- und Drain-Bereiche 186 und 187 angeordnet.
Alternativ können
alle vier Ladungsspeicherbereiche 211–214 genutzt werden,
indem diese nacheinander durch Verfahren der sourceseitigen Injektion
und Injektion heißer
Elektronen programmiert werden, und zwar jeder Bereich in entweder
zwei Zuständen
oder mehr als zwei Zuständen,
eingeschränkt
durch die gleichen Berücksichtigungen
von Schwellspannungsbeziehungen, die bereits mit Bezug auf das Beispiel
aus 9 diskutiert worden sind, aber ohne die Einschränkung der
Schreibreihenfolgesequenz. Die Abschnitte des Dielektrikums 201 in
der Speicherzelle auf jeder Seite des Auswahltransistorgates 198' und unterhalb
der Wortleitung 198 definieren die beiden Speicherelemente
der Zelle, welche die beiden leitfähigen Floating Gates der zuvor
erwähnten
Doppelspeicherelement-Zellenarrays und -systeme ersetzen. Die dielektrische Schicht 201 kann
sich jedoch über
diese Speicherelemente hinaus erstrecken. Bei einer Ausbildungsform
ist die Schicht 201 in Streifen ausgebildet, die einzelne
Breiten aufweisen, welche sich in der x-Richtung zwischen den Auswahltransistoren
von Speicherzellen in benachbarten Spalten erstrecken, sowie Längen, die
sich in der y-Richtung über
eine große
Anzahl von Zeilen von Speicherzellen hin erstrecken. Diese Streifen
sowie das Dielektrikum der Auswahltransistorgates zwischen diesen
kann von selbst mit den Rändern
der Steuergates ausgerichtet werden, so wie mit den Rändern der
Steuergates 192 und 193, die in 12 gezeigt
sind.
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Die
Auswirkung der in den Bereichen 211 und 213 des
Dielektrikums 201 gespeicherten Ladung wird durch die Abschnitte 217 und 218 einer
Schwellspannungskurve 215 in 12 gezeigt, ähnlich den
beiden anderen zuvor beschriebenen Beispielen, wenn durch sourceseitige
Injektion programmiert wird. Die sourceseitige Programmierung unterscheidet
sich bei dieser Zelle von derjenigen aus 9 durch
Verschiebung des Anschlusses, welcher den Vorspannungszustand mit
Schwellspannung plus 1 V anlegt. In 12 ist
dieser Anschluss für
beide Speicherbereiche 211 und 213 die Wortleitung 198,
die mit dem Auswahlgate 198' verbunden
ist. Außerdem
wird das Steuergate oberhalb der Speicherbereiche, die nicht programmiert
werden, nun auf einen ausreichend hohen Übersteuerungsspannungspegel
(beispielsweise 8 Volt) gebracht. Wenn beispielsweise der Speicherbereich 211 programmiert
wird, wird das Steuergate 193 auf die Übersteuerungsspannung gebracht,
und die Wortleitung 198 wird auf etwa 1 Volt oberhalb der
Schwellspannung des Auswahltransistors 198' gebracht.
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Der
Kurvenabschnitt 217 aus 12 zeigt
eine Änderung
der Schwellspannung VT auf einem Abschnitt
des Speicherzellenkanals unter dem Ladungsbereich 211 an.
Analog wird die Auswirkung des Ladungsbereichs 213 auf
den Kanal durch den Abschnitt 219 der Kurve 215 angezeigt.
Jeder dieser Bereiche kann in zwei Zuständen betrieben werden (wobei
ein Bit pro Zelle gespeichert wird) oder in mehr als zwei Zuständen (wobei
mehr als ein Bit pro Zelle gespeichert wird), wie bereits zuvor
für die
anderen Beispiele beschrieben worden ist. Wenn durch Injektion heißer Kanalelektronen
programmiert wird, wird Ladung in den Bereichen 212 und 214 gespeichert,
wobei die Auswirkung auf die Schwellspannung durch jeweilige Abschnitte 216 und 218 der
Kurve 215 aus 12 dargestellt ist. Jeder der
Bereiche 212 und 214 kann entweder in zwei oder
in mehr als zwei definierten Zuständen betrieben werden. Während einer
solchen Programmierung werden alle drei Gates 192, 193 und 198' auf hohe Übersteuerungsspannungen
gebracht (beispielsweise werden alle drei auf 8 Volt gebracht).
Wenn datenabhängige
Ladung in jedem der vier Bereiche 211–214 gespeichert wird,
ist die Zellenspeicherfähigkeit
die gleiche wie anhand von 9 beschrieben.
Das Löschen
der Speicherbereiche aus 12 erfolgt
entsprechend dem Löschen
der Speicherbereiche aus 9, wie bereits beschrieben worden
ist.
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13 zeigt
eine Funktionsmodifikation der in den 11A und 12 im
Querschnitt gezeigten Speicherzelle. Der Unterschied besteht darin,
dass sich der Abschnitt des Auswahlgates der Wortleitung 198' in eine Nut
oder Ausnehmung 221 in dem Substrat 183 hinein
erstreckt, wobei das Dielektrikum 205 für das Auswahltransistorgate
dazwischen entlang des Bodens und der Wände der Nut 221 ausgebildet
ist. Durch diese Struktur erhöht
sich die Länge
des Kanals des Auswahltransistors, ohne dass zusätzliche Fläche auf der Substratoberfläche 181 belegt
wird.
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Obgleich
die Gates in der vorstehenden Struktur vorzugsweise aus dotiertem
Polysiliziummaterial bestehen, können
anstelle einer oder beider beschriebenen Polysiliziumschichten auch
andere geeignete elektrisch leitfähige Materialien genutzt werden.
Die zweite Schicht beispielsweise, aus welcher die Wortleitungen 197–199 ausgebildet
werden, kann ein Polycidmaterial darstellen, welches Polysilizium
mit einem leitfähigen, brechenden
Metallsilicid wie beispielsweise von Wolfram auf dessen Oberseite
darstellt, um dessen Leitfähigkeit
zu erhöhen.
Für die
erste Schicht, aus welcher die Steuergates 189–194 ausgebildet
werden, wird üblicherweise
kein Polycidmaterial bevorzugt, weil ein aus einem Polycidmaterial
gewachsenes Oxid als Dielektrikum zwischen Polysilizium eine geringere
Qualität
aufweist als das aus Polysilizium gewachsene. Die gleichen Erwägungen treffen
für das
zuvor beschriebene zweite Speicherzellenbeispiel zu. Für das erste
Speicherzellenbeispiel können
diese Gates, da nur eine Schicht für leitfähige Gates ausgebildet wird,
ein Polycidmaterial darstellen.
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Eine
Variante der in 11A gezeigten Struktur entlang
des Schnitts V-V aus 10 ist in 14 angegeben,
in welcher die gleichen Bezugszeichen verwendet sind. Der Hauptunterschied
besteht darin, dass eine ladungseinfangende dielektrische Schicht 204 unter
den Auswahlgates angeordnet ist, die Teil der Wortleitungen 197–199 sind,
um einen weiteren Ladungsspeicherbereich zu bilden, der die Datenspeicherkapazität einer einzigen
Speicherzelle weiter erhöht,
ohne deren Größe zu erhöhen. Das
bedeutet, das relativ nicht-einfangende Auswahlgate-Dielektrikum 203 (12)
und 205' (13)
zwischen der Substratoberfläche 181 und
dem Auswahlgate 198' ist
durch eine dielektrische Ladungsspeicherschicht 204 ersetzt,
wie am besten in der vergrößerten Ansicht
aus 15 gezeigt ist. Dadurch bildet sich ein weiterer
Ladungsspeicherbereich 401 in der dielektrischen Schicht 204.
Wie in der Schwellspannungskurve 215 aus 15 gezeigt
ist, zeigt ein Kurvenabschnitt 403 die Auswirkung des Ladungsspeicherbereichs 401 auf
den Speicherzellenkanal an. Der Bereich 401 wird vorzugsweise
durch Fowler-Nordheim-Tunneln von Elektronen aus dem Substrat 183 programmiert
und weist somit im Wesentlichen die gleiche Ausdehnung wie das Auswahlgate 198' auf. Der Bereich 401 kann
in zwei Zuständen
betrieben werden (Speichern eines zusätzlichen Datenbits) oder in
mehr als zwei Zuständen
(Speichern von mehr als einem zusätzlichen Bit). Bei Kombination
mit den separaten Ladungsspeicherbereichen 211 und 213 ist
die einzelne in 15 dargestellte Speicherzelle
dann in der Lage, viele Bits Daten zu speichern.
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Es
ist auch möglich,
die einzelnen Speicherzellen aus den 14 und 15 mit
den zwei zusätzlichen
Ladungsspeicherbereichen 212 und 214 zu betreiben,
sodass fünf
Ladungsspeicherbereiche in jeder Speicherzelle bereitgestellt werden.
Dies ist möglich,
da es drei unterschiedliche Programmiermechanismen gibt, die genutzt
werden können,
um Ladung in diesen unterschiedlichen Bereichen zu speichern: sourceseitige
Injektion für
die Bereiche 211 und 213, Injektion heißer Elektronen
für die
Bereiche 212 und 214 sowie Fowler-Nordheim-Tunneln
für den
Bereich 401. Jeder dieser fünf Bereiche kann in zwei Zuständen betrieben werden
(eine Zelle speichert dann fünf
Datenbits) oder in mehr als zwei Zuständen (eine Zelle speichert
dann mehr als fünf
Datenbits) oder indem einer oder mehrere der fünf Bereiche in zwei Zuständen betrieben
werden (binär)
und die restlichen Bereiche in mehr als zwei Zuständen betrieben
werden (Mehrzustands-), und zwar mit den Zustandseinschränkungen
für die
Bereiche 211, 212, 213 und 214,
wie sie zuvor in Zusammenhang mit entsprechenden Ladungsspeicherbereichen
der Zelle aus 9 beschrieben worden sind.
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Nehmen
wir Bezug auf 15, so werden die drei Ladungsspeicherbereiche 211, 213 und 401 einer gelöschten Speicherzelle
der Reihe nach programmiert. Im gelöschten Zustand ist die Schwellspannungskurve 215 über sämtliche
Speicherbereiche hin flach, bei null Volt (nicht gezeigt). Die Bereiche 211, 212, 213 und 214 einer
gelöschten
Zelle werden zunächst
wie zuvor mit Bezug auf 12 beschrieben
programmiert. Für die Speicherbereiche 211 und 213,
die durch sourceseitige Injektion programmiert werden, wird die
Spannung an der Wortleitung 198 auf einem Wert geringfügig oberhalb
der Schwellspannung des gelöschten
Speicherbereichs 401 gehalten, um die sourceseitige Injektion
zu unterstützen.
Der mittlere Bereich 401 wird dann durch Fowler-Nordheim-Tunneln programmiert,
beispielsweise indem das Substrat 183 auf etwa 0 Volt gehalten
wird und einer der Source- und Drain-Bereiche 186 oder 187 auf
etwa null Volt gelegt wird und das Auswahlgate 198' auf das Programmierpotential
von etwa 10–12
Volt gehoben wird. Um diesen Vorspannungspegel von null Volt zu überwinden,
wird das Steuergate 192 oder 193, das dem auf
null Volt gebrachten Source- oder Drain-Bereich entspricht, auf
eine ausreichende Übersteuerungsspannung
oberhalb des höchstmöglichen
gespeicherten Schwellspannungspegels (beispielsweise etwa 6 Volt)
vorgespannt. Gleichzeitig wird das andere Steuergate des Paares 192, 193 derart
vorgespannt, dass die Sperrung zwischen der diesem zugeordneten
Source oder Drain und diesem mittleren Bereich 401 aufrechterhalten
wird (beispielsweise etwa 0 Volt). Wenn der Bereich 401 in
mehr als zwei Zustände
programmiert wird, kann die Spannung des Auswahlgates 198' entsprechend
variiert werden. Wenn die Programmierung in einer Zelle innerhalb
einer Zellenzeile abgeschlossen ist, wird eine weitere Programmierung
dieser Zelle durch Anheben ihres Source- oder Drain-Bereichs von
dem Programmierpegel von null Volt auf einen Sperrpegel von etwa
5 Volt gesperrt. Auf diese Weise wird die Programmierung an dieser
Zelle beendet, während
die Programmierung anderer Zellen entlang der gleichen Zeile fortgesetzt
wird.
-
Die
Ladungspegelzustände
der Ladungsspeicherbereiche 211 und 213 werden
in der gleichen Weise wie entsprechende Bereiche aus den Beispielen
der 12 ausgelesen, wobei die Spannung an der Wortleitung 198 auf
etwa 8 Volt gehalten wird. Der Ladungspegel des mittleren Speicherbereichs 401 wird
danach gelesen, indem das Substrat 183 auf etwa 0 Volt
gehalten wird, eine Spannung von 0 Volt an einen der Source- und
Drain-Bereiche 186 und 187 und
von etwa 1 Volt an den anderen angelegt wird und die Steuergates 192 und 193 auf
etwa 8 Volt gelegt werden. Die Spannung an der Wortleitung 198 wird
variiert, und der Bitleitungsstrom wird überwacht, um die Schwellspannung 403 des
Ladungsspeicherbereichs 401 zu erkennen. Das Löschen der
unter dem Steuergate befindlichen Speicherbereiche 211, 212, 213 und 214 aus 15 erfolgt
entsprechend dem Löschen
der Speicherbereiche aus 12, wie
zuvor angegeben. Das Löschen
des Speicherbereichs 401 in 15 erfolgt
durch Kanallöschung,
beispielsweise durch Anlegen einer ausreichend großen negativen
Spannung an die Wortleitung 198.
-
Wegen
der vorstehend erwähnten
Nutzung unterschiedlicher Steuergate-Spannungspegel, die an die beiden
Steuergates während
des Programmierens des mittleren Bereichs 401 der Speicherzellen
aus 15 angelegt werden, ist es erforderlich, dass
die Spannung an jedem der Control (Steuer-)Gates wie beispielsweise
den Elementen 189–194 des
Arrays aus 10 unabhängig steuerbar sind. Da es üblicherweise
nicht praktikabel ist, auf dem gleichen Schaltungschip wie das Array
einen solch großen
Dekodierer bereitzustellen, wie er erforderlich ist, um die Anzahl
von Steuergates eines großen
Arrays zu behandeln, werden diese bevorzugt in einer Weise zusammengeschaltet,
wie sie schematisch in 16 für einige Speicherzellen einer
Zeile dargestellt ist. Eine solche Verbindung ist weitergehend mit
Bezug auf 6 der zuvor erwähnten US-Patentanmeldung
09/871,333, eingereicht am 31. Mai 2001, beschrieben. Jedes vierte
Steuergate entlang der Zeile ist in diesem Beispiel mit einer gemeinsamen
Steuergate-Leitung verbunden, wodurch die gleichzeitige Programmierung
und das Auslesen eines Ladungsspeicherbereichs jeder zweiten Zelle
entlang der Zeile möglich
sind. Eine Steuergate-Leitung 411 ist mit dem Steuergate 191 und
weiteren verbunden, eine Leitung 412 mit dem Gate 192 und
weiteren, eine Leitung 413 mit den Gates 189, 193 und
weiteren und eine Leitung 414 mit den Steuergates 190, 194 und
weiteren. Die Wortleitung 198 ist mit dem Auswahlgate jeder
der Zellen in der Zeile verbunden, einschließlich den Auswahlgates 198' und 198''. Weitere Zeilen in dem Array weisen
in analoger Weise andere Wortleitungen auf.
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Im
Betrieb wird, Bezug nehmend auf 16, wenn
die Ladungsspeicherbereiche unter den Steuergates 190, 194 und
anderen, die mit der Leitung 414 verbunden sind, programmiert
werden, eine hohe Programmierspannung an die Leitung 414 gelegt,
und an die Leitung 411 wird eine Umgehungsspannung gelegt, die
ausreicht, um Bereiche in dem Kanal unterhalb der Steuergates 191 sowie
weiterer, die mit der Leitung 411 verbunden sind, leitfähig zu machen.
Eine ausreichend niedrige Spannung (beispielsweise eine negative Spannung
von einigen Volt) wird an die Leitungen 412 und 413 gelegt,
die mit den Steuergates in den dazwischen liegenden Zellen verbunden
sind, die nicht programmiert werden, um jeglichen Strom zu unterdrücken, der
ansonsten durch die nicht gewählten
dazwischen liegenden Zellen fließen könnte. Die Wortleitung 198 wird auf
eine geeignete Spannung gelegt, wie zuvor mit Bezug auf 15 diskutiert
worden ist. Auf diese Weise können
alle geradzahligen Zellen entlang einer Wortleitung in einem ersten
Durchlauf programmiert oder gelesen werden, der aus bis zu fünf separaten
Programmiervorgängen
für die
entsprechenden bis zu fünf Speicherbereiche
besteht, und in gleicher Weise können
alle ungeradzahligen Zellen entlang der gleichen Wortleitung in
einem zweiten Durchlauf programmiert oder gelesen werden.
-
Ein
beispielhafter Prozess zum Ausbilden des Arrays aus Speicherzellen,
wie es zuvor mit Bezug auf die 10–13 beschrieben
worden ist, aber mit einer erhöhten
Speicherdichte in der x-Richtung, ist in den Ansichten aus den 17–20 dargestellt.
Diese Ansichten sind entlang eines Schnitts in der x-Richtung eines
Arrays aufgenommen und zeigen eine Abfolge von Prozessschritten.
-
Eine
erste Reihe von Prozessschritten, die in 17 dargestellt
sind, umfasst das Ausbilden einer Schicht 419 aus ONO oder
einem anderen ladungseinfangenden Dielektrikum auf einer Oberfläche 421 eines Substrats 423 auf
einem Bereich des Substrat, auf welchem das Array ausgebildet werden
soll. Als nächstes wird
auf der Schicht 419 in diesem Bereich eine Schicht 425 aus
dotiertem Polysilizium abgeschieden. Darauf folgt die Abscheidung
einer Schicht 427 aus Siliziumnitrid über dem Polysilizium. Als nächstes wird über den Nitridschichtstreifen 427 eine Ätzmaske
ausgebildet, mit die Fotolackstreifen 429, die sich ihrer
Länge nach
in der y-Richtung erstrecken und in der x-Richtung voneinander beabstandet
sind. Der Abstand dieser Streifen in der x-Richtung wird üblicherweise
so klein wie die Auflösungsmöglichkeit
der zur Belichtung des Fotolacks verwendeten Lithographie gestaltet.
-
Eine
nächste
Reihe von Prozessschritten kann mit Bezug auf 18 beschrieben
werden. Die Nitridschicht 427 wird zwischen den Maskenelementen 429 (17)
isotrop weggeätzt,
sodass unter den Maskenelementen befindliche Abschnitte des Nitrids übrig bleiben,
nämlich
Streifen 427, die sich in der y-Richtung erstrecken. 18 zeigt
diese entlang der x-Richtung des Arrays. Die Breite der resultierenden
Streifen 427 wird durch einen unterschneidenden Prozess
während
der Nitridätzung
kleiner ausgeführt
als diejenigen der Streifen 429 der Fotolackmaske. Danach
wird über
der Struktur eine dicke Schicht aus Siliziumdioxid abgeschieden,
und zwar zur Ausfüllung
zwischen den Nitridstreifen 429 sowie über diesen. Dieses Oxid wird
danach anisotrop derart geätzt,
dass Abstandshalter 431 entlang der Seitenwände der
Nitridstreifen 427 übrig
bleiben, und zwar mit Zwischenräumen
zwischen diesen in der x-Richtung, die eine geringere Ausdehnung
als die minimale lithographische Dimension des Prozesses haben.
Eine Regulierung der Höhe
der Nitridschicht 427 sowie der Dicke des abgeschiedenen
Siliziumdioxids werden genutzt, um die Breite der Abstandshalter 431 wie auch
des Zwischenraums zwischen diesen zu regulieren.
-
Danach
wird die Polysiliziumschicht 425 durch die Zwischenräume zwischen
den Oxid-Abstandshaltern 431 hindurch geätzt, was
typischerweise das Ätzen
einer etwaigen Feldisolation einschließt, die zwischen den Streifen
in der y-Richtung vorhanden sein könnte, sodass sich durchgängige Gräben ergeben,
die sich in der y-Richtung erstrecken. Dadurch bleiben Streifen 425' aus Polysilizium übrig, die
sich durchgängig
in der y-Richtung erstrecken. Obgleich die ladungseinfangende dielektrische
Schicht 419 zwischen den Segmenten 425' auch durch
diese Maske entfernt werden kann, braucht sie es nicht und verbleibt
in 19. In jedem Fall werden danach Source- und Drain-Bereiche 433 durch
diese Gräben
hindurch in das Substrat 423 implantiert, indem Ionen auf
die Struktur gerichtet werden. Die Source- und Drain-Bereiche erstrecken
sich danach durchgängig
in der y-Richtung über
das Array hin. Die Oxid-Abstandshalter 431 werden danach
durch einen selektiven Ätzprozess
entfernt. Danach wird eine dicke Schicht aus Siliziumdioxid in den
Gräben
und über
den verbleibenden Nitridstreifen 427 abgeschieden. Dieses
Oxid wird danach durch einen Prozess der chemisch-mechanischen Polierung
(CMP) bis hinunter auf die Oberseiten der Nitridstreifen 427 entfernt,
wobei das Nitrid als CMP-Stopp genutzt wird. Die mit Oxid gefüllten Abschnitte 435 zwischen
den Polysiliziumsegmenten 425' und den Nitridstreifen 427 stellen
das Ergebnis dar.
-
In
einer nächsten
Serie von Schritten, die durch 20 dargestellt
werden, wird das Nitrid 427 durch eine selektive Ätzung entfernt,
bei der die mit Oxid gefüllten
Abschnitte 435 im Wesentlichen an Ort und Stelle verbleiben. Danach
erfolgt eine weitere Ätzung
des Polysiliziums durch die resultierenden Öffnungen zwischen den Oxidabschnitten 435 hindurch.
Dadurch bleiben Control (Steuer-)Gates 425'' aus
dotiertem Polysilizium übrig,
welche sich ihrer Länge
nach in der y-Richtung erstrecken. Bereiche des ladungseinfangenden
Dielektrikums 419, die zwischen diesen Gates freiliegen,
werden ebenfalls entfernt. Als nächstes
wird eine Schicht 437 aus Oxid gewachsen oder abgeschieden
(oder beides), um als ein Auswahlgate-Dielektrikum in Bereichen unterhalb
der auszubildenden Auswahlgates sowie als Isolierung zwischen den
Steuergates und den auszubildenden Wortleitungen zu dienen. Diese
Wortleitungen, wie beispielsweise eine Leitung 439, werden
durch Abscheiden einer zweiten Schicht aus dotiertem Polysilizium über dem
Bereich des Arrays und Entfernen dieser durch eine Maske, bei der
Wortleitungsstreifen übrig
bleiben, die sich ihrer Länge
nach in der x-Richtung erstrecken und die in der y-Richtung beabstandet
sind, ausgebildet.
-
Der
Hauptvorteil der Struktur aus 20 besteht
im Vergleich zu derjenigen Figur aus 11A in der Kompaktheit entlang
der x-Richtung. Folglich erhöht
sich die Anzahl von Ladungsspeicherbereichen in einer Zeile mit
gegebener Länge
beträchtlich,
bis zu einem Faktor zwei.
-
Funktionsweise des Speichersystems
im Allgemeinen
-
Ein
beispielhaftes Speichersystem, in welchem die verschiedenen Aspekte
der vorliegenden Erfindung implementiert werden können, ist
allgemein in dem Blockdiagramm aus 21 dargestellt.
Dieses System ist am spezifischsten auf die Verwendung der zuvor
diskutierten zweiten und dritten Beispielarrays mit einer Längserstreckung
der Control (Steuer-)Gates in y-Richtung ausgerichtet, findet aber
auch Anwendung mit dem ersten Beispiel bei Weglassen der Schaltungen,
welche die Steuergates verbinden.
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Eine
große
Anzahl von einzeln adressierbaren Speicherzellen 11 ist
in einer regelmäßigen Matrix
aus Zeilen und Spalten angeordnet, obgleich sicher auch andere physische
Anordnungen der Zellen möglich
sind. Bitleitungen, die vorliegend derart ausgelegt sind, dass sie
sich entlang der Spalten des Zellenarrays 11 erstrecken,
sind über
Leitungen 15 elektrisch mit einer Bitleitungs-Dekodierer-
und Treiberschaltung 13 verbunden. Wortleitungen, die in
der vorliegenden Beschreibung derart ausgelegt sind, dass sie sich
entlang der Zeilen des Zellenarrays 11 erstrecken, sind über Leitungen 17 elektrisch
mit einer Wortleitungs-Dekodierer- und Treiberschaltung 19 verbunden.
Steuergates, die sich entlang der Spalten von Speicherzellen in
dem Array 11 erstrecken, sind über Leitungen 23 elektrisch
mit einer Steuergate-Dekodierer- und Treiberschaltung 21 verbunden.
Die Steuergates und/oder Bitleitungen können mit ihren jeweiligen Dekodierern
durch Verfahren verbunden werden, die in einer gleichzeitig anhängigen Patentanmeldung
von Harari et al. mit dem Titel "Steering Gate
and Bit Line Segmentation in Non-Volatile Memories", Aktenzeichen 09/871,333,
eingereicht am 31. Mai 2001, beschrieben sind, wobei diese Anmeldung
hier durch diese Bezugnahme einbezogen wird. Jeder der Dekodierer 13, 19 und 21 erhält über einen
Bus 25 Speicherzellenadressen von einem Speicher-Controller 27. Die
Dekodierer- und Treiberschaltungen sind außerdem über jeweilige Steuerungs- und
Zustands-Signalleitungen 29, 31 und 33 mit
dem Controller verbunden. Spannungen, die an die Steuergates und
die Bitleitungen angelegt werden, werden über einen Bus 22 koordiniert,
der die Steuergate- und Bitleitungs-Dekodier- und Treiberschaltungen 13 und 21 verbindet.
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Der
Controller 27 kann über
Leitungen 35 mit einer (nicht gezeigten) Host-Einrichtung
verbunden werden. Der Host kann einen Personalcomputer, einen Notebook-Computer,
eine digitale Kamera, ein Audioabspielgerät, verschiedene andere tragbare
elektronische Einrichtungen und dergleichen darstellen. Das Speichersystem
aus 21 wird üblicherweise
in einer Karte implementiert, und zwar entsprechend einem von mehreren
existierenden technischen und elektrischen Standards, beispielsweise
einem gemäß PCMCIA,
der CompactFlashTM Association, der MMCTM Association und anderen. Wenn die Schaltung
in einem Kartenformat vorliegt, enden die Leitungen 35 in
einem Verbinder an der Karte, welcher eine Schnittstelle mit einem komplementären Verbinder
der Host-Einrichtung
bildet. Die elektrische Schnittstelle vieler Karten entspricht dem
ATA-Standard, bei
welchem das Speichersystem für
den Host erscheint, als wäre
es ein Magnetplattenlaufwerk. Es existieren auch andere Schnittstellenstandards
für Speicherkarten.
Alternativ zu dem Kartenformat werden Speichersysteme der in 21 gezeigten
Art dauerhaft in die Host-Einrichtung eingebettet.
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Die
Dekodierer- und Treiberschaltungen 13, 19 und 21 erzeugen
geeignete Spannungen in ihren jeweiligen Leitungen des Arrays 11,
wie über
den Bus 25 adressiert, entsprechend den Steuersignalen
auf jeweiligen Steuerungs- und Zustandsleitungen 29, 31 und
33, um Programmier-, Lese- und Löschfunktionen auszuführen. Etwaige
Zustandssignale, darunter Spannungspegel und andere Arrayparameter,
werden von dem Array 11 für den Controller 27 über die
gleichen Steuerungs- und Zustandsleitungen 29, 31 und 33 bereitgestellt.
Eine Mehrzahl von Leseverstärkern
in der Schaltung 13 empfängt Strom- oder Spannungspegel, welche die Zustände adressierter
Speicherzellen in dem Array 11 anzeigen, und stellt während eines
Lesevorgangs für
den Controller 27 Informationen über diese Zustände über Leitungen 41 bereit. Üblicherweise
wird eine große
Anzahl solcher Leseverstärker
genutzt, damit es möglich
ist, die Zustände
einer großen
Anzahl von Speicherzellen parallel zu lesen. Während der Lese- und Programmiervorgänge wird
typischerweise eine Zellenzeile gleichzeitig über die Schaltung 19 adressiert,
um in der adressierten Zeile auf eine Anzahl von Zellen zuzugreifen,
die durch die Schaltungen 13 und 21 ausgewählt werden.
Bei einer Ausführungsform
werden während
eines Löschvorgangs
sämtliche
Zellen in jeder von vielen Zeilen zusammen als ein Block adressiert, und
zwar zur gleichzeitigen Löschung.
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Das
Speicherzellenarray des Systems aus 21 ist
wünschenswerterweise
in Segmente unterteilt. Wie anhand des zuvor beschriebenen zweiten
und dritten Beispiels zu erkennen sein wird, können sich die Source-Bereiche,
Drain-Bereiche und Steuergates ohne Begrenzung in der y-Richtung über das
gesamte Array hin erstrecken, soweit sie nicht segmentiert sind.
Diese dielektrischen Arrays können
in Segmente unterteilt werden, die sich jeweils nur über einen
Abschnitt der Ausdehnung des vollständigen Arrays in der y-Richtung hin
erstrecken. Die Source- und Drain-Bereiche sind an einem Ende eines
Segments über
Schalttransistoren mit globalen Bitleitungen verbunden, die normalerweise
aus Metall bestehen. Die Steuergates können in analoger Weise über Schalttransistoren
mit globalen Steuerleitungen verbunden sein. Alternativ können die
Steuergates mit einer Steuergate-Leitung verbunden sein, die in
der Weise, wie zuvor mit Bezug auf 16 beschrieben
worden ist, busbildend mit dem Segment verknüpft ist. Während der Programmier-, Lese-
oder Löschvorgänge ist üblicherweise
ein ausgewähltes
Segment gleichzeitig mit einem Satz von globalen Bitleitungen verbunden,
ebenso wie mit entweder einem Satz von globalen Steuerleitungen
oder einer zugehörigen busbildenden
Steuergate-Leitung, in Abhängigkeit
von der Ausführungsform
der Segmentierung, die genutzt wird. Eine solche Segmentierung ist
mit Bezug auf 10C des vorstehend erwähnten US-Patents
5,712,180 beschrieben.
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Die
Funktionsweise eines Speichersystems wie des in 21 darstellten
ist in zuvor angegebenen Patenten und anhängigen Anmeldungen sowie in
anderen Patenten und anhängigen
Anmeldungen, die der SanDisk Corporation übertragen sind, welche Abtretungsempfänger der
vorliegenden Anmeldung ist, beschrieben. Diejenigen der zitierten
Dokumente, welche die Struktur, Prozessgestaltung oder Funktionsweise eines
Speichersystems beschrieben, bei welchem Floating Gates als Speicherelemente
genutzt werden, werden als relevant für die Implementierung der Systeme,
bei denen anstelle der Floating Gates dielektrische Speicherelemente
genutzt werden, zu erkennen sein. Außerdem beschreibt die US-Patentanmeldung
mit dem Aktenzeichen 09/793,370, eingereicht am 26. Februar 2001
(Veröffentlichungsnummer
2002/0118574) ein Datenprogrammierverfahren, das sich auf Systeme
mit sowohl Floating Gate- als auch dielektrischen Speicherelementen
anwenden lässt.
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Viertes Speicherzellenbeispiel
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Bei
einem vierten Beispiel, das in den 22–24 dargestellt
ist, sind die Verfahren der dielektrischen Speicherung auf ein NAND-Array
angewandt, wobei die Version mit Floating Gates desselben allgemein zuvor
im Hintergrund beschrieben worden ist. Leitfähige Wortleitung 241–244,
mit Längserstreckung
in x-Richtung und in y-Richtung beabstandet, erstrecken sich quer
zu Streifen 245–249 aus
ladungsspeicherndem Dielektrikum und dazwischen liegenden Isolationsbereichen 251–254,
die aus einem Dielektrikum in Gräben
des Halbleitersubstrats 257 ausgebildet sind, wie am besten
in dem Querschnitt aus 23A zu
sehen ist. Die dielektrischen Streifen 245–249 weisen
eine Längserstreckung
in y-Richtung auf und sind in der x-Richtung voneinander beabstandet,
wobei zwischen diesen einer der dielektrischen Isolationsbereiche 251–254 angeordnet ist.
Die dielektrischen Bereiche 251–254 sind typischerweise
durch typische STI-Verfahren (Shallow Trench Isolation; dt.: Flachgrabenisolation)
ausgebildet. Stattdessen können
auch alternative Verfahren zum Bereitstellen einer elektrischen
Isolation zwischen benachbarten Spalten von Speicherzellen genutzt
werden.
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Die
dielektrischen Streifen 245–249 sind direkt auf
der Oberfläche
des Substrats 257 ausgebildet. Das dielektrische Material
sowie andere Eigenschaften entsprechen vorzugsweise einem der beiden
zuvor mit Bezug auf die 6A und 6B beschriebenen.
Die Wortleitungen 241–244 sind
ihrerseits in Bereichen, die zu den Ladungsspeicherbereichen werden,
direkt auf der Oberseite dieser dielektrischen Streifen angeordnet. Die
Ladungsspeicherbereiche 265–267 sind in 23A entlang der Wortleitung 242 angegeben,
und die Bereiche 269, 265, 271 und 272 in 23B entlang des dielektrischen Streifens 246.
Dotierte Source- und Drain-Bereiche sind in Oberflächenbereichen
des Substrats 257 zwischen den Wortleitungen und dem Isolationsdielektrikum
ausgebildet. Zum Beispiel sind die Source- und Drain-Bereiche 261–263 zwischen
Wortleitungen einer Spalte, die zwischen dielektrischen Isolationsbereichen 251 und 252 ausgebildet
ist, angeordnet. Diese Spalte bildet einen Strang aus in Reihe geschalteten
Speicherzellen, wie in der Querschnittsansicht aus 23B gezeigt ist und durch ein elektrisches Äquivalenzschaltungsschema
in 24 dargestellt ist. An jedem Ende des Strangs
befindet sich ein umschaltender Auswahltransistor, der in 23B an einem Ende mit einem Gate 275 und
an dem anderen Ende mit einem Gate 277 gezeigt ist. Anschlüsse 279 und 281 bilden elektrische
Enden des Strangs aus Speicher- und Auswahltransistoren. Einer dieser
Anschlüsse
ist üblicherweise
mit einer einzelnen Bitleitung verbunden, und der andere mit einem
gemeinsamen Potential. In einem typischen Speicherzellenarray ist
eine große
Anzahl solcher Transistorspaltenstränge vorhanden, die in Spalten
angeordnet sind, welche sich in der y-Richtung erstrecken.
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Die 22–23B stellen die Nutzung eines dielektrischen Ladungsspeichermaterials
in einer speziellen NAND-Speicherzellenarray-Struktur dar. Es wird
zu erkennen sein, dass das dielektrische Ladungsspeichermaterial
in anderen speziellen NAND-Arraystrukturen auch als Ladungsspeicherelement
dienen kann.
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Typischerweise
wird bei existierenden NAND-Arrays mit Speicherzellen mit leitfähigen Floating
Gates als Speicherelementen eine Gruppe von Speicherzellen, und
zwar eine Zelle aus jedem von mehreren solchen Spaltensträngen, die
sich in einer ausgewählten
gemeinsamen Zeile befindet, zum gleichzeitigen Lesen oder Programmieren
ausgewählt.
Die Zeile wird ausgewählt,
indem geeignete Spannungen an die Wortleitungen angelegt werden.
Während
eines Lesevorgangs werden die Wortleitungen der Zeilen in den zugehörigen NAND-Strängen auf
eine relativ hohe Spannung gehoben, um die Speicherzellentransistoren
in diesen Zeilen entlang jedem der beteiligten Stränge hochgradig
leitfähig
zu machen, mit Ausnahme der einen Zeile von Zellen, die gelesen
werden soll. Während
eines Programmiervorgangs wird die Spannung der Wortleitung der ausgewählten Zeile
in den zugehörigen
Nand-Strängen
auf eine höhere
Spannung im Vergleich zu den Wortleitungen der nicht ausgewählten Zeilen
der zugehörigen
NAND-Stränge
gehoben. Analog werden die Auswahltransistoren an den Enden der
Stränge
von ausgewählten
Zellenspalten geeignet vorgespannt, und an deren Endanschlüsse werden
geeignete Spannungen angelegt, um die gewünschte Lese- oder Programmierfunktion
auszuführen.
Die gleiche Prozedur kann auf ein NAND-Array aus Speicherzellen
mit dielektrischen Speichermedien wie demjenigen aus den 22–24 angewandt
werden.
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Wie
bei den anderen zuvor beschriebenen Beispielen beeinflusst die in
dem Dielektrikum einer Speicherzelle gespeicherte Ladung die Schwellspannung
dieser Zelle. Zum Beispiel legt der Pegel der Ladung, die in dem
Bereich 265 des dielektrischen Streifens 246 gespeichert
ist, den Schwellspannungspegel für
den Speicherzellentransistor fest, der durch diesen Bereich, die
angrenzenden Source- und Drain-Bereiche 261 und 262,
einen Abschnitt des Substrats zwischen Source und Drain, der den
Kanal der Zelle bildet, und einen Abschnitt der Wortleitung 242,
die über
dem Kanal angeordnet ist, gebildet wird. Jeder der Ladungsspeicherbereiche
der Speicherzelle kann in zwei Zuständen oder in mehr als zwei
Zuständen
betrieben werden, wie bereits zuvor für die anderen Beispiele beschrieben
worden ist.
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Ein
Prozess zum Ausbilden der in den 22 bis 23B dargestellten NAND-Struktur umfasst zunächst das
Ausbilden einer Schicht aus dem ladungsspeichernden dielektrischen
Material wie beispielsweise ONO über
der gesamten Fläche
des Substrats, die durch das Array eingenommen werden soll. Eine
Maske aus Siliziumnitridmaterial wird auf der Oberseite der ONO-Schicht
ausgebildet, um parallele, längliche
Gräben in
dem Substrat zu definieren, die genutzt werden, um benachbarte NAND-Stränge zu isolieren.
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Durch
einen Ätzschritt
wird danach durch Öffnungen
der Maske hindurch die dielektrische Schicht entfernt und es werden
Gräben
in dem Substrat ausgebildet. Danach wird über der Struktur Siliziumoxid
abgeschieden, um die Gräben
und die Öffnungen
der Maske auszufüllen. Überschüssiges Oxid
wird entfernt, worauf die Entfernung des Maskenmaterials aus Siliziumnitrid
folgt. Das Ergebnis ist die Struktur, die in den 23A und 23B gezeigt
ist, ohne die Wortleitungen (WLs). Danach werden die Wortleitungen
ausgebildet, indem eine Schicht aus dotiertem Polysiliziummaterial über zumindest
der Fläche
des Arrays abgeschieden wird und danach Abschnitte des Materials
durch eine weitere Maske hindurch weggeätzt werden, sodass die Wortleitungen übrig bleiben,
wie sie in den 23A und 23B gezeigt
sind. Danach kann durch die ladungsspeichernde dielektrische Schicht
hindurch eine Ionenimplantation in Bereiche des Substrats erfolgen, die
zwischen dem dicken Isolationsdielektrikum und den Wortleitungen
freiliegend verbleiben, um dadurch die Source- und Drain-Bereiche
auszubilden.
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Ein
weiterer Prozess zum Ausbilden eines geringfügig anderen dielektrischen
NAND-Speicherarrays wird
durch die 25A, 25B und 25C veranschaulicht. Diese Ansichten zeigen die
Entwicklung der Struktur entlang einer Schnittlinie VII-VII der
Draufsicht aus 22. Die Bezugszeichen der Elemente
aus den 25A–25C,
die den Elementen aus den 22–23B entsprechen, sind die gleichen, mit einem angefügten Doppelstrich
('').
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In
einer ersten Reihe von Prozessschritten, die in 25A veranschaulicht sind, wird auf der Oberfläche des
Substrats 257'' Siliziumnitrid
abgeschieden, üblicherweise
nach dem Aufwachsen einer dünnen Schicht 296 aus
Siliziumdioxid auf der Substratoberfläche 257''.
Danach wird auf der Nitridschicht eine Maske ausgebildet, mit Öffnungen
mit Längserstreckung
in der y-Richtung (22), und durch die Maske hindurch wird
die Nitridschicht weggeätzt,
sodass Nitridstreifen 291–295 übrig bleiben,
die eine Längserstreckung
in der y-Richtung aufweisen und in der x-Richtung voneinander beabstandet
sind. Das Substrat wird dann in den Zwischenräumen zwischen den Nitridstreifen,
die als Maske dienen, geätzt,
wodurch Isolationsgräben
in dem Substrat ausgebildet werden. Diese Gräben (25B)
werden danach mit Siliziumoxid gefüllt, indem über der Struktur eine dicke
Oxidschicht abgeschieden wird und diese danach derart entfernt wird,
dass die Abschnitte 251'', 252'', 253'' und 254'' übrig bleiben, welche diese
Substratgräben
ausfüllen
und sich geringfügig über die Substratoberfläche hinaus
erstrecken.
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Eine
nächste
Reihe von Schritten wird durch 25C veranschaulicht.
Die Nitridstreifen 291–295 werden
danach durch eine selektive Ätzung
entfernt, bei der das Grabenoxid zwischen diesen sowie die Substratoberfläche unter
diesen größtenteils
unangegriffen bleiben. Danach wird eine Schicht 297 aus
einem ladungsspeichernden Dielektrikum, wie beispielsweise ONO, über der
gesamten Fläche
des Speicherzellearrays ausgebildet, welche die freiliegenden Bereiche
der Substratoberfläche
und die Abschnitte des Isolationsdielektrikums, die sich über die
Substratoberfläche
hinaus erstrecken, abdeckt. Danach werden Wortleitungen ausgebildet,
indem eine Schicht aus dotiertem Polysiliziummaterial über der
gesamten Fläche
abgeschieden wird, auf der Polysiliziumschicht eine Maske ausgebildet
wird, mit Öffnungen,
die eine Längserstreckung
in x-Richtung aufweisen und in der y-Richtung voneinander beabstandet
sind, und danach durch die Maskenöffnungen hindurch das Polysilizium
entfernt wird. Dadurch bleiben die Wortleitungen übrig, die
sich quer zu der Struktur erstrecken, einschließlich der Wortleitung 242'' aus 25C.
Danach können
die Source- und Drain-Bereiche des Substrats (in den Ansichten der 25A–25C nicht gezeigt) durch die ladungsspeichernde
dielektrische Schicht 297 hindurch, zwischen den Wortleitungen
und dem Isolationsoxid, die als Implantationsmaske dienen, implantiert
werden.
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Es
ist zu erkennen, dass sich bei der resultierenden Struktur aus 25C die ladungsspeichernde dielektrische Schicht 297 über die
gesamte Fläche
des Arrays hin erstreckt, während
bei derjenigen aus den 23A und 23B diese dielektrische Schicht auf Streifen zwischen
den dicken dielektrischen Isolationsschichten begrenzt ist. In beiden
Fällen
wird über
den Kanälen
der NAND-Speichertransistoren, wo Ladung gespeichert werden muss,
eine dielektrische Ladungsspeicherschicht bereitgestellt.
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Ein
noch weiterer Prozess zum Ausbilden eines etwas anderen NAND-Arrays
ist in den 26A–26D dargestellt.
Die 26A–26C zeigen
die Entwicklung der Struktur entlang der Schnittlinie VII-VII aus
der Draufsicht von 22, während 26D die
dazwischen liegende Struktur aus 26C entlang
der orthogonalen Schnittlinie VIII-VIII zeigt. Ein grundlegender
Unterschied bei dem Prozess aus den 26A–26D besteht in der Ausbildung einer Substratätzmaske
mit Streifen aus Polysilizium anstatt aus Nitrid, wobei Abschnitte
dieser Streifen in Bereichen der Speicherzellen danach als Teil
der Wortleitungen beibehalten werden. Außerdem ist die resultierende
dielektrische Ladungsspeicherschicht nicht über das gesamte Speicherzellenarray
hin durchgängig.
Die Bezugszeichen für
Elemente, die denjenigen aus den 22–25C entsprechen, sind in den 26A–26D die gleichen, mit einem angefügten Dreifachstrich
(''').
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Eine
erste Reihe von Prozessschritten ist in 26A veranschaulicht.
Auf der Oberfläche
des Siliziumsubstrats 257''' wird eine Schicht 469 aus
einem ladungseinfangenden Dielektrikum, beispielsweise ONO, ausgebildet.
Danach wird auf der dielektrischen Schicht 469 über der
Fläche
des Speicherzellenarrays eine Schicht aus dotiertem Polysilizium
abgeschieden. Als nächstes
wird auf dem Polysilizium eine Schicht aus Siliziumnitrid abgeschieden.
Danach wird eine Maske ausgebildet, um Öffnungen in die Nitrid- und
die Polysiliziumschicht zu ätzen,
die eine Längserstreckung
in y-Richtung aufweisen (22). Danach
erfolgt diese Ätzung.
Wie in 26A gezeigt ist, bleiben dadurch
Polysiliziumstreifen 471–475, abgedeckt mit
Nitrid 477, übrig,
die eine Längserstreckung
in der y-Richtung aufweisen und in der x-Richtung voneinander beabstandet sind.
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Wie
in 26B gezeigt ist, besteht ein nächster Schritt darin, in den
Zwischenräumen
zwischen den Polysilizium/Nitridstreifen, die als eine Maske dienen,
die dielektrische Schicht 469 und das Substrat 257''' wegzuätzen, wodurch
Isolationsgräben
in dem Substrat ausgebildet werden. Diese Gräben werden danach mit Siliziumoxid
gefüllt,
durch Abscheiden einer dicken Oxidschicht, die sich durch die Zwischenräume zwischen den
Polysilizium/Nitridstreifen hindurch in die Gräben hinein sowie über diesen
erstreckt. Dieses Oxid wird danach durch CMP bis hinunter auf die
Nitridschicht 477 entfernt, wodurch Oxidabschnitte 251''', 252''', 253''' und 254''' übrig bleiben,
welche die Substratgräben
bis hinauf zu der Oberseite des verbleibenden Nitrits 477 füllen.
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Eine
nächste
Reihe von Schritten wird durch 26C veranschaulicht.
Zunächst
wird das Nitrid 477 durch eine selektive Ätzung entfernt,
bei der die Oberseiten der Polysiliziumstreifen 471–475 freiliegend
verbleiben. Danach wird über
der Arraystruktur eine zweite Schicht aus dotiertem Polysilizium
abgeschieden, wobei ein direkter Kontakt mit den freiliegenden Oberseiten
der Polysiliziumstreifen 471–475 und Abschnitten
der Oxidstreifen 251'''–254''', die sich über die
Polysiliziumstreifen hinaus erheben, hergestellt wird. Als Ergebnis werden
die Wortleitungen 241'''–244''' ausgebildet,
wie am besten durch 26D gezeigt wird, und zwar durch Ätzen dieser
zweiten Polysiliziumschicht in Streifen 481–484,
die eine Längserstreckung
in x-Richtung aufweisen und in der y-Richtung voneinander beabstandet
sind. Mit diesem Ätzschritt
werden außerdem
Abschnitte der Polysiliziumstreifen 471–475 in den Zwischenräumen zwischen
den Streifen 481–484 entfernt,
wodurch getrennte Abschnitte 471'–474' dieser Streifen übrig bleiben,
die durch die darüber
liegenden Streifen 481–484 aus
der zweiten Polysiliziumschicht verbunden sind. Source- und Drain-Bereiche
wie etwa die Bereiche 261'''–263''' (26D) werden danach in das Substrat 257''' implantiert,
durch das ladungsspeichernde Dielektrikum in den Zwischenräumen zwischen
den Wortleitungen 241'''–244''' hindurch.
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Fünftes Speicherzellenbeispiel
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Ein
weiteres NAND-Array ist in den 27 und 28 dargestellt.
Die Struktur dieses fünften
Beispiels unterscheidet sich von dem vierten Beispiel hauptsächlich darin,
dass die Source- und
Drain-Diffusionsbereiche entlang der NAND-Speicherzellenstränge zwischen
den Wortleitungen weggelassen sind und ein weiterer Satz von Wortleitungen
an diesen Stellen hinzugefügt
ist. Infolgedessen verdoppelt sich nahezu die Anzahl der unabhängig adressierbaren
dielektrischen Ladungsspeicherbereiche entlang der NAND-Stränge der
gleichen Länge
in der y-Richtung über
das Array hin bei Nutzung eines Prozesses mit der gleichen minimal auflösbaren Elementgröße. Die
Anzahl der Wortleitungen und somit die Anzahl der unabhängig programmierbaren
dielektrischen Ladungsspeicherbereiche in einzelnen NAND-Strängen ist
größer als
zwei und kann auch 8, 16, 32 oder mehr betragen, aber in etwa einer
Hälfte
der Länge
der herkömmlichen
NAND-Stränge
mit der gleichen Anzahl von Ladungsspeicherbereichen.
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27 stellt
eine Draufsicht eines kleinen Teils des fünften Beispielarrays dar, und 28 zeigt
einen Querschnitt durch einen der Speicherzellenstränge sowie
die Auswahltransistoren an jedem Ende dieses Strangs. Das Array
ist auf einem Halbleitersubstrat 301 mit einer Oberfläche 303 ausgebildet.
Eine Mehrzahl von ladungsspeichernden dielektrischen Streifen 305–309 weist
eine Längserstreckung
in der y-Richtung über das
Array hin auf und ist in der x-Richtung voneinander beabstandet,
zwischen tiefen Oxidisolationsbereichen 311–314,
die ebenfalls eine Längsausdehnung
in der y-Richtung aufweisen. Die Isolationsbereiche 311–314 können im
Wesentlichen die gleichen wie die Bereiche 251–254 (23A) oder 251''–254'' (25C)
des vierten Beispiels sein. Die ladungsspeichernden dielektrischen
Streifen 305–309 können in
der x-Richtung zwischen den Oxidisolationsbereichen physisch getrennt
sein, ähnlich
dem, was in 23A für das vierte Beispiel gezeigt
ist, oder können
Teil einer durchgängigen
dielektrischen Schicht sein, die sich über die Oxidisolationsbereiche
hin erstreckt, wie in 25C gezeigt
ist. Ein Schnitt IX-IX durch 27, obgleich
nicht speziell gezeigt, kann im Wesentlichen demjenigen aus diesen
beiden Figuren gleichen. Diese Merkmale können für die vierten und fünften Beispiele
gleich sein.
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Der
Hauptunterschied zwischen den beiden besteht jedoch in der Konfiguration
der Wortleitungen 317–323,
die eine Längsausdehnung
in der x-Richtung aufweisen, wie zuvor, die aber in der y-Richtung
unmittelbar aneinander angrenzend gepackt sind, mit einem geeigneten
Dielektrikum dazwischen. Die Wortleitungen sind nicht durch die
Source- und Drain-Bereiche der Speicherzelle getrennt, wie sie es
bei dem vorstehenden vierten Beispiel sind. Tatsächlich sind, wenn die Wortleitungen
in der y-Richtung nebeneinander angeordnet sind, die Source- und
Drain-Bereiche nicht erforderlich. Diese Bereiche sind bei dem vierten
Beispiel nicht direkt mit einer externen Spannung verbunden, sondern
stellen vielmehr einen leitfähigen
Pfad entlang dieser Intervalle jedes NAND-Strangs zwischen ladungsspeichernden
Elementen bereit. Die Wortleitungen und die Ladungsspeicherbereiche
unter diesen kontrollieren gemeinsam die Leitfähigkeit des Substratkanals
unter sich. Der Ersatz der Source- und Drain-Bereiche bei diesem
fünften
Beispiel durch zusätzliche
Wortleitungen führt
dazu, dass die Wortleitungen und die Ladungsspeicherbereiche unter
diesen die Leitfähigkeit
des Substratkanals dort kontrollieren, wo in dem vorherigen vierten
Beispiel die Source- und Drain-Bereiche vorhanden sind. Außerdem verdoppelt
sich die Dichte der Ladungsspeicherbereiche entlang der dielektrischen
Streifen, wie durch die Ladungsspeicherbereiche 327–333 in
einem NAND-Strang aus den 27 und 28 dargestellt
wird.
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Bezug
nehmend auf 28 umfasst ein externer Anschluss
eines Speicherzellenstrangs an entgegengesetzten Enden des Strangs
Source- und Drain-Diffusionsbereiche 341 und 343,
die an jeweiligen Anschlüssen 345 und 347 jeweils
mit einer globalen Bitleitung (nicht gezeigt) und einem gemeinsamen
Potential wie beispielsweise Masse verbunden sind. Dieser Anschluss
wird ermöglicht
durch Spannungen GC0 and GC1, die an jeweilige Control Gates 349 und 351 an
entgegengesetzten Enden des Strangs angelegt werden. Die Control
Gates 349 und 351 sind vorzugsweise unmittelbar
angrenzend an die Wortleitungen 353 und 355, die
sich an den Enden des Strangs befinden, angeordnet.
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Eine
Prozesstechnologie zum Ausbilden der Struktur, die allgemein durch
die 27 und 28 dargestellt
ist, wird mit Bezug auf die Querschnittsansichten aus den 29A und 29B erklärt. Den
Ausgangspunkt kann eine der alternativen Strukturen aus dem vierten
Beispiel darstellen, die in den 23A oder 25C dargestellt sind, wobei aber die Source- und
Drain-Implantationen weggelassen sind. Auf dieser Stufe befinden
sich die Wortleitungen 317, 319, 321 und 323 an
ihrer Stelle über
durchgängigen
ladungsspeichernden dielektrischen Streifen 305–309,
aber ein erster zusätzlicher
Schritt besteht darin, zwischen den Wortleitungen das Dielektrikum
von der Substratoberfläche 303 zu
entfernen, sodass eine neue dielektrische Schicht 361,
vorzugsweise aus ONO, über
der gesamten Struktur ausgebildet werden kann. Die Schicht 361 dient
dann als das ladungsspeichernde Dielektrikum unter zusätzlich auszubildenden
Wortleitungen und stellt eine dielektrische Schicht zwischen diesen
zusätzlichen
Wortleitungen und den existierenden Wortleitungen 317, 319, 321 und 323 bereit.
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Ein
nächster
Schritt besteht darin, eine Schicht 365 aus dotiertem Polysilizium
oder einem anderen geeigneten leitfähigen Material auf der Oberseite
der dielektrischen Schicht 361 und in Konformität mit dieser über der
gesamten Fläche
des Arrays abzuschneiden. Danach wird auf deren Oberseite eine Maske
zum Ätzen
der Polysiliziumschicht 365 ausgebildet. Bei der Herstellung
dieser Maske können
zunächst
parallele Streifen 367 aus einem Oxid- oder Nitrid-Dielektrikum
ausgebildet werden, die eine Längsausdehnung
in der x-Richtung aufweisen und in der y-Richtung voneinander beabstandet
sind, um Abschnitte der Polysiliziumschicht 365 zwischen
den Wortleitungen 317, 319, 321 und 323 abzudecken.
Die dielektrischen Streifen 367 werden vorzugsweise ausgebildet,
indem eine Schicht aus einem Dielektrikum über der gesamten Polysiliziumschicht 365 abgeschieden
wird und danach diese Schicht in Streifen 367 geätzt wird,
und zwar unter Verwendung einer Fotolackmaske auf der Oberseite
der Oxidschicht. Als nächstes
werden entlang der Ränder der
Streifen 367 Abstandshalter 369 aus einem Oxid
ausgebildet, um die Zwischenräume
zwischen diesen zu verschmälern.
Ein standardmäßiges Verfahren
zum Ausbilden der Abstandshalter 369 besteht darin, eine
weitere Schicht aus einem Dielektrikum über den dielektrischen Streifen 367 abzuscheiden
und danach diese weitere Schicht anisotrop wegzuätzen, sodass die Abstandshalter 369 übrig bleiben.
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Ein
nächster
Schritt besteht darin, die Polysiliziumschicht 365 durch
die Maske 367, 369 hindurch zu ätzen, sodass
Wortleitungen 318, 320 und 322 übrig bleiben,
die in der y-Richtung zwischen den Wortleitungen 317, 319, 321 und 323 angeordnet
sind, wie in 29B gezeigt ist. Die dielektrische
Maske 367, 369 kann dann, wie gezeigt, entfernt
werden, es ist aber nicht immer notwendig, dies zu tun. Da die Fotolackmaske,
die genutzt wird, um die maskierenden dielektrischen Streifen 367 auszubilden,
nicht von selbst in der y-Richtung mit den Wortleitungen 317, 319, 321 und 323 ausgerichtet
ist, werden die Zwischenräume
zwischen den dielektrischen Streifen 367 durch Nutzung
der Abstandshalter 369 schmaler ausgeführt als die minimal lithographisch
auflösbare
Dimension des Prozesses. Aber selbst bei einer geringfügigen Fehlausrichtung
der Fotolackmaske, wie sie gelegentlich auftreten wird, werden die
resultierenden Wortleitungen 318, 320 und 322 die Zwischenräume zwischen
benachbarten Wortleitungen 317, 319, 321 und 323,
so wie diese durch die dielektrische Schicht 361 abgedeckt
sind, vollständig
ausfüllen.
Dies ist der Fall, weil die Wortleitungen 318, 320 und 322 einzeln
in der y-Richtung breiter ausgeführt
werden, als es notwendig ist, um die Zwischenräume zwischen den Wortleitungen 317, 319, 321 und 323 auszufüllen, falls
eine perfekte Ausrichtung sichergestellt werden könnte.
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Ein
alternatives Verfahren zum Ausbilden der zusätzlichen Wortleitungen wird
durch die 30A und 30B veranschaulicht.
Es erfolgen verschiedene Schritte, bevor eine zweite Schicht 371 aus
dotiertem Polysilizium abgeschieden wird. Die Wortleitungen 317, 319, 321 und 323 aus
Polysilizium werden jeweils durch Oxidschichtstreifen 373 abgedeckt,
welche wiederum durch Nitridstreifen 375 abgedeckt werden.
Die Streifen 373 und 375 werden vorzugsweise ausgebildet,
indem die gesamte erste Polysiliziumschicht mit diesen zwei Schichten
abgedeckt wird, bevor sie in die einzelnen Wortleitungen 317, 319, 321 und 323 geätzt wird.
Alle drei Schichten (das Polysilizium, das Oxid und das Nitrid)
werden dann zusammen geätzt,
sodass sich als Ergebnis die mehreren Wortleitungsstreifen ergeben,
die in 30A dargestellt sind. Danach
wird eine Schicht 373 aus einem Dielektrikum wie beispielsweise
ONO konform zu den freiliegenden Oberflächen über der Arrayfläche ausgebildet. Über der
dielektrischen Schicht 377 wird die zweite Schicht 371 aus
dotiertem Polysilizium abgeschieden.
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Die
zweite Polysiliziumschicht 371 wird dick genug ausgeführt, um
vollständig
die Zwischenräume
zwischen den Wortleitungen 317, 319, 321 und 323 auszufüllen. Überschüssiges Polysilizium
wird danach durch einen Schritt des chemisch-mechanischen Polierens
(CMP) entfernt, bei dem die Nitridstreifen 375 als Stopper genutzt
werden. Das Ergebnis stellen die zusätzlichen Wortleitungen 318, 321 und 322 dar,
wie sie in 30B gezeigt sind. Zusätzlich zu
dem CMP-Schritt kann nachfolgend ein Ätzschritt ausgeführt werden,
um sicherzustellen, dass die Polysiliziumstreifen 318, 321 und 322 vollständig elektrisch
voneinander isoliert sind, und das kann dazu führen, dass die Dicke dieser
Streifen geringfügig
reduziert wird.
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Speichersysteme, bei denen
ein Array aus Speicherzellen gemäß dem vierten
oder fünften
Beispiel genutzt wird
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Ein
weiteres Beispiel für
ein Speichersystem, in welchem die verschiedenen Aspekte der vorliegenden Erfindung
implementiert werden können,
wird durch das Blockdiagramm aus 31 dargestellt.
Das Speicherzellenarray 1 umfasst eine Mehrzahl von Speicherzellen,
die in einer Matrix angeordnet sind, welche durch eine Spalten-Steuerschaltung 2,
eine Zeilen-Steuerschaltung 3, eine gemeinsame Source-Steuerschaltung 4 und
eine gemeinsame p-Wannen-Steuerschaltung 5 gesteuert wird.
Dieses System ist insbesondere geeignet zur Verwendung eines Speicherzellenarrays 1,
das einen NAND-Typ gemäß den zuvor
beschriebenen vierten und fünften
Beispielen darstellt.
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Eine
Steuerschaltung 2 ist mit Bitleitungen (BL) des Speicherzellenarrays 1 verbunden,
um Daten zu lesen, die in den Speicherzellen gespeichert sind, um
während
eines Programmiervorgangs einen Zustand der Speicherzellen herzustellen
und um die Potentialpegel der Bitleitungen (BL) zu steuern, um die
Programmierung zu begünstigen
oder die Programmierung zu sperren. Ein Anschluss jedes Strangs
der zuvor beschriebenen NAND-Speicherzellen kann beispielsweise
mit einer der Bitleitungen verbunden werden, und der andere Anschluss
des Strangs mit einem gemeinsamen Potential wie beispielsweise Masse.
Die Zeilensteuerschaltung 3 ist mit Wortleitungen (WL)
verbunden, um Lese- oder Programmierspannungen an die Wortleitungen anzulegen.
Diese Spannungen, kombiniert mit den BitleitungsPotentialpegeln,
die durch die Spalten-Steuerschaltung 2 kontrolliert werden,
bewirken, dass ausgewählte
Speicherzellen entlang einer der Wortleitungen parallel gelesen
oder programmiert werden. Außerdem
wird durch die Schaltungen 2 eine Löschspannung an einen p-Bereich
angelegt, auf welchem die Speicherzellen ausgebildet sind. Die gemeinsame
Source-Steuerschaltung 4 kontrolliert
eine gemeinsame Source-Leitung (in 31 als "c-Source" bezeichnet), die
mit den Speicherzellen verbunden ist. Die c-p-Wannen-Steuerschaltung 5 kontrolliert
die gemeinsame p-Wannen-Spannung.
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Die
Daten, die in den Speicherzellen gespeichert sind, werden durch
die Spalten-Steuerschaltung 2 ausgelesen
und werden über
interne E/A-Leitungen 53 und einen Daten-Eingabe/Ausgabepuffer 6 an
externe E/A-Leitungen 51 ausgegeben. Programmierdaten,
die in den Speicherzellen gespeichert werden sollen, werden über die
externen E/A-Leitungen 51 in den Daten-Eingabe/Ausgabepuffer 6 eingegeben
und werden an die Spalten-Steuerschaltung 2 übermittelt.
Die externen E/A-Leitungen 51 sind mit einem Controller 43 verbunden.
Der Controller umfasst verschiedene Arten von Registern und weiteren
Speicher, darunter einen flüchtigen
Direktzugriffsspeicher (RAM) 45.
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Befehlsdaten
zum Steuern der Flash-Speichereinrichtung werden über interne
Steuerleitungen 55 über
externe Steuerleitungen 57, die mit dem Controller 43 verbunden
sind, in Befehlsschaltungen 7 eingegeben. Die Befehlsdaten
informieren den Flash-Speicher darüber, welcher Vorgang angefordert
wird. Der Eingangsbefehl wird an eine Zustandsmaschine 8 übermittelt,
welche die Spalten-Steuerschaltung 2, die Zeilen-Steuerschaltung 3,
die gemeinsame Source-Steuerschaltung 4, die gemeinsame
p-Wannen-Steuerschaltung 5 und den Daten-Eingabe/Ausgabepuffer 6 steuert.
Die Zustandsmaschine 8 kann Statusdaten des Flash-Speichers
wie beispielsweise READY/BUSY oder PASS/FAIL ausgeben.
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Der
Controller 43 ist mit einem Host-System wie beispielsweise
einem Personalcomputer, einer Digitalkamera oder einem persönlichen
digitalen Assistenten (PDA) verbunden oder kann mit einem solchen
verbunden werden. Es ist der Host, der Befehle auslöst, wie
beispielsweise Daten in das Speicherarray 1 zu speichern
oder aus diesem auszulesen, und der diese Daten bereitstellt bzw.
empfängt.
Der Controller wandelt diese Befehle in Befehlssignale um, die von
den Befehlsschaltungen 7 interpretiert und ausgeführt werden
können.
Der Controller enthält
außerdem
typischerweise einen Pufferspeicher für die Benutzerdaten, die in
das Speicherarray geschrieben werden oder aus diesem gelesen werden.
Ein typisches Speichersystem umfasst einen integrierten Schaltungschip 47,
der den Controller 43 umfasst, sowie einen oder mehrere
integrierten Schaltungschips 49, die jeweils ein Speicherarray
und zugeordnete Steuer-, Eingabe/Ausgabe- und Zustandsmaschinen-Schaltungen
umfassen. Der Trend geht natürlich
dahin, das Speicherarray und die Steuerschaltungen eines Systems
zusammen auf einem oder mehreren integrierten Schaltungschips zu
integrieren.
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Jedes
der Speichersysteme aus 21 oder 31 kann
als Teil des Host-Systems eingebettet werden oder kann in eine Speicherkarte
integriert werden, die entfernbar in eine Paarungsbuchse eines Host-Systems
eingefügt
werden kann. Eine solche Karte kann das gesamte Speichersystem umfassen.
Alternativ können
der Controller und das Speicherarray (mit zugehörigen Peripherieschaltungen)
auf separaten Karten bereitgestellt werden. Verschiedene Kartenimplementierungen
sind zum Beispiel in US-Patent 5,887,145 beschrieben.
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Weitere Speicherzellenkonfigurationen
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Weitere
Konfigurationen von Speicherzellenarrays, bei denen leitfähige Floating
Gates genutzt werden, können
in analoger Weise dahingehend modifiziert werden, dass die Floating
Gates durch ladungseinfangendes dielektrisches Material ersetzt
werden, und danach kann jeder Ladungsspeicherbereich des Arrays entweder
binär (zwei
Zustände)
oder mit mehreren Zuständen
(mehr als zwei Zuständen)
betrieben werden. Beispielsweise werden bei bestimmten Konfigurationen,
die in den zuvor angegebenen Patenten und Patentanmeldungen beschrieben
sind, entweder die Speicherelemente oder die Source/Drain-Diffusionsbereiche
in Gräben
angeordnet, wobei die Gräben
entweder einen rechteckigen Querschnitt aufweisen oder V-förmig sind. Bei
diesen Ausführungsformen
können
die leitfähigen
Speicherelemente ebenfalls durch ladungseinfangendes dielektrisches
Material ersetzt werden.