TWI469147B - 記憶體的程式化方法 - Google Patents

Description

記憶體的程式化方法

本發明有關於記憶體元件的操作，更特別有關於一種記憶體(陣列)中記憶胞的程式化方法，以及利用該方法的一種記憶體裝置。

非揮發性記憶體(non-volatile memory)由於具有可進行多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作，而成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

典型的非揮發性記憶體元件，一般是被設計成具有堆疊式閘極(Stacked-Gate)結構，其中包括以摻雜多晶矽製作的浮置閘極(Floating Gate)與控制閘極(Control Gate)。浮置閘極位於控制閘極和基底之間，且處於浮置狀態，沒有和任何電路相連接，而控制閘極則與字元線(Word Line)相接，此外還包括穿隧氧化層(Tunneling Oxide)和閘間介電層(Inter-Gate Dielectric Layer)分別位於基底和浮置閘極之間以及浮置閘極和控制閘極之間。

另一種典型的揮發性記憶體，則是使用電荷捕捉(charge trapping)作為資料儲存型態的氮化矽唯讀記憶體(Nitride read only memory)。利用由氧化物層-氮化物層-氧化物層所構成的電荷捕捉結構(即熟知的ONO層)可儲存二位元的資料。一般來說，二位元的資料可分別儲存於電 荷捕捉結構中的氮化物層的左側(即左位元)或右側(即右位元)。

在目前提高元件積集度的趨勢下，會依據設計規則縮小元件的尺寸。隨著記憶體及其記憶胞的尺寸越做越小，記憶胞之間的擊穿電流(Punch-through current)會越來越顯著，由未選定的記憶胞所提供之擊穿電流會影響到對選定記憶胞進行程式化操作時的穩定性，而會明顯降低記憶胞的效能。

本發明之一實施例提供一種記憶體的程式化方法，該記憶體中的第一記憶胞與相鄰之第二記憶胞共用一S/D區，該S/D區在程式化時為浮置，將第二記憶胞作為開關電晶體，藉由使第二記憶胞的通道區處於微開啟狀態，以利用源極側注入效應程式化第一記憶胞。

本發明之一實施例還提供一種記憶體陣列中記憶胞的程式化方法，其是結合源極側注入效應與通道熱載子注入效應，以程式化記憶體陣列中上述記憶胞的方法。

本發明之一實施例更提供一種記憶體裝置，包括記憶體陣列和電路單元，其中本發明之一實施例之程式化方法可應用到此記憶體陣列，且此電路單元可進行本發明之一實施例之程式化方法的步驟。

本發明之一實施例提出一種記憶體的程式化方法。記憶體具有第一記憶胞，第一記憶胞具有第一S/D區並與第二記憶胞共用第二S/D區，且第二記憶胞具有與第二S/D 區相對的第三S/D區。在程式化第一記憶胞時，施加第一電壓到第一記憶胞的第一控制閘極；施加第二電壓到第二記憶胞的第二控制閘極，使第二記憶胞的通道區處於微開啟狀態；以及施加第三電壓到第一S/D區，而第二S/D區為浮置，施加第四電壓到第三S/D區，且第三電壓與第四電壓使得載子從第三S/D區流至第一S/D區，以利用源極側注入效應將載子注入第一記憶胞的電荷儲存層。

根據本發明之一實施例，上述第二電壓為接近第二記憶胞的起始電壓。

根據本發明之一實施例，上述第一記憶胞及第二記憶胞皆為N型記憶胞，且第三電壓在正值方向上高於第四電壓。

根據本發明之一實施例，上述電荷儲存層是電荷捕陷層，載子被捕陷在第一記憶胞之電荷捕陷層中靠近第二S/D區的位置。

本發明之一實施例提出一種記憶體的程式化方法。記憶體具有第一記憶胞，第一記憶胞具有第一S/D區並與第二記憶胞共用第二S/D區，且第二記憶胞具有與第二S/D區相對的第三S/D區。在程式化第一記憶胞時，施加第一電壓到第一記憶胞的第一控制閘極；施加第二電壓到第二記憶胞的第二控制閘極，使第二記憶胞的通道區在微開啟狀態與完全開啟狀態之間變換；施加第三電壓到第一S/D區，而第二S/D區為浮置，施加第四電壓到第三S/D區，且第三電壓與第四電壓使得載子從第三S/D區流至第一 S/D區，以利用源極側注入效應及通道熱載子效應將載子注入第一記憶胞的電荷儲存層。

根據本發明之一實施例，上述施加第二電壓到第二記憶胞的第二控制閘極的方法包括施加具有不同強度的多個電壓脈波(Voltage Pulse)至第二控制閘極、施加三角形電壓脈波(Voltage Pulse)至第二控制閘極或施加梯形電壓脈波(Voltage Pulse)至第二控制閘。根據本發明之一實施例，上述電壓脈波的值從小至大逐漸增加或從大至小逐漸減少。

根據本發明之一實施例，上述施加第二電壓到第二記憶胞的第二控制閘極的方法包括施加三角形電壓脈波(Voltage Pulse)至第二控制閘極。

根據本發明之一實施例，上述三角形電壓脈波的值從小至大逐漸增加或從大至小逐漸減少。

根據本發明之一實施例，上述施加第二電壓到第二記憶胞的第二控制閘極的方法包括施加梯形電壓脈波(Voltage Pulse)至第二控制閘極。

根據本發明之一實施例，上述梯形電壓脈波的值從小至大逐漸增加至最大值並維持一段時間後逐漸減少或梯形電壓脈波的值從大至小逐漸減少至最小值並維持一段時間後逐漸增加。

根據本發明之一實施例，上述第一記憶胞及第二記憶胞皆為N型記憶胞，且第三電壓在正值方向上高於第四電壓。

根據本發明之一實施例，上述電荷儲存層是浮置閘極、電荷捕陷層或奈米結晶層其中之一。

根據本發明之一實施例，上述電荷儲存層是電荷捕陷層，載子被捕陷在第一記憶胞的該電荷捕陷層中靠近第一S/D區及第二S/D區的位置。

本發明之一實施例提出一種記憶體陣列中記憶胞的程式化方法。在進行程式化操作時，經由第一字元線，施加第一電壓至第一記憶胞的第一控制閘極；經由第二字元線，施加第二電壓至與第一記憶胞相鄰的第二記憶胞的第二控制閘極，使第二記憶胞的通道區處於微開啟狀態或完全開啟狀態，其中第一記憶胞具有第一S/D區並與第二記憶胞共用第二S/D區，且第二記憶胞具有與第二S/D區相對的第三S/D區；經由第一位元線，施加第三電壓到該第一S/D區；而第二S/D區為浮置；以及經由第二位元線，施加第四電壓到該第三S/D區，其中第三電壓與第四電壓使得載子從第三S/D區流至第一S/D區，以利用源極側注入效應或通道熱載子效應將載子注入第一記憶胞的電荷儲存層。

根據本發明之一實施例，上述電荷儲存層是電荷捕陷層，使載子被捕陷在第一記憶胞之電荷捕陷層中靠近第二S/D區的位置、第一記憶胞之電荷補陷層中靠近第一S/D區的位置、或第一記憶胞之電荷捕陷層中靠近第一S/D區的位置及靠近第二S/D區的位置。

根據本發明之一實施例，上述記憶體陣列中記憶胞的 程式化方法，更包括施加第五電壓到鄰近第一位元線的第三位元線，以抑制與第一記憶胞共用第一字元線與第一位位元線的非選定記憶胞被程式化。

根據本發明之一實施例，上述記憶體陣列中記憶胞的程式化方法，更包括施加第六電壓到鄰近第二位元線的第四位元線，以抑制與第一記憶胞共用第一字元線與第二位位元線的非選定記憶胞被程式化。

根據本發明之一實施例所述的程式化方法，藉由利用源極側注入效應程式化記憶胞，因此所施加的偏壓較低，而且可以提升程式化速度。

根據本發明之一實施例所述的程式化方法，藉由組合使用源極側注入效應及通道熱電子注入效應來程式化記憶胞，當用於由兩個記憶胞組成的記憶胞組時，可以達成單一記憶胞組四位元資料儲存。

根據本發明之一實施例所述的程式化方法，可以加快記憶胞的程式化速度、提高元件集積度以及較大的記憶體裕度。

為達到上述和其他目的，以及理解本發明的特徵和優點，下文參考附圖詳細說明較佳的實施例。

本發明之一實施例提供一種非揮發性記憶體中記憶胞的程式化方法，適用由兩個記憶胞串聯連接而構成的記憶胞組。在記憶胞組中，其中一個記憶胞作為欲程式化的記憶胞，另一個記憶胞則做為開關電晶體。藉由控制作為開 關電晶體的記憶胞的通道區的狀態(微開啟狀態或完全開啟狀態)，以利用源極側注入效應或通道熱載子效應將載子注入欲程式化的記憶胞的電荷儲存層。

圖1繪示根據本發明之一實施例的非揮發性記憶體中記憶胞的程式化方法。在下述說明中，係以N型記憶胞為例做說明。

請參照圖1，在此非揮發性記憶體中，記憶胞組由記憶胞102與記憶胞104串接而成。記憶胞102具有電荷儲存層106a和在基底100中的N型源極/汲極區(以下稱S/D區)108，並與相鄰記憶胞104共用N型S/D區110。記憶胞104具有電荷儲存層106b和與S/D區110相對的N型S/D區112。記憶胞102、104的電荷儲存層106a、106b可為浮置閘極、電荷捕陷層或奈米結晶層。當電荷儲存層106a、106b是浮置閘極時，其可以ONO複合層與控制閘極114a、114b相隔。當電荷儲存層106a、106b是電荷捕陷層時，其材質可包括氮化矽(SiN)、氧化鋁或其他高介電常數材料。當電荷儲存層106a、106b是奈米結晶層時，其是含有矽、鍺或金屬等奈米結晶。

此實施例是以對記憶胞102進行程式化為例，其中記憶胞104作為開關電晶體。在此例示之程式化操作中，閘極電壓Vga施加到控制閘極114a。閘極電壓Vga須足夠大，以使熱電子注入電荷儲存層106a。而且，藉由控制閘極電壓Vga大小，也可以控制記憶胞102的程式化位準，使記憶胞可儲存多位元資料。閘極電壓Vgb施加到控制閘 極114b，以使電荷儲存層106b下的通道區處於微開啟狀態。在本實施例中，所謂通道區處於微開啟狀態是指通道區沒有完全開啟而只有小部分電子可以流通過通道區。閘極電壓Vgb為接近記憶胞104的起始電壓，較佳為記憶胞104的起始電壓值±5%。電壓Vs和在正值方向上高於Vs的電壓Vd分別施加到S/D區112、108，且S/D區110為浮置。電壓Vd須足夠大，用於在水平方向上加熱熱電子，以使熱電子能夠克服矽與氧化矽之間的能障高度(Si/SiO₂ barrier height)。電壓Vs、Vd使得電子從S/D區112流至S/D區108。

由於記憶胞104的通道區處於微開啟狀態，只有小部分電子可以流通過記憶胞104的通道區，亦即形成較小的程式化電流。而且，浮置的S/D區110的電位將會提高，而在靠近記憶胞104的汲極側(S/D區110)引起明顯的加熱電場(heating field)。如此，即可利用源極側注入效應，於記憶胞102的源極側(S/D區110)將電子注入記憶胞102的電荷儲存層106a。在一實例中，閘極電壓Vga=10V、閘極電壓Vgb=Vth±5%、電壓Vs=接地或0V、電壓Vd=3-5V。

另一方面，當要對記憶胞104進行程式化時，其中記憶胞102作為開關電晶體。將閘極電壓Vga施加到控制閘極114b。閘極電壓Vgb施加到控制閘極114a，電壓Vs和在正值方向上高於Vs的電壓Vd分別施加到S/D區108、112，且S/D區110為浮置。即可利用源極側注入效應，於記憶胞104的源極側(S/D區110)將電子注入記憶胞104 的電荷儲存層106b。

在一實施例中，當電荷儲存層106a、106b是電荷捕陷層時，電子被捕陷在電荷儲存層106a中靠近S/D區110的位置116a以及電荷儲存層106b中靠近S/D區110的位置116b。

根據本發明之一實施例，由於利用源極側注入效應程式化記憶胞102或記憶胞104，因此所施加的偏壓較低，而且可以提升程式化速度。

圖2繪示根據本發明之另一實施例的非揮發性記憶體中記憶胞的程式化方法。

請參照圖2，此實施例是以對記憶胞102進行程式化為例，其中記憶胞104作為開關電晶體。在此例示之程式化操作中，閘極電壓Vga施加到控制閘極114a。閘極電壓Vga須足夠大，以使熱電子注入電荷儲存層106a。而且，藉由控制閘極電壓Vga大小，也可以控制記憶胞102的程式化位準，使記憶胞可儲存多位元資料。閘極電壓Vgb施加到控制閘極114b，以使電荷儲存層106b下的通道區處於微開啟狀態、完全開啟狀態或在微開啟狀態與完全開啟狀態之間變換。在本實施例中，所謂通道區處於微開啟狀態是指通道區沒有完全開啟而只有小部分電子可以流通過通道區，此時閘極電壓Vgb為接近記憶胞104的起始電壓，較佳為記憶胞104的起始電壓值±5%；所謂通道區處於完全開啟狀態是指大部分電子可以流通過通道區，此時閘極電壓Vgb為遠大於記憶胞104的起始電壓。電壓Vs 和在正值方向上高於Vs的電壓Vd分別施加到S/D區112、108，且S/D區110為浮置。電壓Vs、Vd使得電子從S/D區112流至S/D區108。電壓Vd須足夠大，以使加熱的熱電子能夠克服矽與氧化矽之間的能障高度(Si/SiO₂ barrier height)。

當記憶胞104的通道區處於微開啟狀態，只有小部分電子可以流通過記憶胞104的通道區，亦即形成較小的程式化電流。而且，由於浮置的S/D區110的電位將會提高，而在靠近記憶胞104的汲極側(S/D區110)引起明顯的加熱電場(heating field)。如此，即可利用源極側注入效應，於記憶胞102的源極側(S/D區110)將電子注入記憶胞102的電荷儲存層106a。

當記憶胞104的通道區處於完全開啟狀態，大部分電子可以流通過記憶胞104的通道區，亦即形成較大的程式化電流。而且，由於浮置的S/D區110的電位將會拉低，而在靠近記憶胞102的汲極側(S/D區108)引起明顯的加熱電場(heating field)。如此，即可利用通道熱電子注入效應，於記憶胞102的汲極側(S/D區108)將電子注入記憶胞102的電荷儲存層106a。

當記憶胞104的通道區在微開啟狀態與完全開啟狀態之間變換，即可利用通道熱電子注入效應及源極側注入效應，於記憶胞102的汲極側(S/D區108)及源極側(S/D區110)將電子注入記憶胞102的電荷儲存層106a。

另一方面，當要對記憶胞104進行程式化時，其中記 憶胞102作為開關電晶體。將閘極電壓Vga施加到控制閘極114b。閘極電壓Vgb施加到控制閘極114a，以使電荷儲存層106a下的通道區處於微開啟狀態、完全開啟狀態或在微開啟狀態與完全開啟狀態之間變換。電壓Vs和在正值方向上高於Vs的電壓Vd分別施加到S/D區108、112，且S/D區110為浮置。即可利用源極側注入效應、通道熱電子注入效應或源極側注入效應及通道熱電子注入效應兩者，於記憶胞104的源極側(S/D區110)、汲極側(S/D區112)或源極側(S/D區110)與汲極側(S/D區112)兩者將電子注入記憶胞104的電荷儲存層106b。

在一實施例中，當電荷儲存層106a、106b是電荷捕陷層時，利用源極側注入效應進行程式化，使電子被捕陷在電荷儲存層106a中靠近S/D區110的位置2以及電荷儲存層106b中靠近S/D區110的位置3；利用通道熱電子注入效應進行程式化，使電子被捕陷在電荷儲存層106a中靠近S/D區108的位置1以及電荷儲存層106b中靠近S/D區110的位置4。

當採用使電荷儲存層106b下的通道區在微開啟狀態與完全開啟狀態之間變換時，則可以在一個程式化步驟中，利用源極側注入效應及通道熱電子注入效應，使電子被捕陷在電荷儲存層106a中靠近S/D區110的位置2以及電荷儲存層106a中靠近S/D區108的位置1。當採用使電荷儲存層106a下的通道區在微開啟狀態與完全開啟狀態之間變換時，則可以在一個程式化步驟中，利用源極側注 入效應及通道熱電子注入效應，使電子被捕陷在電荷儲存層106b中靠近S/D區110的位置3以及電荷儲存層106b中靠近S/D區112的位置4。藉由此種方式來達成單一記憶胞組四位元資料儲存。

根據本發明之一實施例的非揮發性記憶體中記憶胞的程式化方法，將電子注入位置1、2、3、4時，程式化偏壓設定如表1所示。

根據本發明之一實施例的非揮發性記憶體中記憶胞的讀取方法，在讀取記憶胞的位置1、2、3、4時的偏壓設定如表2所示。

根據本發明之一實施例，藉由組合使用源極側注入效應及通道熱電子注入效應來程式化具有電荷捕陷層的記憶 胞，當用於由兩個記憶胞組成的記憶胞組時，可以達成單一記憶胞組四位元資料儲存。而且，根據本發明之一實施例的方法可以加快記憶胞的程式化速度以及較大的記憶體裕度(memory window)。

圖3為繪示根據本發明之一實施例的作為開關電晶體之記憶胞的起始電壓分佈的示意圖。藉由圖3以說明如何取得閘極電壓Vgb的電壓值範圍。

在圖3中，作為開關電晶體之記憶胞的原始起始電壓分佈曲線200。當使用源極側注入效應進行程式化時，可得到低邊界起始電壓分佈曲線202與高邊界起始電壓分佈曲線204。根據低邊界起始電壓分佈曲線202取得對應的最小閘極電壓Vgb的電壓值X1；根據高邊界起始電壓分佈曲線204取得對應的最大閘極電壓Vgb的電壓值X2。當利用通道熱電子注入效應進行程式化時，可得到低邊界起始電壓分佈曲線206以及高邊界起始電壓分佈曲線208。根據低邊界起始電壓分佈曲線206取得對應的最小閘極電壓Vgb的電壓值X3；根據高邊界起始電壓分佈曲線208取得對應的最小閘極電壓Vgb的電壓值X4。

為了使作為開關電晶體之記憶胞在微開啟狀態，較佳是將閘極電壓Vgb的電壓值範圍設在電壓值X1至電壓值X2之間(表1中所示的低Vgb)。當然，閘極電壓Vgb的電壓值的最小值可以略小於電壓值X1；閘極電壓Vgb的電壓值的最大值可以略大於電壓值X2，且小於電壓值X3。藉由使閘極電壓Vgb的電壓範圍涵蓋了電壓值X1與電壓 值X2，且不超過電壓值X3，可以限制只利用源極側注入效應來程式化記憶體。

為了使作為開關電晶體之記憶胞在完全開啟狀態，較佳是將閘極電壓Vgb的電壓值設為大於電壓值X3(表1中所示的高Vgb)。

為了使作為開關電晶體之記憶胞在微開啟狀態與完全開啟狀態之間變換，較佳是操作區域210設在電壓值X1至電壓值X4之間，亦即將閘極電壓Vgb的電壓值範圍設在X1至X4之間。當然，閘極電壓Vgb的電壓值的最小值可以略小於電壓值X1；閘極電壓Vgb的電壓值的最大值可以略大於電壓值X4。藉由使閘極電壓Vgb的電壓範圍涵蓋了電壓值X1與電壓值X4，可以結合源極側注入效應以及通道熱電子注入效應來程式化記憶體。

接著，說明將閘極電壓Vgb施加到控制閘極114a、114b，以使電荷儲存層106a、106b下的通道區在微開啟狀態與完全開啟狀態之間變換的方法。

圖4A係繪示根據本發明之一實施例之記憶胞的程式化操作時施加電壓脈波的時序圖。圖4B係繪示根據本發明之一實施例之記憶胞的程式化操作時施加電壓脈波次數與電壓的關係圖。在此，以使電子被捕陷在電荷儲存層106a中靠近S/D區110的位置2以及電荷儲存層106a中靠近S/D區108的位置1為例作說明。

參考圖2、圖4A及圖4B，閘極電壓Vga施加到控制閘極114a。電壓Vs和在正值方向上高於Vs的電壓Vd分 別施加到S/D區112、108，且S/D區110為浮置。閘極電壓Vgb施加到控制閘極114b，以使電荷儲存層106b下的通道區在微開啟狀態與完全開啟狀態之間變換。其中施加閘極電壓Vgb施加到控制閘極114b的方法包括施加具有不同強度的多個電壓脈波(Voltage Pulse)至控制閘極114b。

如圖4A、圖4B所示，將閘極電壓Vgb以方形的電壓脈波形式施加到控制閘極114b。在進行程式化操作時，每一電壓脈波的強度會以一常數增加，例如是以0.5V為常數。

在只利用源極側注入效應進行程式化的情況下，當第一次輸入的閘極電壓Vgb的值為V1，則電壓值V1例如是略小於電壓值X1；最後一次輸入的閘極電壓Vgb的值為V2，則電壓值V2例如是大於電壓值X2且小於電壓值X3。

在結合源極側注入效應以及通道熱電子注入效應進行程式化的情況下，當第一次輸入的閘極電壓Vgb的值為V1，則電壓值V1例如是小於電壓值X1；最後一次輸入的閘極電壓Vgb的值為V2，則電壓值V2例如是大於電壓值X4。

當然，不同強度的多個電壓脈波(Voltage Pulse)可以根據任何組合之不同的變化強度施加。

圖5A、圖5B係繪示根據本發明之一實施例之記憶胞的程式化操作時施加電壓脈波的時序圖。

如圖5A、圖5B所示，將閘極電壓Vgb以三角形電壓脈波形式施加到控制閘極114b。舉例來說，在進行程式化 操作時，三角形電壓脈波的值從電壓值V1逐漸增加至電壓值V2或從電壓值V2逐漸減少至電壓值V1。其中，三角形電壓脈波的斜率越小越好。

在只利用源極側注入效應進行程式化的情況下，電壓值V1例如是小於電壓值X1，電壓值V2例如是大於電壓值X2且小於電壓值X3。

在結合源極側注入效應以及通道熱電子注入效應進行程式化的情況下，電壓值V1例如是小於電壓值X1，電壓值V2例如是大於電壓值X4。

圖6A、圖6B係繪示根據本發明之一實施例之記憶胞的程式化操作時施加電壓脈波的時序圖。

如圖6A、圖6B所示，將閘極電壓Vgb以梯形電壓脈波形式施加到控制閘極114b。在進行程式化操作時，梯形電壓脈波的值從電壓值V1逐漸增加至電壓值V2並維持一段時間後逐漸減少至電壓值V1，或梯形電壓脈波的值從電壓值V2逐漸減少至電壓值V1並維持一段時間後逐漸增加至電壓值V2。

在只利用源極側注入效應進行程式化的情況下，電壓值V1例如是小於電壓值X1，電壓值V2例如是大於電壓值X2且小於電壓值X3。

在結合源極側注入效應以及通道熱電子注入效應進行程式化的情況下，電壓值V1例如是小於電壓值X1，電壓值V2例如是大於電壓值X4。

本發明之一實施例中舉了方形電壓脈波、三角形電壓 脈波以及梯形電壓脈波為例子作說明。當然只要將閘極電壓Vgb設定成包含操作區域210，也可以採用其他型式的電壓脈波。

圖7繪示根據本發明之一實施例之一種非揮發性記憶體陣列的電路圖。本發明之一實施例之程式化方法適用於此非揮發性記憶體陣列。

請參照圖7，記憶體陣列包括排成行/列陣列的多個記憶胞M11~M54、多條字元線WL1~WL4及多條位元線BL1~BL6。

各記憶胞M11~M54分別具有控制閘極。同一列中記憶胞M11~M54以S/D區串接在一起構成記憶胞列MR1~MR5，且以每相鄰兩記憶胞為記憶胞組C1~C10。在記憶胞組C1~C10中兩記憶胞之間的S/D區為浮置。舉例來說，記憶胞M11~M14以S/D區串接在一起構成記憶胞列MR1；記憶胞M21~M24以S/D區串接在一起構成記憶胞列MR2；依此類推，記憶胞M51~M54以S/D區串接在一起構成記憶胞列MR5。記憶胞M11及記憶胞M12構成一記憶胞組C1；記憶胞M13及記憶胞M14構成一記憶胞組C2；依此類推，記憶胞M53及記憶胞M54構成一記憶胞組C10。

多條字元線WL1~WL4在行方向上平行排列。每一字元線WL1~WL4與一行記憶胞的控制閘極耦接。舉例來說，字元線WL1與一行記憶胞M11~M51的控制閘極耦接；字元線WL2與一行記憶胞M12~M52的控制閘極 耦接；依此類推，字元線WL4與一行記憶胞M14~M54的控制閘極耦接。

多條位元線BL1~BL4在列方向上平行排列。在同一列中，串接記憶胞組C1~C10的S/D區交替地耦接至二位元線。舉例來說，串接記憶胞組C1~C2的S/D區交替地耦接至位元線BL1及BL2；串接記憶胞組C3~C4的S/D區交替地耦接至位元線BL2及BL3；依此類推，串接記憶胞組C9~C10的S/D區交替地耦接至位元線BL5及BL6。而且，相鄰的兩記憶胞列MR1~MR5會共用一條位元線。舉例來說，記憶胞列MR2與記憶胞列MR1共用位元線BL2，且記憶胞列MR2與記憶胞列MR3共用位元線BL3；依此類推，記憶胞列MR4與記憶胞列MR3共用位元線BL4，且記憶胞列MR4與記憶胞列MR5共用位元線BL5。

當程式化記憶胞M31時，在與其控制閘極耦接的字元線WL1上施加閘極電壓Vga，且與其屬於同一個記憶胞組C5的相鄰記憶胞M32的控制閘極所耦接的字元線WL2上施加閘極電壓Vgb，以使記憶胞M32的通道區在微開啟狀態與完全開啟狀態之間變換，並分別從耦接的位元線BL3及位元線BL4施加電壓Vd及電壓Vs，記憶胞M31與記憶胞M32共用的S/D區為浮置，其中位元線BL3耦接被選記憶胞M31的S/D區、位元線BL4耦接相鄰記憶胞M32的S/D區。如此可以利用源極側注入效應及通道熱電子注入效應，使電子注入電荷儲存層。

如圖7所示，當各記憶胞的電荷儲存層是電荷捕陷層 時，可儲存二位元(位元A及位元B)在一個記憶胞中。藉由操控閘極電壓Vgb，以使記憶胞M32的通道區處於微開啟狀態、完全開啟狀態或在微開啟狀態與完全開啟狀態之間變換，而程式化記憶胞M31的位元A、位元B或位元A及位元B兩者。

另一方面，為了抑制與記憶胞組C5共用字元線WL1、WL2與位元線BL3的記憶胞組C3中的非選定記憶胞M21被程式化，可施加電壓Va到鄰近位元線BL3的位元線BL2。電壓Va例如是等於0.5倍至1倍的電壓Vd。

在一實施例中，若電壓Va值夠大，使位元線BL2與位元線BL1之間形成大的電壓差，而可能使記憶胞M11被程式化。在此情況下，藉由在位於位元線BL3一側的位元線BL2、位元線BL1都施加電壓Va，可以抑制非選定記憶胞M21、記憶胞M11被程式化。

在另一實施例中，若電壓Va約等於0.5倍電壓Vd，則位元線BL3與位元線BL2之間的電壓差及位元線BL2與位元線BL1之間的電壓差都很小，因此可以抑制非選定記憶胞M21、記憶胞M11被程式化。

此外，為了抑制與記憶胞組C5共用字元線WL1、WL2與位元線BL4的記憶胞組C7中的非選定記憶胞M41被程式化，可施加電壓Vb到鄰近位元線BL4的位元線BL5。電壓Vb例如是等於電壓Vs(例如，0V或接地)，因此可以抑制非選定記憶胞M41被程式化。而且，藉由使位元線BL4一側的位元線BL5、位元線BL6都施加電壓Vb(接 地)，可以抑制非選定記憶胞M41、記憶胞M51被程式化。

根據本發明之一實施例之記憶體陣列中記憶胞的程式化方法，藉由具表3所示偏壓設定來例示。

圖8為根據本發明之一實施例的記憶體裝置800的功能方塊圖。

請參考圖8，記憶體裝置800包括一控制器810(電路單元)以及一非揮發性記憶體820。其中控制器810會依據本發明之一實施例之方法來程式化非揮發性記憶體820內的記憶胞。

綜上所述，本發明之一實施例因利用源極側注入效應程式化記憶胞，因此所施加的偏壓較低，而且可以提升程式化速度。本發明之一實施例組合使用源極側注入效應及 通道熱電子注入效應來程式化記憶胞，當用於由兩個記憶胞組成的記憶胞組時，可以達成單一記憶胞組四位元資料儲存。本發明之一實施例的方法可以加快記憶胞的程式化速度、提高元件集積度以及較大的記憶體裕度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1、2、3、4、116a、116b‧‧‧位置

100‧‧‧基底

102、104、M11~M54‧‧‧記憶胞

106a、106b‧‧‧電荷儲存層

108、110、112‧‧‧S/D區

114a、114b‧‧‧控制閘極

800‧‧‧記憶體裝置

810‧‧‧控制器

A、B‧‧‧位元

BL1~BL6‧‧‧位元線

C1~C10‧‧‧記憶胞組

MR1~MR5‧‧‧記憶胞列

V1、V2、X1、X2、X3、X4‧‧‧電壓值

Va、Vd、Vs‧‧‧電壓

Vga、Vgb‧‧‧閘極電壓

WL1~WL4‧‧‧字元線

圖1繪示根據本發明之一實施例的非揮發性記憶體中記憶胞的程式化方法。

圖2繪示根據本發明之另一實施例的非揮發性記憶體中記憶胞的程式化方法。

圖3為繪示根據本發明之一實施例的作為開關電晶體之記憶胞的起始電壓分佈的示意圖。

圖4A係繪示根據本發明之一實施例之記憶胞的程式化操作時施加電壓脈波的時序圖。

圖4B係繪示根據本發明之一實施例之記憶胞的程式化操作時施加電壓脈波次數與電壓的關係圖。

圖5A、圖5B係繪示根據本發明之一實施例之記憶胞的程式化操作時施加電壓脈波的時序圖。

圖6A、圖6B係繪示根據本發明之一實施例之記憶胞的程式化操作時施加電壓脈波的時序圖。

圖7繪示根據本發明之一實施例之一種非揮發性記憶 體陣列的電路圖。

圖8為根據本發明之一實施例的記憶體裝置的功能方塊圖。

100‧‧‧基底

102、104‧‧‧記憶胞

106a、106b‧‧‧電荷儲存層

108、110、112‧‧‧S/D區

114a、114b‧‧‧控制閘極

116a、116b‧‧‧位置

Vd、Vs‧‧‧電壓

Vga、Vgb‧‧‧閘極電壓

Claims (8)

1. 一種記憶體的程式化方法，該記憶體包括一第一記憶胞，該第一記憶胞具有一第一S/D區並與一第二記憶胞共用一第二S/D區，且該第二記憶胞具有與該第二S/D區相對的一第三S/D區，該方法包括：施加一第一電壓到該第一記憶胞的一第一控制閘極；施加一第二電壓到該第二記憶胞的一第二控制閘極，使該第二記憶胞的通道區處於微開啟狀態，其中該第二電壓為接近該第二記憶胞的起始電壓；以及施加一第三電壓到該第一S/D區，將該第二S/D區浮置，施加一第四電壓到該第三S/D區，使得載子從該第三S/D區流至該第一S/D區，以利用源極側注入效應將載子注入該第一記憶胞的一電荷儲存層。
2. 如申請專利範圍第1項所述之記憶體的程式化方法，其中該電荷儲存層是電荷捕陷層，載子被捕陷在該第一記憶胞的該電荷捕陷層中靠近該第二S/D區的位置。
3. 一種記憶體的程式化方法，該記憶體包括一第一記憶胞，該第一記憶胞具有一第一S/D區並與一第二記憶胞共用一第二S/D區，且該第二記憶胞具有與該第二S/D區相對的一第三S/D區，該方法包括：施加一第一電壓到該第一記憶胞的一第一控制閘極；施加一第二電壓到該第二記憶胞的一第二控制閘極，使該第二記憶胞的通道區在微開啟狀態與完全開啟狀態之間變換；以及 施加一第三電壓到該第一S/D區，將該第二S/D區浮置，施加一第四電壓到該第三S/D區，使得載子從該第三S/D區流至該第一S/D區，以利用源極側注入效應及通道熱載子效應將載子注入該第一記憶胞的該電荷儲存層。
4. 如申請專利範圍第3項所述之記憶體的程式化方法，其中施加該第二電壓到該第二記憶胞的該第二控制閘極的方法係選自施加具有不同強度的多個電壓脈波(Voltage Pulse)至該第二控制閘極、施加一三角形電壓脈波(Voltage Pulse)至該第二控制閘極與施加一梯形電壓脈波(Voltage Pulse)至該第二控制閘極所組的族群之其中之一。
5. 如申請專利範圍第4項所述之記憶體的程式化方法，其中該電荷儲存層是一電荷捕陷層，載子被捕陷在該第一記憶胞的該電荷捕陷層中靠近該第一S/D區及該第二S/D區的位置。
6. 一種記憶體陣列中記憶胞的程式化方法，包括：經由一第一字元線，施加一第一電壓至一第一記憶胞的一第一控制閘極；經由一第二字元線，施加一第二電壓至與該第一記憶胞相鄰的一第二記憶胞的一第二控制閘極，使該第二記憶胞的通道區處於微開啟狀態或完全開啟狀態，其中該第一記憶胞具有一第一S/D區並與該第二記憶胞共用一第二S/D區，且該第二記憶胞具有與該第二S/D區相對的一第三S/D區；經由一第一位元線，施加一第三電壓到該第一S/D區； 將該第二S/D區為浮置；經由一第二位元線，施加一第四電壓到該第三S/D區，其中載子從該第三S/D區流至該第一S/D區，以利用源極側注入效應或通道熱載子效應將載子注入該第一記憶胞的一電荷儲存層；以及施加一第六電壓到鄰近該第二位元線的一第四位元線，以抑制與該第一記憶胞共用該第一字元線與該第二位元線的非選定記憶胞被程式化。
7. 如申請專利範圍第6項所述之記憶體陣列中記憶胞的程式化方法，其中該電荷儲存層是電荷捕陷層，載子被捕陷在該第二記憶胞的該電荷捕陷層中靠近該第二S/D區的位置、該第一記憶胞的該電荷捕陷層中靠近該第一S/D區的位置或該第一記憶胞的該電荷捕陷層中靠近該第一S/D區的位置及靠近該第二S/D區的位置。
8. 如申請專利範圍第6項所述之記憶體陣列中記憶胞的程式化方法，更包括：施加一第五電壓到鄰近該第一位元線的一第三位元線，以抑制與該第一記憶胞共用該第一字元線與該第一位元線的非選定記憶胞被程式化。