TWI433156B - 利用非揮發記憶胞之選擇性抹除以擴大操作區間的方法 - Google Patents

Description

利用非揮發記憶胞之選擇性抹除以擴大操作區間的方法

本發明係關於操作半導體記憶胞之方法，尤其係關於一種程式化氮化物唯讀記憶胞之方法。

非揮發半導體記憶裝置係可用以維持程式化之資訊，縱使在缺乏電力時亦同。唯讀記憶體(ROM)即為電子設備中常用的非揮發記憶體，常見於具有微處理器的數位電子裝置與行動電子裝置中。

典型的裝置包含複數記憶胞陣列。各記憶胞陣列可視為包含字元線和位元線之交叉。各字元線和位元線(或位元線對)之交叉點可對應於記憶體之一個位元。在遮罩可程式化金氧半導體裝置中，字元線和位元線交叉點的主動MOS電晶體存在於否，即可代表所儲存的邏輯為0或1。

可程式化的唯讀記憶體(PROM)近似於遮罩可程式化ROM，其差別僅在於使用者可以利用PROM程式器儲存資料數值(即程式化PROM)。典型的PROM裝置，係在所有字元線與位元線的交叉點製造可熔連結。此即對應使得所有的位元具有一特定的邏輯值，典型的邏輯值為1。使用PROM程式器，可將所需的位元設置為相對的邏輯值，其典型係施加高電壓來切斷對應於指定位元之可熔連結。典型的PROM裝置僅可程式化一次。

可抹除與可程式化之唯讀記憶體(EPROM)即可如PROM般進行程式化，但可同時利用紫外光之照射來進行抹除(例如，造成所有邏輯均為1之狀態)。典型的EPROM裝置在字元線與位元線之交叉點具有浮動閘極MOS電晶體。各MOS電晶體具有兩個閘極：一浮動閘極與一非浮動閘極或控制閘極。浮動閘極並未於任何導體具有電性連接，同時被高阻抗的絕緣材料所包圍。為程式化EPROM裝置，可施加高電壓至該位於各個位元位置的非浮動閘極，各個位元位置可儲存一邏輯值(例如，邏輯值為0)。由此造成絕緣材料內部的崩潰，同時允許負電荷在浮動閘極中堆積。當高電壓消失時，負電荷仍然位於浮動閘極中。在隨後的讀取運作中，負電荷防止MOS電晶體在被選取時(即在通道被開啟時)，於源極位元線與汲極位元線之間形成低電阻通道。

EPROM積體電路通常放置於具有石英蓋的封裝之中，而EPROM之抹除即是將EPROM於紫外光之下照射，使該紫外光穿越石英蓋。於紫外光照射時，包圍浮動閘極的絕緣材料會具有微導電性，因此可以使得堆積在浮動閘極的負電荷發散。

典型的電性可抹除可程式化唯讀記憶體(EEPROM)係類似於EPROM裝置，其差別在於個別儲存之位元可被電性抹除。EEPROM裝置中的浮動閘極被更薄的絕緣層所包圍，同時，只要施加與非浮動閘極上的程式化電壓極性相反的電壓，即可使堆積在浮動閘極上的負電荷發散。

區域化之電荷捕捉裝置可亦可做為非揮發記憶胞，亦同時被稱為電荷捕捉記憶裝置。

電荷捕捉記憶裝置已知可在每個記憶胞中儲存多個位元。依據一種傳統之實施方式，電荷可儲存在氮化物層之兩個區域中，其中各區域形成傳統電荷捕捉記憶胞之一部分。此外，多位元之電荷捕捉記憶胞可利用單一電晶體形成，使得其密度高於利用多個浮動閘極之傳統記憶體。

程式化電荷捕捉記憶裝置時，可能會引發一些不希望見到到的影響，此等副作用會損害決定電荷捕捉記憶裝置之一區域的程式化狀態的能力。這些不希望見到的影響，可能包含程式化干擾 與第二位元效應，其可能大量縮小電荷捕捉記憶裝置運作時的程式化區間。

因此產生需求，希望一種程式化電荷捕捉記憶胞之方法，希望在程式化電荷捕捉記憶裝置時，可以解決在先前技術中所不希望見到的效應，即例如程式化干擾與第二位元效應。

本發明揭露一種程式化電荷捕捉記憶胞之虛擬接地陣列的二階程式化方法。該陣列之一之實施例複數電荷捕捉記憶胞的複數橫列。該方法的一種實施方式為指定一第一電荷捕捉記憶胞，其位於其具有第一資料區域與第二資料區域。該實施例更包含依據該第一電荷捕捉記憶胞之該第一資料區域與該第二資料區域，接受一第一程式化指令。該方法亦包含在當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之該第一資料區域時，程式化該第一電荷捕捉記憶胞之該第一資料區域；以及當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之該第一資料區域以及當該第一程式化指令沒有下令程式化該第一電荷捕捉記憶胞之該第二資料區域時，抹除該第一電荷捕捉記憶胞之該第二資料區域。

該方法之另一種實施方式包含指定陣列橫列中的一第二電荷捕捉記憶胞，該第二電荷捕捉記憶胞具有一第一資料區域，其中該第二電荷捕捉記憶胞之第一資料區域與該第一電荷捕捉記憶胞之第二資料區域共享位元線。該實施例包含當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之該第二資料區域時，程式化位於該第一電荷捕捉記憶胞之該第二資料區域。該實施例更包含當該第一程式化指令下令程式化在該第一電荷捕捉記憶胞之該第二資料區域時及當該第二程式化指令沒有下令程式化該第二電荷捕捉記憶胞之該第一資料區域時，抹除該第二電荷捕捉記憶胞之該第一資料區域。

此處所述之裝置與方法均係為文句流暢以及功能解釋之用，應理解為除非明示依據35 U.S.C 112之規定，否則申請專利範圍不應被解釋而限制為「裝置」或「步驟」，而應依據其完整之異議，以及依據均等論而解釋之均等範圍而定，而依據35 U.S.C 112而為解釋之申請專利範圍則應適用35 U.S.C 112之均等範圍。

此處所描述的任何特徵或者特徵組合均係位於本發明之範疇之內，除了排除此種組合與說明書中的文字、實施例及與熟知此技藝人士的知識不一致的特徵之外。為摘要說明本發明，某些目的、優點、以及新特徵未揭露於此。當然，應理解為避風所有的目的、優點、或特徵均應被包含於本發明之特定實施例中。以下實施方式與申請專利範圍將說明本發明之額外優點與目的。

以下依據本發明之較佳實施例以及圖式說明本發明。在可能之範圍內，相同或類似之元件均在圖式或說明書中採用相同的元件符號。由於圖式均經簡化，因此並非精確之尺寸。以下說明所列之之方向詞，諸如頂部、底部、左、右、上、下、高於、低於、位於下方、後方、前方均僅供方便說明之用，其應同時參照相對應之圖式。此等方向詞無論如何均不應被視為本發明之任何限制。

雖以下所揭露之內容論及某些實施例，但這些實施例僅為說明之範例，並未限制本發明之範疇。採用這些範例實施例之目的，係在包含其所有之變化、調整、以及相等之實施例；此等實施例之變化均會落入本發明之精神與範疇，即如申請專利範圍所定義者。同時應理解此處所說明之方法步驟與結構並非程式化電荷捕捉記憶胞之方法的完整說明。本發明可能結合多種先前技術中的方法以共同操作，而本說明書僅揭露為理解本發明所必須之先前技術方法步驟。本發明在半導體記憶裝置以及其操作方法之領域具有產業利用性。然而，為說明所需，以下之說明係關於程式化電荷捕捉記憶胞之陣列的方法。

第1A圖繪示傳統電荷捕捉記憶胞10之剖面示意圖，其設置於半導體基材15之上，該基材係由淡摻雜之p型矽形成一p型井，其包含具有濃摻雜之n型材料的源極20與汲極25區域形成於該基材中。通道可能形成於源極20與汲極25區域之間的基材之中。第一絕緣層30位於該通道之上，同時一電荷捕捉層35，其又稱為電荷捕捉結構，係位於該第一絕緣層30之上。電荷捕捉層35係由氮矽化物所組成。第二絕緣層40位於電荷捕捉結構35之上，而導電閘極45則為於該第二絕緣層40之上。第一與第二絕緣層30及40係由二氧化矽所形成，閘極45則由多晶矽所組成。第一絕緣層30具有約40埃之厚度，電荷捕捉層35具有約70埃之厚度，而第二絕緣層40之厚度則約為90埃。

複數個終端可允許外界電壓施加於汲極25、源極20、閘極45以及基材15之上。此及，汲極終端26連結至汲極25，源極終端21連接至源極20，閘極終端46連接至閘極45，而基材終端16連接至基材15。

第1B圖為第1A圖之電荷捕捉記憶胞10之簡要圖式，其中源極終端21、汲極終端26、閘極終端46及基材終端16均對應於第1A圖之各個終端，繪示於此簡要圖式中。

未程式化的電荷捕捉記憶胞，例如第1A圖所繪示之裝置，可施加正向電壓(例如約為4.5V)，其施加係由汲極終端26至源極終端21，該源極終端21與基材終端16相互連接。在偏壓條件下，施加相對於源極終端21為正向之電壓於閘極終端16，通常可造成電流(即汲極電流)，該電流可藉由連接至汲極終端26之外部電路所測量。換言之，當電壓施加於閘極終端46與源極終端21之間(即閘極至源極之電壓)，而其數值超越臨界電位V_t 時，即可觀察到可測量之汲極電流。V_t 之典型數值為接近2伏特，而可測量之汲極電流範圍，舉例而言，約在1μA至15μA之間，而此時閘極至源極之電壓高於臨界電壓V_t 。

程式化電荷捕捉記憶胞可利用改變電荷捕捉記憶胞之臨界電位V_t 。一種改變電荷捕捉記憶胞之V_t 的方法即是注入具有第一極性之電荷進入電荷捕捉層35之一部份。依據一種實施例，注入之電荷為負電荷。注入的電荷數量可依據所欲變更Vt之記憶胞數量而定。舉例而言，可以注入一定數量的電荷，其足以提升電荷捕捉記憶胞的臨界電壓之一個程度，譬如為4V，則在此例中電荷捕捉記憶胞可視為被程式化。

一種習知程式化電荷捕捉記憶胞之方法繪示於第2圖。繼續參考第1A圖，則第2圖所述之方法可稱為通道熱電子(CHE)程式化，其開始於步驟100、並接著進行步驟105以施加OV至源極終端21(所有施加之電壓均係與基材終端16之電壓相較，舉例而言，其可接地。)。程式化汲極電壓(例如約4.5V)可於步驟110中施加於汲極終端26，而相對小的程式化閘極電壓(例如約5V)可在步驟115中施加於閘極終端，並於步驟120中結束。前述方法所採用之電壓可能建立一電場(通常為由右至左，但亦具有垂直分量)於通道中(未顯示於第1A圖)，該通道形成於基材15之上的源極20於汲極25之間。在特定的偏壓條件下，源自源極20的電子可能受到電場的影響，往汲極25之方向加速。部分被加速的電子可能具有足夠的動能以達到電荷捕捉層35，並被其所捕捉。此種被捕捉電子之聚集65顯示於第1A圖。應注意被捕捉電子之聚集分佈相對寬廣(另一種被捕捉電子66聚集之方式可見於第3圖)。

電荷捕捉記憶胞可能為至少兩種程式化狀態之一：程式化與未程式化對應至儲存資訊之一位元。稱為正向讀取與反向讀取之方法，已知可應用於電荷捕捉記憶胞中，利用探測之方法以決定電荷捕捉記憶胞之程式化狀態。通常而言，施加於記憶胞終端之電位與造成電流之數值係與電流臨界比較。依據電流與電流臨界之相對值，即可決定電捕捉記憶胞之程式化狀態。

將第1A圖中的源極20與汲極25之角色對換，另一種被捕捉電子67之聚集可能被注入電荷捕捉層35。利用此種方法，電荷捕捉記憶胞10可能用於儲存兩個資料數值，一者在第一資料區域(即被捕捉電子65)，而另一者則在第二資料區域(被捕捉電子67)。此即表示，在單一電荷捕捉記憶胞可以儲存兩個位元之資訊的前提下，各資料區域可能分別為程式化或未程式化。然而，如圖所示，兩個被捕捉電荷聚集65與67可能重疊，也因此會限制決定電荷捕捉記憶胞10之中左側資料區域與右側資料區域之程式化狀態的能力。

一種解決第1A圖中所述第一資料區域與第二資料區域(例如：分別為左資料區域與右資料區域)之方法，即應用如第4圖所述之調整過的CHE程式化方法。該所述之方法，其可適用於第3圖所述之實施例，其包含開始之步驟200，以及如先前所述者，在步驟205中施加0V至源極終端21。程式化汲極電壓(例如約4.5V)亦在步驟210中施加於汲極終端26。在步驟215中，相對大的程式化閘極電壓(例如約9V)係施加於閘極終端46。相對較大的程式化閘極電壓可能用以強化如第1A圖所繪示的電場之垂直分量。因此，可能在電荷捕捉記憶胞10中靠近源極25之部分產生較高濃度之電子。這些電子可能在目前較大的電場垂直分量之影響下，加速朝向閘極45，因此造成分佈相對狹窄的被捕捉電子聚集66，其位於電荷捕捉層35之右側資料區域。當第3圖中所繪示的源極與汲極角色對調時，即應用第4圖中之方法，另一個分佈相對狹窄的被捕捉電荷聚集68可能注入電荷捕捉層35之左側。左側資料區域與右側資料區域之電子分佈可能實質上未有重疊，因此可利用先前技術，增強決定左側資料區域與右側資料區域程式化狀態之能力。

如前所述，電荷捕捉記憶胞之資料區域可被認定處於至少兩種狀態之一。在二位元之情況下，資料區域可能為程式化或未程式化。未程式化之資料區域可能同時稱為「抹除」。一種抹除電荷捕捉記憶胞之資料區域的方法，即在該資料區域內注入一具有第二極性之電荷，其可能與第一極性相反。一種特殊的方法繪示於第5圖，其可稱為「能帶至能帶熱電洞」(BBHH)法。同時參考第6圖，該方法開始於步驟300，並繼續在步驟310中施加0V之電壓至源極終端21。在另一實施例中，源極終端21可能為浮動。抹除汲極電壓(例如約4.5V)可能在步驟310中施加於汲極終端26，同時抹除閘極電壓(例如約-7V)可能在步驟315中施加於閘極終端46。該方法終結於步驟320。上述特定的偏壓條件有效地提供位於p型基材15與n型汲極25之間的p-n接面一個反面偏壓。產生於空乏區域中的電洞電子對，使得電子均被掃到源極，而電洞均被掃至p型基材15，此種現象都是因為伴隨著空乏區域產生之電場所造成。前述偏壓條件，更進一步在通道中建立具有垂直分量與側向分量之電場，而該通道可形成於基材15上的汲極25與源極20之間。電場之側向分量可使電洞加速通往源極20。這些電子中的一部分可能包含足夠的動能，使得其與基材15之原子撞擊時產生其他電洞，這些電洞亦可稱為熱電洞，其在垂直方向上具有相對較大的動能與速度。這些熱電洞可能更進一步被電場之垂直分量加速，該垂直分量可能被施加於閘極45之負電壓所增強。熱電洞可能因此到達電荷捕捉層35，而被捕捉於電荷捕捉記憶胞10的右資料區域。第6圖繪示被捕捉之電洞71的集合。

舉例而言，若右資料區域先前已經被程式化如第3圖所繪示，則前述抹除操作所製造之電洞可能重新與電荷捕捉層35中的電子結合，有效地中和該右資料區域中的電荷，亦即有效地將右資料區域改為抹除(或未程式化)之狀態。吾人應理解：在電荷捕捉記憶胞10中，當源極20與汲極25之角色互換時，類似的敘述同樣適用於左資料區域。

第7圖為剖面示意圖，顯示第二位元效應可能產生於電荷捕捉記憶胞之資料區域(其可能如下述，稱為資料位元)程式化時。該圖顯示三個電荷捕捉記憶胞409、410、411代表橫列電荷捕捉記憶胞之部分，其可能如第7圖所繪示向兩個方向延伸。縱行方向的電荷捕捉記憶胞亦可能延伸進入第7圖之平面，但並未顯示於該圖式中。第7圖之實施例包含一閘極，其連接至所有橫列之電荷捕捉記憶胞；該閘極可稱為字元線445。字元線445可能具有終端446，其可施加一程式化/抹除閘極電壓。在垂直於字元線445、源極420與汲極425之區域，其可能沿著垂直於圖式平面的方向延伸。依據偏壓條件，電荷捕捉記憶胞410之源極420區域可能被認為電荷捕捉記憶胞409之源極或汲極。類似地，電荷捕捉記憶胞410之汲極區域425可能被認為電荷捕捉記憶胞411之源極或汲極。複數終端可能連接至這些源極/汲極區域，以形成位元線，其可有效地分享相鄰的電荷捕捉記憶胞。舉例而言，電荷捕捉記憶胞409與410分享位元線421；電荷捕捉記憶胞410與411分享位元線426。所有之位元線均更進一步被成對的電荷捕捉記憶胞(未顯示)所分享，該些記憶胞係成橫列排列，並與第7圖中所示之橫列平行。

第8圖繪示電荷捕捉記憶胞之陣列400的示意圖，其包含三個電荷捕捉記憶胞409、410與411，即如第7圖所繪示者。陣列400，其亦稱為虛擬接地NOR型陣列，可能形成於基材上，其具有一基材終端416。在陣列400中之複數電荷捕捉記憶胞的源極與汲極示為源極/汲極(S/D)區域。位元線421連接至縱行排列的電荷捕捉記憶胞之源極/汲極區域，其包含電荷捕捉記憶胞409與410。類似地，位元線426連接至縱行排列之源極/汲極區域，其包含電荷捕捉記憶胞410與411，而位元線428連接至縱行排列之源極/汲極區域，其包含電荷捕捉記憶胞411以及設置於電荷捕捉記憶胞411右側的另一電荷捕捉記憶胞(未繪示於本圖)。

第8圖所繪示之陣列400包含位元線之集合424(包括位元線421、426與428)，其設置如上述，以及更包含複數個獨立字元線之集合440(包含字元線446)。字元選擇電路系統460可能組態為可施加程式化/抹除電壓至陣列400之任一橫列的字元線440，而位元選擇電路系統470可組態為可施加程式化/抹除電壓至陣列400之縱行的源極/汲極。藉此，即可採用多種程式化/抹除方法(舉例而言，包含第2圖、第4圖與第5圖所繪示之方法)。

回到第7圖，第4圖之CHE方法可用於程式化右資料區域，舉例而言，電荷捕捉記憶胞410可能設置於另外兩個電荷捕捉記憶胞409與411之間。當電子455注入進入該右資料區域時，位於電荷捕捉記憶胞410中部分基材415的表面電位，可能因為電子455而提升。正向讀取時，該表面電位之提升可能造成為電荷捕捉記憶胞410之左資料區域的V_t 提升。這個顯著的提升可能稱為第二位元效應。

雖然與施加於終端446(第7圖)之相對較高的Vg值比較，第二位元效應仍較微小，然該第二位元效應在記憶胞具有相對較小之長度時，極可能變得顯著。提高電荷捕捉記憶胞410之右資料區域的V_t ，由於二位元效應，將降低V_t 與未程式化資料區域之差異，以及一程式化資料區域之V_t 的差別。這樣的差異降低顯示了程式化區間中所不欲見到的降低，該程式化區間在此稱為操作區間，其與電荷捕捉記憶胞410之運作相關。應注意，以正向讀取之方法探測電荷捕捉記憶胞時，該提升之表面電位無法被消弭。

第6圖與第7圖之代表圖僅描述電子455之分布的近似形狀。通常而言，閘極45(第6圖)頗為狹小，而第二位元效應可能由注入之電荷，即電子455之寬度與高度所決定。採用相對較大之V_g 值，程式化傾向於產生一較高，但較狹窄之電子455分佈型態時，當元件尺寸下降時，第二位元效應可能變得更加明顯，同時此處所述之方法可更可能實質上消滅在此種狀況下產生的第二位元效應。

第9圖之圖表顯示實驗數據，同時更精確地依據電荷捕捉記憶胞之一種特定實施例，量化第二位元效應。圖表中之曲線450顯示程式化電荷捕捉記憶胞右資料區域(在某些實施例中亦可能稱為右位元)至約3V或更高之起始值(即，當右位元之ΔV_t 約為3V)。曲線450顯示在電荷捕捉記憶胞之左資料區域(即左位元)之V_t 觀察到一個約0.6V之電荷。以另一種方法而言，程式化與未程式化之資料位元之差別係由約3-0=3V降低至約3-0.6V=2.4V。亦即，記憶胞之程式化區間由約3V降低至約2.4V。當繼續程式化右資料位元至較高V_t 值時，例如ΔV_t 為5V，第9圖之圖表顯示如此會增加左位元之ΔV_t 至約1.6V。可觀察到ΔV_t 仍然較高之右位元對應至左位元中1:1之ΔV_t 改變(參考第9圖中斜率為1之區域455)，操作區間無法提升。因此希望採用其他提高程式化區間之方法。

另一寄生效應，亦稱為程式化干擾，可能會在應用如第4圖所繪示之CHE方法時產生，以下利用第10A圖與第10B圖說明。舉例而言，程式化干擾可能在CHE程式化電荷捕捉記憶胞410時產生。電子電洞會產生於基材415之表面，其中該些電洞可能造成在基材415中的第二次離子化(secondary ionization)。此種產生電子電洞對的第二次離子化，可能產生某些第二次熱電子，其具有足夠的動能，可抵達電荷捕捉記憶胞411之電荷捕捉層435，並為其所捕捉。這些被捕捉之電子即如第10A圖中之456所示。同樣地，若電荷捕捉記憶胞411之左資料區域不會被程式化，則該被捕捉的電子456即可有效地提高電荷捕捉記憶胞411之左資料區域的V_t ，並由此在操作電荷捕捉記憶胞411時，造成不欲見的程式化區間縮小。第10B圖為一剖面示意圖，其繪示第10A圖之區域451。在CHE程式化時，可能會因為基材415表面之衝擊離子化而產生電洞452。依據所施加之偏壓條件，電洞傾向於往基材415之內移動。某些電洞可能在基材415之次表面(subsurface)造成第二次衝擊離子化，也因此產生額外的電子電洞對453，其中包含第二次熱電子。這些第二次熱電子454之一部份可能到達相鄰的記憶胞，並造成程式化干擾。

第11圖為一對記憶胞500與505之實施例的剖面示意圖，其可與個別的電荷捕捉記憶胞410與411(第10A圖)比較。為求簡化，許多記憶胞之結構均已刪節，但標明四個資料區域分別為字元A510、字元B515、字元C520與字元D525。由上述關於第7圖與第9圖之討論，即可瞭解程式化位元B515可能提高位元A510之V_t (第二位元效應)。此外，由上述關於第10A圖之討論，即可知道程式化位元B515可能提高位元C520之V_t (程式化干擾)。

第12圖為實驗數據之圖表，其說明第二位元與程式化干擾效應在電荷捕捉記憶胞之相鄰資料位元之現象；例如：電荷捕捉記憶胞500與505(第11圖)之位元A510、位元B515、位元C520與位元D525在一特定實施例中為電荷捕捉記憶胞之集合。該圖表顯示在未程式化之位元中的V_t 變化(例如位元A510與位元C520)其Vt變化來自於另一位元程式化(位元B515)過程中所引發的寄生效應。在位元B515程式化至稍微高於3V時，位元A510之V_t 改變會多於0.75V，此係第二位元效應所造成。位元C520之Vt，係與位元B515分享位元線，其於同樣的條件下改變超過0.5V，而程式化干擾之範例即由第二曲線735所說明。

一種減少第二位元效應與程式化干擾效應的方法，即在受到寄生效應影響之資料區域中進行抹除操作，而使得該受到影響之資料區域保持為未程式化。舉例而言，第5圖中所述的BBHH抹除方法可施加於電荷捕捉記憶胞410(請參第7圖)之左資料區域，藉以中和第二位元效應。類似地，參考第10A圖，BBHH抹除方法亦可施加於電荷捕捉記憶胞411之左資料區域，藉以中和因寄生效應(程式化干擾)而加入至電荷捕捉記憶胞411之左資料區域的電子456。

然而，BBHH抹除本身亦會引發在操作電荷捕捉記憶胞之過程中所不欲見到的寄生效應。第13圖即繪示一種如第5圖所示之BBHH方法，其係應用於將電洞456注入電荷捕捉記憶胞411之左資料區域。由於近於平衡之偏壓條件，將電洞456注入電荷捕捉記憶胞411之左資料區域亦可能將電洞455注入電荷捕捉記憶胞410之右電荷區域。若電荷捕捉記憶胞410之右電荷區域即將被程式化，則將電洞455注入電荷捕捉記憶胞410之右資料區域可能會造成電荷捕捉記憶胞410之右資料區域的V_t 變化，並因此造成電荷捕捉記憶胞410之相關程式化區間縮小，此乃操作時所不欲見。

如第13圖所繪示，此種吾人不欲見到的BBHH抹除效應可利用調整BBHH抹除為選擇抹除之方式來緩和，其實施方式說明於第14圖與第15圖。利用此方法，可施加選擇性之抹除至選定電荷捕捉記憶胞之411左資料區域，其開始於步驟600。該方法繼續在步驟605施加0V電壓至選定記憶胞之源極(例如：位元線428)，其中該電荷捕捉記憶胞(例如電荷捕捉記憶胞411)之基材(例如基材415)之基材位能係作為電壓參考值。抹除汲極電壓(例如約4.5V)係施加於選定之電荷捕捉記憶胞411的汲極(例如位元線426)。在步驟615中，增加之抹除源極電壓(例如約2.5V)係施加於鄰接電荷捕捉記憶胞(例如電荷捕捉記憶胞410)之源極(即位元線421)，其汲極(即位元線426)係與選定之電荷捕捉記憶胞411所共享。在步驟620中，一抹除閘極電壓(例如約-7V)施加於選定記憶胞之閘極(例如具有終端446之字元線445)，而該方法終止於步驟625。第15圖所說明之偏壓條件可能足以造成熱電洞456注入選定電荷捕捉記憶胞411之左資料區域。施加該增加之抹除源極電壓至該接電荷捕捉記憶胞410之源極(即位元線421)，即可能產生降低電場之效應，該電場係建立於相鄰電荷捕捉記憶胞410之源極420與汲極425之間的通道中。因此，利用傳統BBHH抹除方法所產生的其他「熱」電洞之動能可能降低，而由此造成實質上無電洞注入鄰接電荷捕捉記憶胞(在本實施例中為電荷捕捉記憶胞410)之右資料區域。總歸而言，選擇抹除提供一種抹除單一左資料區域或右資料區域之方法，其不會實質影響鄰接電荷捕捉記憶胞之程式化狀態。換言之，選擇抹除可提供一種抹除特定陣列橫列中之電荷捕捉記憶胞的資料區域之方法，而不會影響同一橫列中其他相鄰電荷捕捉記憶胞之程式化狀態，而該二電荷捕捉記憶胞之資料區域係分享同一位元線。

更概括而論，偏壓電壓可施加於額外的相鄰位元線(即位於位元線421左側之位元線，但未顯示於第15圖中)以進一步減低額外不欲見的電子注入相鄰電荷捕捉記憶胞之可能性。相鄰位元線電壓之差距可能在0V至2V之間。在特定實施例中，第8圖之陣列400中，除了電荷捕捉記憶胞409、410與411之外，亦可同時考慮參考電荷捕捉記憶胞407與408。電荷捕捉記憶胞408與電荷捕捉記憶胞409分享位元線422；電荷捕捉記憶胞407與電荷捕捉記憶胞408分享位元線423。除了前述偏壓電壓外，亦可在執行電荷捕捉記憶胞410左資料區域之選擇抹除時，施加偏壓電壓至位元線422與423。選擇這些偏壓電壓，舉例而言，即可能使位元線422與423及位元線422與421之間的電位差為在0V至2V之間的範圍內，藉此確保電洞不會注入至電荷捕捉記憶胞410、409、408與407之資料區域中。依據另一實施例，為了執行電荷捕捉記憶胞411之左資料區域的選擇抹除，抹除閘極電壓可施加於字元線446，其範圍在約-3V至-10V之間，較佳實施例則約在-3V至-7V之間(較低的範圍可預防Fowler-Nordheim穿隧之發生，其可能影響抹除運作)。此外，可施加0V於位元線428，同時可施加在3.5V至5.5V之間的電壓至位元線426(施加至位元線428之電壓的上限可由元件的崩潰電壓決定。在依實施例中，較佳之範圍係為4.5V至5V)。範圍小於位元線428上之電壓而位於大約0V至2V的電壓可施加於位元線421，例如約為0.5V。位元線422與423之電壓可能個別約為4.5V與4.0V，而位於位元線423左側之複數額外位元線電壓則可能依序調降0.5V，故接下來兩條位元線之電壓可為3.5V與3.0V。此即表示，由位元線421逐漸遠離之位元線電壓係逐條降低，如此可防免BBHH注入非選擇抹除之電荷捕捉記憶胞的資料區域。將電壓下降制約3.0V通常即足以避免BBHH注入任何非選定之記憶胞。

第16圖之圖表說明在程式化電荷捕捉記憶胞之右位元(例如第11圖中之位元B)時，發生於同一電荷捕捉記憶胞之左位元(例如第11圖中之位元A)之第二位元效應可利用如第14圖以及相關敘述所描述之選擇抹除操作來減輕。該圖表描繪當電荷捕捉記憶胞之第二位元(例如：左位元)未程式化時，以二階步驟程式化電荷捕捉記憶胞之第一位元(例如：右位元)之影響。第一階段係為圖示之700，其中右位元程式化至約為3.3V之階級。如其所示，左位元之V_t 在程式化右位元之過程中增加(非所欲見)約0.6V。在第二階段中，如圖表中之705，選擇抹除執行於左位元，其操作實質上消滅了在左位元中的第二位元效應，同時將右位元之V_t 降低至約3.0V。

事實上，將前述二階段程式化流程反轉亦可有相當之優點，一如第16圖之所示。換言之，抹除運作(其可為選擇抹除，亦可為非選擇抹除)可在第一階段中執行，即如圖示之710，而右位元可接著在標示為715之地二街段程式化至約3.3V之階級，並同樣地消除第二位元效應。

第17A圖與第17B圖繪示第16圖之二階程式化流程的另一種說明方式。第17A圖顯示兩種V_t 分佈：未程式化之V_t 分佈800以及程式化之V_t 分佈805，舉例而言，其中未程式化之V_t 階級係選定為約0V，而程式化之V_t 階級係選定為約3.3V。程式化後，未程式化位元之V_t 階級可能移動約0.75V之階級，其在第17A圖中以寄生V_t 分佈801表示。記憶胞之程式化區間即可能因此由約3.3-0V或3.3V(如第17圖中之810所示)，降低至3.3-0.75或2.55V(如圖中820所示)。

如此處所述之選擇抹除可能具有如第17B圖所示之效應，其中寄生V_t 分佈801實質上被消除，因此儲存該未程式化之V_t 階級800至實質上為0之位置，並稍微將程式化V_t 階級805降低約3V至程式化V_t 階級806。如此形成之程式化區間811即由約2.55V增進至約3-0或3V。

當握有CHE程式化以及選擇BBHH抹除之工具在手時，如第4圖、第14圖與前述說明所示，一種程式化整個電荷儲存記憶胞陣列之方法即屬可行。雖然對於熟悉本技術領域之人而言，某些方法可能得輕易完成，但一種特定之實施方式係揭露於第18圖之流程圖。該實施例可應用於一橫列上，舉例而言，如第8圖所示之虛擬接地NOR型陣列。該實施方式在收集到陣列中各橫列的程式化指令後，開始於步驟900，同時陣列中的一橫列被選擇。在一實施例中，一橫列之電荷捕捉記憶胞分享之字元線446(如第8圖)可被選擇。於此未詳細說明之程式化指令，可指明是否在各橫列中的各個位元均須被程式化。同樣地，橫列選擇之方法在此並未說明，而該選擇可利用先前技藝中所為人熟知的方式進行。該步驟接著包含在步驟905中將記憶胞指標CI啟動至1。如此CI可能指向陣列中一選定橫列的一指定記憶胞(identified cell)(開始時為最左邊之記憶胞)。在步驟910中，需選擇程式化指令是否表明該指定記憶胞(例如第8圖中之電荷捕捉記憶胞409)應被程式化。若該左位元不應被程式化，則接下來在步驟915中之方法決定是否指定記憶胞之右位元應被程式化。若該指定記憶胞之右位元未被程式化，則該方法即會繼續進入到如後述之步驟960。

若在步驟915中，程式化指令表明該指定記憶胞之右位元應被程式化，則會在步驟940進行一測試，以知悉是否已經連結(reached)指定橫列中的最後一個記憶胞。若是，則該步驟繼續進行於後述之步驟955。若未能連結(reach)最後一個記憶胞，則會進行步驟945中之測試，以知悉右方連接(right adjacent)至該指定記憶胞(例如，第8圖中之電荷捕捉記憶胞410)之記憶胞的左位元是否應被程式化。若在右方連接記憶胞之左位元不會被程式化，則該右方記憶胞之左位元即在步驟950中利用前述抹除與選擇抹除方法之一進行抹除，而該方法繼續於步驟955。若在步驟945中，該右方記憶胞之左位元會被程式化，則該方法在步驟955中以程式化指定記憶胞之右位元繼續。如此，該方法即在步驟960中繼續。

若在步驟910中，程式化指令表明指定記憶胞之左位元應被程式化，則該方法繼續於920決定該指定記憶胞之右位元是否應被程式化。若該指定記憶胞之右位元不應被程式化，則該指定記憶胞之右位元即會在步驟930中，舉例而言利用前述方法與第5圖所述之內容進行抹除。另一實施例中，抹除步驟930可能為前述參照第14圖所說明之選擇抹除步驟930。該指定記憶胞之左位元可能在步驟935中被程式化，舉例而言係利用第4圖以及相關說明所揭露之方法，之後則繼續進入後述之步驟960。

若在步驟920中，程式化指令指明該指定記憶胞之右位元應被程式化，則該指定記憶胞之左位元會在步驟925被程式化，而該方法即會回到上述之步驟940。

在步驟960中，記憶胞指標CI提高，而步驟965則會進行測試，以知悉是否橫列中的最後一個記憶胞是否已連結(reached)。若尚未連結至最後一個記憶胞，則該方法會回到前述之步驟910。若該最後記憶胞已經連接，則該方法會終結於步驟970。

以上參照第18圖敘述其實施方式，無論程式化前即有或未有第二位元效應和/或程式化干擾者均可適用。在這些狀況下，選擇抹除亦可在程式化前與程式化後進行。在其他情況下，可進行選擇抹除，以完成特定之程式化區間。舉例而言，參照第11圖，當位元A510將被抹除而位元B515將被程式化時，位元B515可能先被程式化，然後即可測量位元A510之V_t 。依據測量到的位元A510之V_t 偏移，可知是否需要選擇抹除。舉例而言，當特定2.5V之操作區間，程式化位元B515至3V之階級可能引發位元A510有1V之V_t 偏移，如此即須要位元A510之選擇抹除，以將程式化區間由2V增加到至少2.5V。

依據另一實施例，將位元B515程式化至3V之階級可能造成位元C520有0.6V之程式化干擾，同時若將位元D525以ΔV_t 為3V進行程式化，考慮B515程式化過程中造成的程式化干擾則505之操作區間會為3-0.6=2.4V；此外，程式化位元D至3V之ΔV_t 之同時對位元C造成第二位元效應將會使操作區間更加惡化，得位元C之ΔV_t 總位移共約1.6V(二位元效應加上程式化干擾)，將操作區間降低至約1.4V。此種操作區間之縮小可以利用在位元C520上執行選擇抹除來修正。在另一實施例中，程式化位元D525至3V可能造成位元C520之ΔV_t 位移0.4V，使得操作區間成為3.0-0.4=2.6V，其大於2.5V，所以位元C520之選擇抹除即非必須。讀者應理解上述元件符號僅供說明參考之用，並非用以限制本發明之範疇。

在另一實施例中，各電荷捕捉記憶胞中的個左資料區域與右資料區域可儲存兩個以上的資料數值。舉例而言，各左資料區域與各右資料區域均可被程式化至四種可區別的V_t 階級之一，使得可在各資料區域中儲存兩個位元，或者在一個電荷捕捉記憶胞之兩個資料區域中具有四個位元。此處所揭露之方法可利用增進探知該三個可區別之階級的程式化或未程式化資料區域狀態，來擴大與該多階級運作相關程式化區間。第19A圖與第19B圖繪示目前的方法如何增進電荷捕捉記憶胞之多階操作。第19A圖說明四個V_t 階級825、830、835、810，這些階級可能與電荷捕捉記憶胞之一資料區域對應，並個別對應至四個程式化狀態1、2、3、4。程式化資料區域之最大之V_t 階級840可能帶來不欲見到的副作用，即增加程式化階級至程式化狀態1，而該不欲見到的V_t 階級即圖中的826區域。利用本發明所揭露之方法，程式化狀態為1之程式化階級825即可實質上回復至其所須之數值，如第19B圖所示。當程式化狀態4之程式化階級840受到最小影響時，可能會移向縮小的程式化階級841(第19B圖)。

由前述，熟知本技術領域之人即會瞭解本發明之方法可促進唯讀記憶裝置之程式化，尤其是在積體電路中具有兩個資料區域的唯讀記憶裝置。前述說明以及實施例僅供說明之用，並非用以限制本發明之範疇。熟知本技術領域之人在知悉前述說明後，即可在不互相排除的情況下，輕易依據本發明所揭露之實施例完成變化或變更。此外，任何組合、刪減、替換、或變化均為熟悉本技術領域之人得依前述發明而輕易完成。因此，本發明並非受限於前述實施例，而應以申請專利範圍加以界定。

10、407、408、409、410、411、500、505．．．電荷捕捉記憶胞

15、415．．．基材

16、416．．．基材終端

20、420．．．源極

21．．．源極終端

25、425．．．汲極

26、426．．．汲極終端

30．．．第一絕緣層

35．．．電荷捕捉層

40．．．第二絕緣層

45．．．閘極

46．．．閘極終端

65、66、67、68．．．被捕捉電子堆積

71．．．捕捉電洞集合

400．．．陣列

421、422、423、426、428．．．位元線

424．．．位元線集合

440、445、446．．．字元線

446．．．字元線終端

450、735．．．曲線

452、455、456．．．電子或電洞

453．．．電子電洞對

460．．．字元選擇電路系統

470．．．位元選擇電路系統

510．．．位元A

515．．．位元B

520．．．位元C

525．．．位元D

800、805、806．．．V_t 階級

801．．．V_t 分佈

811．．．程式化區間

第1A圖繪示先前技術之一種程式化電荷捕捉記憶胞之資料區域的方法。

第1B圖為第1A圖之電荷捕捉記憶胞的簡要圖式。

第2圖為先前技術中程式化電荷捕捉記憶胞之資料區域的流程圖。

第3圖為利用通道熱電子注入程式化電荷捕捉記憶胞之區域的剖面示意圖。

第4圖為程式化電荷捕捉記憶胞之資料區域之方法的一種實施例的流程圖。

第5圖為抹除電荷捕捉記憶胞之資料區域之方法的一種實施例的流程圖。

第6圖為剖面圖，說明利用能帶至能帶熱電洞注入來抹除電荷捕捉記憶胞之效應。

第7圖為剖面圖，描述伴隨電荷捕捉記憶胞之資料區域程式化而來的第二位元效應。

第8圖為示意圖，表達電荷捕捉記憶胞之長方形陣列。

第9圖為圖表，顯示量化之第二位元效應。

第10A圖為剖面圖，繪示伴隨程式化電荷捕捉記憶胞之資料區域而生的程式化干擾。

第10B圖為剖面圖，繪示第10A圖之部分的細節，並說明程式化干擾之機制。

第11圖為一對相鄰電荷捕捉記憶胞之實施例的剖面圖，其中各記憶胞包含兩個資料區域。

第12圖為圖表，說明在相鄰電荷捕捉記憶胞之多個資料位元之間，第二位元效應與程式化干擾效應的情況。

第13圖剖面圖，繪示先前技術中的抹除操作，其可影響分享同一位元線的複數電荷捕捉記憶胞之複數資料區域。

第14圖為一選擇抹除操作的流程圖。

第15圖為一剖面圖，繪示電荷捕捉記憶胞之資料區域的選擇抹除。

第16圖為圖表，說明利用選擇抹除來減低在程式化電荷捕捉記憶胞之右位元時，在電荷捕捉記憶胞之左位元上所產生的第二位元效應。

第17A圖與第17B圖繪示第16圖之二階程式化流程的另一實施例。

第18圖繪示一種程式化一橫列之電荷捕捉記憶胞之的方法的一種實施例。

第19A圖與第19B圖繪示電荷捕捉記憶胞之多階操作。

900、905、910、915、920、925、930、935、940、945、950、955、960、965及970‧‧‧步驟

Claims (23)

1. 一種非揮發記憶裝置的操作方法，包含：提供具有複數個電荷捕捉記憶胞之一陣列，該陣列包含一複數之電荷捕捉記憶胞橫列；指定該陣列中之一橫列；指定該指定橫列中之一第一電荷捕捉記憶胞，該第一電荷捕捉記憶胞具有一第一資料區域與一第二資料區域；依據該第一電荷捕捉記憶胞之該第一資料區域與該第二資料區域，接受一第一程式化指令；當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之該第一資料區域時，程式化該第一電荷捕捉記憶胞之該第一資料區域；以及當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之該第一資料區域以及當該第一程式化指令沒有下令程式化該第一電荷捕捉記憶胞之該第二資料區域時，抹除該第一電荷捕捉記憶胞之該第二資料區域。
2. 如申請專利範圍第1項所述之方法，其中該程式化該第一資料區域之步驟包含將具有一第一極性之一電荷注入該第一資料區域。
3. 如申請專利範圍第2項所述之方法，其中該注入具有該第一極性之該電荷包含注入複數個通道熱電子。
4. 如申請專利範圍第2項所述之方法，其中該第二資料區域之該抹除包含注入具有一第二極性之一電荷進入該第二資料區域。
5. 如申請專利範圍第4項所述之方法，其中該注入具有該第二極性該電荷包含注入複數個能帶至能帶熱電洞。
6. 如申請專利範圍第1項所述之方法，其中該抹除在該第一電荷捕捉記憶胞之該第二資料區域係於該程式化該第一電荷捕捉記憶胞之該第一資料區域之前進行。
7. 如申請專利範圍第1項所述之方法，其中該抹除在該第一電荷捕捉記憶胞之該第二資料區域係於該程式化該第一電荷捕捉記憶胞之該第一資料區域之後進行。
8. 如申請專利範圍第1項所述之方法，更包含：依據位於該陣列之該指定橫列的一第二電荷捕捉記憶胞，接受一第二程式化指令，該第二電荷捕捉記憶胞具有第一資料區域與第二資料區域，其中該第二電荷捕捉記憶胞之該第一資料區域與該第一電荷捕捉記憶胞之該第二資料區域分享一位元線；當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之該第二資料區域時，程式化位於該第一電荷捕捉記憶胞之該第二資料區域；以及當該第一程式化指令下令程式化在該第一電荷捕捉記憶胞之該第二資料區域時及當該第二程式化指令沒有下令程式化該第二電荷捕捉記憶胞之該第一資料區域時，抹除該第二電荷捕捉記憶胞之該第一資料區域。
9. 如申請專利範圍第8項所述之方法，其中該第二電荷捕捉記憶胞之該第一資料區域的抹除係於該程式化該第一電荷捕捉記憶胞之該第二資料區域之前進行。
10. 如申請專利範圍第8項所述之方法，其中該第二電荷捕捉記憶胞之該第一資料區域的抹除係於該程式化該第一電荷捕捉記憶胞之該第二資料區域之後進行。
11. 如申請專利範圍第8項所述之方法，其中在該第一電荷捕捉記憶胞未程式化時，該程式化改變該第一電荷捕捉記憶胞之至少一資料區域之一臨界電壓至一數值，其可與該至少一資料區域之該臨界電壓區隔。
12. 如申請專利範圍第8項所述之方法，其中在該第一電荷捕捉記憶胞未程式化時，該程式化改變該第一電荷捕捉記憶胞之至少一資料區域之一臨界電壓至複數個階級之一，其可與該至少一資料區域之該臨界電壓區隔。
13. 如申請專利範圍第12項所述之方法，其中該複數個階級包含至少二個階級。
14. 一種非揮發記憶裝置的操作方法，包含：提供具有複數個電荷捕捉記憶胞之複數橫列的一陣列；指定該陣列中之一橫列；指定該指定橫列中之一第一電荷捕捉記憶胞，該第一電荷捕捉記憶胞具有一第一資料區域與一第二資料區域；於該指定橫列中指定一第二電荷捕捉記憶胞，該第二電荷捕捉記憶胞具有一第一資料區域，其與該第一電荷捕捉記憶胞之該第二資料區域分享一位元線；依據該第一電荷捕捉記憶胞之該第一資料區域與該第二資料區域，接受一第一程式化指令；依據該第二電荷捕捉記憶胞之該第一資料區域，接受一第二程式化指令；當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之該第二資料區域時，程式化該第一電荷捕捉記憶胞之該第二資料區域；以及當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之 該第二資料區域以及當該第二程式化指令沒有下令程式化該第二電荷捕捉記憶胞之該第一資料區域時，抹除該第二電荷捕捉記憶胞之該第一資料區域。
15. 如申請專利範圍第14項所述之方法，更包含：當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之該第一資料區域時，程式化該第一電荷捕捉記憶胞之該第一資料區域；以及當該第一程式化指令下令程式化該第一電荷捕捉記憶胞之該第一資料區域，以及當該第一程式化指令沒有下令程式化該第一電荷捕捉記憶胞之該第二資料區域時，抹除該第一電荷捕捉記憶胞之該第二資料區域。
16. 如申請專利範圍第14項所述之方法，其中該抹除包含選擇性地抹除一資料區域。
17. 如申請專利範圍第16項所述之方法，其中該選擇性地抹除包含當不影響另一電荷捕捉記憶胞之一資料區域的之一實質程式化狀態時，抹除位於該指定橫列中之一電荷捕捉記憶胞的一資料區域，該另一電荷捕捉記憶胞係與該一電荷捕捉記憶胞分享一位元線。
18. 如申請專利範圍第16項所述之方法，其中該選擇性地抹除該第二電荷捕捉記憶胞之該第一資料區域包含：指定一第一位元線以供該第一電荷捕捉記憶胞之該第二資料區域與該第二電荷捕捉記憶胞之該第一資料區域分享；指定一字元線以供該第一電荷捕捉記憶胞與該第二電荷捕捉記憶胞分享；指定一第二位元線與該第一電荷捕捉記憶胞之該第一資料區域相關；指定一第三位元線與該第二電荷捕捉記憶胞之該第二資料區域相關；施加一第一電位至該第一位元線；施加一第二電位至該第二位元線；施加一第三電位至該第三位元線；以及施加一第四電位至該字元線；其中該第一電位與該第三電位之一差異足以將複數個能帶至能帶熱電子注入該第二電荷捕捉記憶胞之該第一資料區域；以及該第一電位與該第二電位之一差異不足以將複數個能帶至能帶熱電洞注入該第一電荷捕捉記憶胞之該第二資料區域。
19. 如申請專利範圍第18項所述之方法，其中：該第一電位、該第二電位、該第三電位與該第四電位均係相對於一基材電位；該第一電位之範圍為約3.5V至約5.5V；該第二電位之範圍為約0V至約2V；該第三電位實質上與該基材電位相同；以及該第四電位之範圍為約-3V至約-10V。
20. 如申請專利範圍第18項所述之方法，更包含：指定一第三電荷捕捉記憶胞，其與該第一電荷捕捉記憶胞分享一字元線以及該第二位元線；指定一第四電荷捕捉記憶胞，其與該第一電荷捕捉記憶胞分享一位元線，該第四電荷捕捉記憶胞具有一第五位元線及與該第三電荷捕捉記憶胞分享一第四位元線；施加一第五電位至該第四位元線；以及施加一第六電位至該第五位元線，其中：該第二電位與該第五電位之一差異不足以將複數個能帶至能帶熱電洞注入該第三電荷捕捉記憶胞之一資料區域；以及該第五電位與該第六電位之一差異不足以將該複數個能帶至能帶熱電洞注入至該第四電荷捕捉記憶胞之一資料區域。
21. 一種由複數個記憶胞之複數橫列與複數縱行組成之一非揮發記憶體之陣列，其中各記憶胞包含：一基材區域，包含複數個源極區域與複數個汲極區域，該複數個汲極區域與複數條位元線連接，該些位元線係由該陣列之一縱行之複數個記憶胞所分享；一電荷儲存結構具有一第一資料區域與一第二資料區域；以及一個或多個介電結構至少部分設置於該電荷儲存結構與該基材區域之間，同時至少部分位於該電荷儲存結構與一閘極連接之間，該閘極連接連接至一字元線，該字元線係由該陣列之一橫列的複數記個憶胞所分享，其中該第一資料區被選擇性地抹除，以在該第二資料區域被程式化時保持被抹除狀態而不影響該第二資料區域的程式化過程，藉此增加該記憶胞之一操作區間。
22. 如申請專利範圍第21項所述之非揮發記憶體之陣列，其中該第一資料區域與該第二資料區域係放置在相同之記憶胞。
23. 如申請專利範圍第21項所述之非揮發記憶體之陣列，其中該第一資料區域放置於一第一記憶胞中，而該第二資料區域放置於鄰接該第一記憶胞之一第二記憶胞中，該第二記憶胞與該第一 記憶胞分享一字元線與一位元線。