CN100463184C

CN100463184C - 操作平行排列非易失性存储器的方法及装置

Info

Publication number: CN100463184C
Application number: CNB2005101134771A
Authority: CN
Inventors: 叶致锴; 蔡文哲; 卢道政
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2005-10-10
Filing date: 2005-10-10
Publication date: 2009-02-18
Anticipated expiration: 2025-10-10
Also published as: CN1949517A

Abstract

读取一种具有电荷储存结构的存储单元，该读取是通过在存储单元的载电流节点之一与存储单元的衬底区域之间测量电流而进行的。当存储单元结构的其它部分储存不相关的数据时，读取操作减少不同部分的电荷捕捉结构之间的耦合。通过该读取操作，存储单元的感测范围可以显著地改善。例式的安排为单一存储单元、一行或非门(NOR)连接的存储单元，以及虚拟接地阵列的存储单元。

Description

操作平行排列非易失性存储器的方法及装置

技术领域

本发明涉及电可擦可编程非易失性存储器，尤其涉及具有偏压安排的电荷捕捉(charge trapping)的存储器，其对于读取不同位置的存储单元的电荷捕捉结构相当灵敏。

背景技术

目前在电子编程及擦除非易失性存储技术中，是以应用在各个领域的电荷储存结构，如已知的电可擦可编程只读存储器(EEPROM)及闪存为主，而一些存储单元结构可用于电可擦可编程只读存储器及闪存。随着集成电路的尺寸缩小，以电荷捕捉介电材料层为主的存储单元结构因其可以量产并且工艺简单，渐渐受到瞩目。以电荷捕捉介电材料层为主的各种存储单元结构如包含已知技术中工业名称为PHINES、NROM及SONOS的结构，这些存储单元结构通过将电荷捕捉至电荷捕捉介电层(如氮化硅层)而储存数据，而当捕捉到相当多的净负电荷时，存储单元的临界电位将会增加。可通过从电荷捕捉层移除净负电荷或加入净正电荷至电荷捕捉层而降低存储单元的临界电位。

一般的存储单元依靠反向读取操作来决定存储结构的内容，然而，即使只关注一部份电荷捕捉结构的数据，反向读取技术实际上也会与电荷捕捉结构的多个位置耦合。这样的依赖性限制了电荷捕捉结构，如非易失性存储器的使用，使得反向读取技术所测得的电流感测范围(sensing window)缩小，极可能只有少数的数据储存在电荷捕捉结构。

能量消耗是另一个可以改善的部分。便携式电子装置，如音乐播放器、手机及无线装置，其中可使用的能量来源有限。反向读取操作为一种能量损失源，造成能量消耗，而此类能量消耗会类似地发生在读取操作中，而读取操作依赖横向电流流经存储单元中沟道的程度。

因此，需要一种非易失性存储单元，在只有一部份电荷捕捉结构储存关注的数据时，可以读取，但不会实际上与电荷捕捉结构的多个位置耦合。另外，也需要一种相比于反向读取操作可以降低能量消耗的读取操作。

发明内容

本发明公开一种操作非易失性存储器阵列、包含此存储器阵列的集成电路的结构、以及包含一行非易失性存储单元的集成电路。

根据本发明的一方面，提供了一种操作非易失性存储器阵列的方法，该非易失性存储器阵列利用电荷储存状态来储存数据，该非易失性存储器阵列包含排列成列和行的非易失性存储单元，每一个该非易失性存储单元在衬底区域中包含第一和第二载电流节点，并且包含电荷储存结构以及一个或多个介电结构，所述一个或多个介电结构的至少一部份在所述电荷储存结构与栅极之间，并且所述一个或多个介电结构的至少一部份在所述衬底区域与所述电荷储存结构之间，该方法包括：施加读取偏压设置，以决定电荷储存状态，该电荷储存状态储存在该非易失性存储器阵列，包括：施加字线偏压在字线上，该字线将栅极电压提供给该非易失性存储单元中对应于该字线的一列；以及施加位线偏压在位线上，该位线与该非易失性存储单元中邻近该位线的第一行的所述第一载电流节点电性连接，并且该位线与该非易失性存储单元中邻近该位线的第二行的所述第二载电流节点电性连接；以及测量流经所述衬底区域与该位线之间的电流，以决定该电荷储存状态。

根据本发明的另一方面，提供了一种非易失性内存的集成电路，包括：非易失性存储器阵列，该非易失性存储器阵列利用电荷储存状态来储存数据，该非易失性存储器阵列包含多行，所述多行中的每一行包含多个存储单元，每一个所述存储单元包括：衬底区域，包含第一载电流节点和第二载电流节点；电荷储存结构；以及一个或多个介电结构，所述一个或多个介电结构至少一部分在所述电荷储存结构与所述衬底区域之间，并且所述一个或多个介电结构至少一部分在所述电荷储存结构与栅极之间；多条位线，所述多条位线与该非易失性存储器阵列连接，所述多条位线的其中之一将同一行的所述第一载电流节点连接，所述多条位线的其中之一将同一行的所述第二载电流节点连接，所述多条位线的其中之一将相邻行的相邻所述第一载电流节点和所述第二载电流节点一起连接；多条字线，所述多条字线将栅极电压提供位给所述多个存储单元；以及逻辑电路，所述逻辑电路与所述多个存储单元连接，所述逻辑电路施加读取偏压设置，以决定至少一个所述电荷储存状态，所述逻辑电路测量电流，以决定至少一个所述电荷储存状态，所述电流流经一源极区域和一漏极区域中的至少一个与所述衬底区域之间。

根据本发明的再一方面，提供了一种非易失性存储器的集成电路，包括：多个非易失性存储单元，所述多个非易失性存储单元利用电荷储存状态来储存数据，每一个所述非易失性存储单元包括：衬底区域，具有第一载电流节点和第二载电流节点；电荷捕捉结构；以及一个或多个介电结构，所述一个或多个介电结构至少一部份在所述电荷捕捉结构与所述衬底区域之间，并且所述一个或多个介电结构至少一部份在所述电荷捕捉结构与栅极之间；其中，所述多个存储单元的设置使所述多个存储单元的所述第一载电流节点连接在一起，并且所述多个存储单元的所述第二载电流节点连接在一起；以及逻辑电路，与所述非易失性存储单元连接，所述逻辑电路实施读取偏压设置，以决定至少一个所述电荷储存状态，并且所述逻辑电路测量电流，以决定至少一个所述电荷储存状态，该电流在所述第一载电流节点和所述第二载电流节点中的至少一个与所述衬底区域之间流过。

一种非易失性存储器集成电路，包含利用电荷储存状态储存数据的非易失性存储器阵列、位线、提供栅极电压的字线以及逻辑控制。此非易失性存储器阵列包含存储单元行，每一存储单元包含具有第一和第二载电流节点的衬底区域、一个电荷储存结构以及一个或多个介电结构。介电结构大约位于电荷储存结构，使得介电结构的一部分在电荷储存结构与衬底区域之间，介电结构的一部分在电荷储存结构与门电位源极之间。

位线将并联设置的非易失性存储器阵列的行连接，此位线将同一行中的第一载电流节点连接，使得在共同行中的第一载电流节点共享共同电位。在类似的情况下，此位线将同一行中的第二载电流节点连接，使得在共同行中的第二载电流节点共享共同电位。此位线也将相邻行中相邻的第一载电流节点和第二载电流节点连接。因此，若一行的第二载电流节点与邻近第一行的第二行中第一载电流节点相邻，这些节点共享共享电位。

逻辑电路实施读取偏压设置，以决定非易失性存储器的电荷储存状态。逻辑电路测量流经衬底区域与第一载电流节点/第二载电流节点之间产生的电流。因此，此电流与另一流经测量的存储单元的源极区域和漏极区域的读取操作电流不同。

通过相邻行中相邻第一和第二载电流节点，每一个电荷储存状态对应部分的电荷储存结构。例如，当使位线和字线偏压，以选择一对跨越特定位线且共享共享字线的相邻存储单元时，则电荷储存状态对应部分的电荷储存结构，这是通过：1)邻近此位线且属于此对存储单元之一的第二载电流端，以及2)邻近此位线且属于此对存储单元的另一个的第一载电流端。每一个电荷储存状态储存一个或多个位，将视存储单元的应用和设计而定。

在一实施例中，非易失性存储单元具有分离栅(split gate)的设计并且包含第二栅极。在存储器操作中，每一个不同的栅极对衬底区域施加偏压。通过此分离栅设计，逻辑实施擦除和编程偏压设置，通过将电子注入至电荷储存结构对应的部分以及从该电荷储存结构对应的部分将电子射出，以改变电荷储存状态。

在其它实施例中，非易失性存储单元具有浮动栅极设计或纳米结晶设计。通过此浮动栅极设计或纳米结晶设计，逻辑实施擦除和编程偏压设置，通过将电子注入至电荷储存结构对应的部分并且从该电荷储存结构对应的部分将电子射出，以改变电荷储存状态。

在其它实施例中，非易失性存储单元具有电荷捕捉材料设计。通过此电荷捕捉材料，逻辑实施擦除和编程偏压设置，通过将电子注入至电荷储存结构对应的部分并且从该电荷储存结构对应的部分将电子射出，以改变电荷储存状态。

因为读取操作不需要流经测量的非易失性存储单元的第一和第二载电流节点的电流，因此，读取偏压设置允许第一和第二载电流节点的其中一个区域可以是浮动的，而第一和第二载电流节点的另一个区域则被偏压，以与衬底区域之间产生电位差。

流经第一和/或第二载电流节点与衬底区域之间的测量电流包含能隙间穿隧电流，流经第一和/或第二载电流节点中的至少一个与衬底区域，以决定电荷储存状态。为了降低流经第一和/或第二载电流节点与衬底区域之间的测量电流，读取偏压设置在栅极与第一和/或第二载电流节点之间产生第一电位差，而在第一和/或第二载电流节点与衬底区域之间产生第二电位差。

栅极与第一和第二载电流节点中至少一个的电位差产生电场，并在同一区域产生带弯曲。带弯曲的程度受电荷捕捉结构的电荷储存状态的影响，使得在第一和第二载电流节点中至少一个的能隙间穿隧电流因电荷储存状态而改变。在一些实施例中，偏压设置在衬底区域与第一和第二载电流节点中的一个之间施加偏压电位差，而使第一和第二载电流节点中的另一个浮动。

在一些实施例中，衬底区域为在半导体衬底中的阱。在另一实施例中，衬底区域仅为半导体衬底。

前述技术的其它实施例包含操作此非易失性存储器阵列的方法，以及根据前述技术的一行非易失性存储器。

不同的实施例包含具有n型沟道的存储单元、具有p型沟道的存储单元或具有n型沟道的存储单元以及具有p型沟道的存储单元(重复)。

通过参考下列附图、实施方法及权利要求书将可了解本发明的其它方面和优点。

附图说明

图1A为电荷捕捉存储单元的示意图，示出了对应于源极端在部分电荷捕捉存储单元执行的读取操作；

图1B为电荷捕捉存储单元的示意图，示出了对应于漏极端在部分电荷捕捉存储单元执行的读取操作；

图2A示出典型非易失性存储单元的感测范围图；

图2B示出当在其它部分的电荷捕捉存储单元执行编程操作时，存储单元的感测范围图；

图3A为电荷捕捉存储单元的示意图，示出了在一部分电荷捕捉存储单元执行的沟道热电子注入；

图3B为电荷捕捉存储单元的示意图，示出在其它部分的电荷捕捉存储单元执行的沟道热电子注入；

图4A为电荷捕捉存储单元的示意图，示出在一部分电荷捕捉存储单元执行的能间带热空穴注入；

图4B为电荷捕捉存储单元的示意图，示出在其它部分的电荷捕捉存储单元执行的能间带热空穴注入；

图5为通过偏压设置而在一行非易失性存储单元执行的擦除操作图，非易失性存储单元以NOR设置而相互连接；

图6为通过另一个偏压设置而在一行非易失性存储单元执行的擦除操作图，非易失性存储单元以NOR设置而相互连接；

图7A为电荷捕捉存储单元的示意图，示出对应于图5而在电荷捕捉结构执行的擦除操作；

图7B为电荷捕捉存储单元的示意图，其示出对应于图6而在电荷捕捉结构执行的擦除操作；

图8为在一行非易失性存储单元执行的编程操作图，非易失性存储单元以NOR设置而相互连接，而空穴加入部分的存储单元；

图9为在一行非易失性存储单元执行的编程操作图，非易失性存储单元以NOR设置而相互连接，而空穴加入另一部份的存储单元；

图10为在一行非易失性存储单元执行的读取操作图，非易失性存储单元以NOR设置而相互连接，读取一部份的存储单元；

图11为在一行非易失性存储单元执行的读取操作图，非易失性存储单元以NOR设置而相互连接，读取另一部份的存储单元；

图12为通过另一个偏压设置而在非易失性存储单元执行的擦除操作图，非易失性存储单元以虚拟接地阵列设置而相互连接；

图13为通过一个偏压设置而在非易失性存储单元执行的擦除操作图，非易失性存储单元以虚拟接地阵列设置而相互连接；

图14为在非易失性存储单元执行的编程操作图，非易失性存储单元以虚拟接地阵列设置而相互连接，而空穴加入部分的存储单元；

图15为在虚拟接地阵列设置的非易失性存储单元执行的编程操作图；

图16为通过偏压设置而在非易失性存储单元阵列执行的擦除操作图，非易失性存储单元阵列相互连接并设置为串联的单元行；

图17为通过另一个偏压设置而在非易失性存储单元阵列执行的擦除操作图，非易失性存储单元阵列相互连接并设置为串联的单元行；

图18为通过一个偏压设置而在非易失性存储单元阵列执行的擦除操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，且具有浮动端；

图19为通过另一个偏压设置而在非易失性存储单元阵列执行的擦除操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，且具有浮动端；

图20为在非易失性存储单元阵列执行的编程操作图，非易失性存储单元阵列相互连接并设置为串联的单元行；

图21为在非易失性存储单元阵列执行的编程操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，且具有浮动端；

图22为在非易失性存储单元阵列执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，在串联的一端操作；

图23为在非易失性存储单元阵列执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，在串联的另一端操作；

图24为在非易失性存储单元阵列执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，在串联的两端操作；

图25为在非易失性存储单元阵列执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，且具有浮动端；

图26为通过一个偏压设置而在非易失性存储单元执行的擦除操作图，非易失性存储单元相互连接并设置为串联的单元行；

图27为通过另一个偏压设置而在非易失性存储单元执行的擦除操作图，非易失性存储单元相互连接并设置为串联的单元行；

图28为通过一个偏压设置而在非易失性存储单元执行的擦除操作图，非易失性存储单元相互连接并设置为串联的单元行，且具有浮动端；

图29为通过另一个偏压设置而在非易失性存储单元执行的擦除操作图，非易失性存储单元相互连接并设置为串联的单元行，且具有浮动端；

图30为在非易失性存储单元执行的编程操作图，非易失性存储单元相互连接并设置为串联的单元行；

图31为在非易失性存储单元执行的编程操作图，非易失性存储单元相互连接并设置为串联的单元行，且具有浮动端；

图32为在非易失性存储单元执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，在串联的一端操作；

图33为在非易失性存储单元执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，在串联的另一端操作；

图34为在非易失性存储单元执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，在串联的两端操作；

图35为在非易失性存储单元执行的读取操作图，非易失性存储单元相互连接并设置为串联的单元行，且具有浮动端；

图36A至图36C示出具有不同电荷储存结构的其它非易失性存储单元的示意图；

图37为具有电荷捕捉存储单元阵列及控制电路的集成电路的示意图。

实施方式

图1A为电荷捕捉存储单元的示意图，显示在对应于源极端的电荷捕捉结构(charge trapping structure)部分执行的读取操作。P型掺杂衬底区域170包含n+掺杂源和漏极区域150和160。剩余的存储单元包含位于衬底上的底介电结构140、位于底介电结构140(底氧化层)上的电荷捕捉结构130、位于电荷捕捉结构130上的顶介电结构120(顶氧化层)、以及位于氧化结构(应为顶介电结构)120上的栅极110。典型的顶介电结构包含大约5到10纳米厚的二氧化硅和氮氧化硅，或其它类似的高介电常数材料，例如三氧化二铝(Al₂O₃)。典型的底介电结构包含大约3到10纳米厚的二氧化硅和氮氧化硅，或其它类似的高介电常数材料。典型的电荷捕捉结构包含大约3到9纳米厚的氮化硅，或其它类似的高介电常数材料，例如三氧化二铝(Al₂O₃)、二氧化铪(HfO₂)及其它。

诸如SONOS存储器的存储单元包含如厚度为2纳米至10纳米的底氧化层、厚度为2纳米至10纳米的电荷捕捉层以及厚度为2纳米至15纳米的顶氧化层。其它电荷捕捉存储单元为PHINES以及NROM。

在一些实施例中，栅极材料所具有的功函数大于n型硅的本征功函数(intrinsic work function)或大于约4.1电子伏特(eV)，优选为大于4.25电子伏特(eV)，例如大于5电子伏特(eV)。典型的栅极材料包含p型多晶硅、氮化钛(TiN)、铂(Pt)及其它高功函数的金属及材料。适于本技术实施例的其它材料包含但非限定于钌(Ru)、铱(Ir)、镍(Ni)及钴(Co)金属，包含但非限定于钌-钛(Ru-Ti)、镍-钛(Ni-T(应为Ti))的金属合金、金属氮化物以及包含但非限定于二氧化钌(RuO₂)的金属氧化物。相比于典型的n型多晶硅栅极，高功函数的栅极材料会造成较高的电子穿隧的注入阻障。具有二氧化硅且作为顶介电结构的n型多晶硅的栅极的注入阻障约为3.15电子伏特(eV)。因此，在本发明的实施例中，栅极和顶介电层所使用的材料具有高于3.15电子伏特(eV)的注入阻障，例如高于约3.4电子伏(eV)，优选高于4电子伏特(eV)。对于具有二氧化硅顶介电层的p型多晶硅栅极，其注入阻障约为4.25电子伏特(eV)，而相关于具有二氧化硅顶介电层的n型多晶硅栅极，聚集(converged)的单元产生的临界值会降至约2伏特(V)。

在图1A中，存储单元的源极端储存加入的电子，如从栅极110或衬底170，经由沟道重设操作注入电子、Flower-Nordheim隧道，或其它电荷移动过程，例如沟道热电子注入或沟道起始次要电子注入。存储单元的漏极端则储存加入的空穴，如透过能带间(band-to-band)，将空穴注入到电荷捕捉结构130的漏极端。

图1A的偏压设置是用来读取电荷捕捉结构130的源极端，其栅极110的电压为-10伏特(V)，源极150的电压为2伏特(V)，漏极160的电位是浮动的(floating)，而衬底170的电位为0伏特(V)。图1B的存储单元类似于图1A的存储单元，除了图1B中读取操作是在电荷捕捉结构的漏极端执行而非源极端执行。在图1B中的偏压设置是用来读取电荷捕捉结构130的漏极端，栅极110的电压为-10伏特(V)，源极150的电位是浮动的，漏极160的电压为2伏特(V)，而衬底170的电位为0伏特(V)。在各端子间决定偏压的设置，使得能带能有效地弯曲而在n+掺杂源极150(图1A)中或在n+掺杂漏极160(图1B)中产生能带间电流，但是仍维持在衬底170和源极150(图1A)或漏极160(图1B)之间具有足够低的电位差，使编程或擦除不会发生，参照对图3A、图3B、图4A、图4B、图7A以及图7B的说明。

在图1A和图1B中的偏压设置中，在p掺杂的衬底170与n+掺杂源极150或n+掺杂漏极160之间的接合区域显示反向偏压p-n接合的行为。然而，栅极电压产生足够弯曲的能带，使得n+掺杂源极150(图1A)或n+掺杂漏极160(图1B)产生能带间穿隧。源极150或漏极160的高掺杂浓度、空间电荷区域产生的高电荷密度以及空间电荷区域伴随的短长度(空间电荷区域上的电位改变)，提供窄能带弯曲。价带(valence band)上的电子穿过禁带间隙(forbidden gap)至导带(conduction band)，并且向下漂移至势垒(potential hill)，比n+掺杂源极150(图1A)或n+掺杂漏极160(图1B)还要深。在类似的情况下，空穴向上漂移至势垒，远离n+掺杂源极150(图1A)或n+掺杂漏极160图1B)，并且朝向p型衬底170。

栅极110的电位通过底介电结构140(底氧化层)而控制部分衬底170的电位，之后，部分衬底170的电位通过底介电结构140(底氧化层)控制底介电结构140(底氧化层)与n+掺杂源极150(图1A)或n+掺杂漏极160(图1B)间能带的弯曲程度。当栅极110的电位变得更负(negative)时，通过底介电结构140(底氧化层)控制的部分衬底170的电位变得更负，使得n+掺杂源极150(图1A)或n+掺杂漏极160(图1B)能带弯曲得更深。由于以下原因的结合，造成更多的能带间电流流动：1)在弯曲能带的一侧上被占据的电子能级与弯曲能带的另一侧上未被占据的电子能级之间的重叠增加，以及2)被占据的电子能级与未被占据的电子能级之间的阻障宽度变窄(Sze，1981年的半导体器件物理学，Physics of Semiconductor Device)。

如上所述，电荷捕捉结构130的漏极端被相对多的空穴所占据，相比于电荷捕捉结构130的漏极端，电荷捕捉结构130的源极端反而被相对多的电子所占据。因此，根据高斯定律(Gauss′s Law)，当将-10伏特(V)施加在栅极110上时，相比于漏极端，在源极端上底介电结构140(底氧化层)上的偏压较负。因此，相比于用来读取电荷捕捉结构130漏极端并且显示在图1B中的偏压设置的漏极160与衬底170之间的电流流动，用来读取电荷捕捉结构130源极端并且显示在图1A中的偏压设置的源极150与衬底170之间有更多的电流流动。

显示在图1A和图1B中用来读取的偏压设置与显示在图3A、图3B、图4A以及图4B中用来编程和擦除的偏压设置之间的差异，显示谨慎的(careful)平衡。对于读取而言，源极区域与漏极区域之间的电位差应不会产生大量将输送穿隧氧化物的载流子以及影响电荷储存的状态，相对地，对于编程和擦除而言，源极区域与漏极区域之间的电位差足以产生大量将输送穿隧氧化物的载流子且将影响电荷储存的状态。

图2A示出典型非易失性存储单元的感测范围图。在图2A中，因为第二位效应(second bit effect)，使反向读取操作的存储单元250具有相对窄的感测范围。在时间间隔230期间，当第一位进行编程时，第一位210的读取电流曲线将从最低阶260升至高阶264，因而在时间间隔230期间，第一位210的编程实质影响第二位220的读取电流曲线，使其从最低阶260降至低阶262。在时间间隔240期间，当第二位进行编程时，第二位220的读取电流曲线将从低阶262升至最高阶266，因而在时间间隔240期间，第二位220的编程实质影响第一位210的读取电流曲线，使其从高阶264升至最高阶266。因此，在存储单元的一位执行反向读取操作时，产生的读取电流实质受其它位的编程或擦除状态的影响。这是因为在反向读取操作期间，提供的栅极电压会使得其它位空乏和反转变得更为困难，并且撞击穿过其它位下方的部分衬底。

图2B显示在存储单元的电荷捕捉结构的其它区域执行编程操作时，存储单元的感测范围。在图2B中，第一和第二电荷捕捉部分执行编程。曲线210代表第一电荷捕捉部分的读取电流，而曲线220代表第二电荷捕捉部分的读取电流。图2B所显示的感测范围是相对宽的，这是因为对于第一端子或第二端子而言，能带间读取操作是局部的(local)。在第一电荷捕捉部分执行的能带间读取操作造成读取电流对于第二电荷捕捉部分的逻辑状态相对不灵敏，并且在第二电荷捕捉部分执行的能带间读取操作造成读取电流对于第一电荷捕捉部分的逻辑状态相对不灵敏。此能带间读取操作相对没有反向读取操作的第二电荷捕捉部分效应的特征，其中，在电荷捕捉结构的一端执行的读取操作造成读取电流相对取决于电荷捕捉结构另一端所储存的数据。

每一电荷捕捉部分储存一位或多位。例如，如果电荷捕捉部分储存两位，则有四个不连续的电荷值。

图3A和图3B是电荷捕捉存储单元的示意图，其显示在电荷捕捉结构的不同部分执行沟道热电子注入。图3A的偏压设置是用来将电子134加入至电荷捕捉结构130的源极端，栅极110的电压为10伏特(V)，源极150的电压为5伏特(V)，漏极160的电位为0伏特(V)，而衬底170的电位为0伏特(V)。图3B的存储单元类似于图3A的存储单元，除了图3B中将电子134加入至电荷捕捉结构130的漏极端而非源极端。在图3B的偏压设置中，栅极110的电压为10伏特(V)，源极150的电位为0伏特(V)，漏极160的电压为5伏特(V)而衬底170的电位为0伏特(V)。

图4A和图4B是电荷捕捉存储单元的示意图，其显示在电荷捕捉结构的不同部分执行能带间热空穴注入。图4A的偏压设置是用来将空穴434加入至电荷捕捉结构130的源极端，栅极110的电压为-6伏特(V)，源极150的电位为0伏特(V)，漏极160的电压为5伏特(V)，而衬底170的电位为0伏特(V)。图4B的存储单元类似于图4A的存储单元，除了图4B中将空穴433(应为434)加入至电荷捕捉结构的漏极端而非源极端。在图4B的偏压设置中，栅极110的电压为-6伏特(V)，源极150的电压为5伏特(V)，漏极160的电位为0伏特(V)，而衬底170的电位为0伏(V)。在图4A和图4B所示出的示意图中，电荷捕捉结构中储存的电荷433，象征性地显示电子小于空穴，以显示被注入的空穴已擦除先前编程的空穴。

在一些实施例中，编程表示通过将空穴加入至电荷捕捉结构或从电荷捕捉结构移除电子，使储存于电荷捕捉结构的净电荷更为正，而擦除表示从电荷捕捉结构移除空穴或将电子加入至电荷捕捉结构，使储存于电荷捕捉结构的净电荷更为负。然而，在其它实施例中，编程表示使储存于电荷捕捉结构的净电荷更为负，擦除表示使储存于电荷捕捉结构的净电荷更为正。可以使用多种电荷移动机制，例如能带间穿隧引发热载流子注入、电场引发穿隧、沟道热载流子注入、沟道起始衬底载流子注入以及来自衬底的直接穿隧。

图5、6是在一行非易失性存储单元中执行的擦除操作图，非易失性存储单元以或非门(NOR)设置而相互连接。图5的偏压设置是用来擦除NOR存储器，字线510、520、530以及540的电压为-8伏特(V)，位线504以及506的电位是浮动的，而衬底502的电压为10伏特(V)。图6的偏压设置是用来擦除NOR存储行，字线510、520、530以及540的电压为8伏特(V)，位线504以及506的电位是浮动的，而衬底502的电压为-10伏特(V)。图5和图6中的偏压设置的不同之处在于：在图5中电子沿各方向从栅极穿隧到衬底，而在图6中则从衬底穿隧到栅极。

图7A和图7B是电荷捕捉存储单元的示意图，其示出对应于图5、6而在电荷捕捉结构执行擦除操作。图7A的偏压设置是用来擦除存储单元，栅极110的电压为-8伏特(V)，源极150和漏极160的电位是浮动的，而衬底170的电压为10伏特(V)。图7A的擦除操作是对应图5NOR存储行的擦除操作。除了电子移动的方向之外，图7B的存储单元类似于图7A的存储单元。在图7B的偏压设置中，栅极110的电压为8伏特(V)，源极150和漏极160的电位是浮动的，而衬底170的电压为-10伏特(V)。图7B的擦除操作是对应图6NOR存储行的擦除操作。图7A、图7B的擦除操作与图3A、图3B的电子注入操作为相互替代的电子移动机制。

图8和图9是在一行非易失性存储单元中执行的编程操作图，非易失性存储单元以NOR设置而相互连接。在图8的偏压设置中，字线510、530以及540的电位为0伏特(V)，字线520的电压为-5伏特(V)，位线504的电位是浮动的或零，位线506的电压为5伏特(V)，而衬底502的电位为0伏特(V)。图中象征性地显示空穴从位线506编程为字线520控制的存储单元。在图9的偏压设置中，位线504及506切换，使得位线504(应为506)的电位是浮动的或零，位线504(应为506)的电压为5伏特(V)。图中象征性地显示空穴从位线504编程为字线520控制的存储单元。因此，位线的偏压设置控制供特定存储单元编程的部分电荷捕捉结构。将空穴加入至图4A和图4B中的单一单元的操作，是类似于图8、9NOR连接的存储行执行的编程操作。

图10和图11是在一行非易失性存储单元中执行的读取操作图，非易失性存储单元以NOR设置而相互连接。在图10的偏压设置中，字线510、530以及540的电位为0伏特(V)，字线520的电压为-10伏特(V)，位线504的电压为2伏特(V)，位线506的电位是浮动的或零，而衬底502的电位为0伏特(V)。图中象征性地显示电流从位线504经过由字线520控制的存储单元的节点，流至衬底502。在图11的偏压设置中，位线的电位切换，使得位线504的电位是浮动的或零，位线506的电位为2伏特(V)。图中象征性地显示电流从位线506经过由字线520控制的存储单元的节点，流至衬底502。因此，位线的偏压设置控制供特定存储单元编程的部分电荷捕捉结构。图1A和图1B的单一单元执行的读取操作，类似于图10和图11NOR连接的存储行执行的读取操作。

图12和图13是在非易失性存储单元中执行的擦除操作图，非易失性存储单元以虚拟接地阵列(virtual ground array)设置而相互连接。在图12的偏压设置中，字线1210、1220、1230以及1240的电压为-8伏特(V)，位线1203、1204、1205以及1206的电位是浮动的，而衬底1202的电压为10伏特(V)。图13的虚拟接地阵列类似于图12的虚拟接地阵列，除了电子移动的方向之外。在图13的偏压设置中，字线1210、1220、1230以及1240的电压为8伏特(V)，位线1203、1204、1205以及1206的电位是浮动的，而衬底1202的电压为-10伏特(V)。图7A的擦除操作对应图12虚拟接地阵列的擦除操作，图7B的擦除操作对应图13虚拟接地阵列的擦除操作。

图14是在虚拟接地阵列设置的非易失性存储单元中执行的编程操作图。在图14的偏压设置中，字线1210、1230以及1240的电位为0伏(V)，字线1220的电压为-5伏特(V)，位线1203、1204以及1206的电位是浮动的，位线1206(应为1205)的电压是为5伏特(V)，而衬底1202的电位为0伏特(V)。图中象征性地显示空穴从位线1205编程为字线1220和位线1205控制的存储单元的一部份。图4A和图4B中加入空穴的操作类似于图14的编程操作。

图15是在虚拟接地阵列的非易失性存储单元中执行的读取操作图。在图15的偏压设置中，字线1210、1230以及1240的电位为0伏特(V)，字线1220的电压为-10伏特(V)，位线1204的电压是为2伏特(V)，位线1203、1205以及1206的电位是浮动的，而衬底1202的电位为0伏特(V)。图中象征性地显示电流从位线1204经过由字线1220和位线1204控制的存储单元，流至衬底1202。图1A和第图1B中的读取操作类似于图15的读取操作。在一些实施例中，为读取所有位线的子集。

图16和图17是在非易失性存储单元阵列中执行的擦除操作图，非易失性存储单元阵列相互连接并设置为串联的单元行。在图16的偏压设置中，字线1620、1630、1640、1650、1660、1670以及1680的电压为-20伏特(V)，字线1610以及1690的电位是浮动的，位线1603、1604、1605、1606以及1607的电位是浮动的，而衬底1602的电压为10伏特(V)。图17的存储单元类似于图16的存储单元，除了电子移动的方向。在图17的偏压设置中，字线1620、1630、1640、1650、1660、1670以及1680的电位为0伏特(V)，字线1610以及1690的电位是浮动的，位线1603、1604、1605、1606以及1607的电位是浮动的，而衬底1602的电压为-20伏特(V)。图7A的擦除操作对应图16虚拟接地阵列的擦除操作，图7B的擦除操作对应图17虚拟接地阵列的擦除操作。

图18和图19是在非易失性存储单元阵列中执行的擦除操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，并且具有浮动端。在图18的偏压设置中，字符线1820、1830、1840、1850、1860、1870以及1880的电压为-20伏特(V)，字线1810的电位是浮动的，位线1803、1804、1805、1806以及1807的电位是浮动的，而衬底1802的电位为0伏特(V)。图18的存储单元类似于图19的存储单元，除了电子移动的方向之外。在图19的偏压设置中，字线1820、1830、1840、1850、1860、1870以及1880的电位为0伏特(V)，字线1810的电位是浮动的，位线1803、1804、1805、1806以及1807的电位是浮动的，而衬底1802的电压为-20伏特(V)。图7A的擦除操作对应图18虚拟接地阵列的擦除操作，图7B的擦除操作对应图18虚拟接地阵列的擦除操作。

图20是在非易失性存储单元阵列中执行的编程操作图，非易失性存储单元阵列相互连接并设置为串联的单元行。在图20的偏压设置中，字线1620、1630、1640(与附图不符)、1650、1660、1670以及1680的电压为10伏特(V)，字线1610以及1690的电压为3伏特(V)，位线1603、1605以及1606的电位为0伏特(V)，位线1604以及1607的电压为3伏特(V)，而衬底1602的电位为0伏特(V)。电子从位线1603、1605以及1606编程进入由字线1640以及位线1603、1605及1606所控制的存储单元。

图21是在非易失性存储单元阵列中执行的编程操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，并且具有浮动端。在图20(应为21)的偏压设置中，字线1820、1830、1840(与附图不符)、1850、1860、1870以及1880的电压为10伏特(V)，字线1810的电压为3伏特(V)，位线1803、1805以及1806的电位为0伏特(V)，位线1804以及1807的电压为3伏特(V)，而衬底1802的电位为0伏特(V)。电子从位线1803、1805以及1806编程进入由字线1840以及位线1803、1805及1806所控制的存储单元。

图22、23以及24是在非易失性存储单元阵列中执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行。在图22的偏压设置中，字线1610的电压为3伏特(V)，字线1620以及163.0的电压为10伏特(V)，字线1640的电压为-10伏特(V)，字线1650、1660、1670、1680以及1690的电位为0伏特(V)，位线1603、1604、1605、1606以及1607的电压为3伏特(V)，而衬底1602的电位为0伏特(V)。图中象征性地显示电流从位线1603、1604、1605、1606以及1607，通过字线1610控制的通道晶体管行(pass transistor row)，经过字线1640控制的存储单元，流至衬底1602。在图23的偏压设置中，字线1610、1620以及1630的电位为0伏特(V)，字线1640的电压为-10伏特(V)，字线1650、1660、1670以及1680的电压为10伏特(V)，字线1690的电压为3伏特(V)，位线1603、1604、1605、1606以及1607的电压为3伏特(V)，而衬底1602的电位为0伏特(V)。图中象征性地显示电流从位线1603、1604、1605、1606以及1607，通过字线1690控制的通道晶体管行，经过字线1640控制的存储单元，流至衬底1602。在图24的偏压设置中，字线1610以及1690的电压为3伏特(V)，字线1620、1630、1650、1660、1670以及1680的电压为10伏特(V)，字线1640的电压为-10伏特(V)，位线1603、1604、1605、1606以及1607的电压为3伏特(V)，而衬底1602的电位为0伏特(V)。图中象征性地显示电流从位线1603、1604、1605、1606以及1607，通过字线1610以及1690控制的通道晶体管行，经过字线1640控制的存储单元，流至衬底1602。图1A和图1B中的读取操作类似于图22、23以及24的读取操作。图24中的读取电流经过字线1640控制的存储单元的两电流端，流至衬底1602，而图22、23中的读取电流经过字线1640控制的存储单元的某一电流端，流至衬底1602。因此，图24中的读取电流大于图22、23中的读取电流。在一些实施例中，所有位线的子集被读取。

图25是在非易失性存储单元阵列中执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行，并且具有浮动端。在图25的偏压设置中，字线1810的电压为3伏特(V)，字线1820以及1830的电压为10伏特(V)，字线1840的电压为-10伏特(V)，字线1850、1860、1870以及1880的电位为0伏特(V)，位线1803、1804、1805、1806以及1807的电压为3伏特(V)，而衬底1802的电位为0伏特(V)。图中象征性地显示电流从位线1803、1804、1805、1806以及1807，通过字线1810控制的通道晶体管行，经过字线1840控制的存储单元，流至衬底1802。在一些实施例中，所有位线的子集被读取。

图26是在非易失性存储单元中执行的擦除操作图，非易失性存储单元相互连接并设置为串联的单元行。在图26的偏压设置中，存储单元的栅极2620、2630、2640、2650、2660、2670以及2680的电压为-20伏特(V)、存储单元的栅极2610以及2690的电位是浮动的，位线2603的电位是浮动的，而衬底2602的电位为0伏特(V)。图27的存储单元类似于图26的存储单元，除了电子移动的方向之外。在图27的偏压设置中，字线2620、2630、2640、2650、2660、2670以及2680的电位为0伏特(V)，存储单元的栅极2610以及2690的电位是浮动的，位线2603的电位是浮动的，而衬底2602的电压为-20伏特(V)。图7A的擦除操作对应图26存储行的擦除操作，图7B的擦除操作对应图17(应为27)存储行的擦除操作。

图28和图29是在非易失性存储单元中执行的擦除操作图，非易失性存储单元相互连接并设置为串联的单元行，并且具有浮动端。在图28的偏压设置中，存储单元的栅极2810的电位是浮动的，存储单元的栅极2820、2830、2840、2850、2860、2870以及2880的电压为-20伏特(V)，位线2803的电位是浮动的，而衬底2802的电位为0伏特(V)。图29的存储行类似于图28的存储行，除了电子移动的方向之外。在图29的偏压设置中，存储单元的栅极2810的电位是浮动的，存储单元的栅极2820、2830、2840、2850、2860、2870以及2880的电位为0伏特(V)，字线2803的电位是浮动的，而衬底2802的电压为-20伏特(V)。图7A的擦除操作对应图28存储行的擦除操作，图7B的擦除操作对应图29存储行的擦除操作。

图30是在非易失性存储单元中执行的编程操作图，非易失性存储单元相互连接并设置为串联的单元行。在图30的偏压设置中，存储单元的栅极2610以及2690的电压为3伏特(V)，存储单元的栅极2620、2630、2650、2660、2670以及2680的电压为10伏特(V)，存储单元的栅极2640的电压为20伏特(V)，位线2603的电压为0(与附图不符)伏特(V)，而衬底2602的电位为0伏特(V)。电子从位线2603编程进入由字线2640所控制的存储单元。

图31是在非易失性存储单元中执行的编程操作图，非易失性存储单元相互连接并设置为串联的单元行，并且具有浮动端。在图31的偏压设置中，存储单元的栅极2810的电压为3伏特(V)，存储单元的栅极2820、2830、2850、2860、2870以及2880的电压为10伏特(V)，存储单元的栅极2840的电压为20伏特(V)，位线2803的电压为0(与附图不符)伏特(V)，而衬底2802的电位为0伏特(V)。电子从位线2803编程进入由字线2840所控制的存储单元。

图32、33以及34是在非易失性存储单元中执行的读取操作图，非易失性存储单元阵列相互连接并设置为串联的单元行。在第图32的偏压设置中，存储单元的栅极2610的电压为3伏特(V)，存储单元的栅极2620及2630的电压为10伏特(V)，存储单元的栅极2640的电压为-10伏特(V)，存储单元的栅极2650、2660、2670、2680以及2690的电位为0伏特(V)，位线2603的电压为3伏特(V)，而衬底2602的电位为0(与附图不符)伏特(V)。图中象征性地显示电流从位线2603，通过通道晶体管2610，经过存储单元2640，流至衬底2602。在图33的偏压设置中，存储单元的栅极2610、2620以及2630的电位为0伏特(V)，存储单元的栅极2640的电压为-10伏特(V)，存储单元的栅极2650、2660、2670以及2680的电压为10伏特(V)，字线(应为存储单元的栅极)2690的电压为3伏特(V)，位线2603的电压为3伏特(V)，而衬底2602的电位为0(与附图不符)伏特(V)。图中象征性地显示电流从位线2603，通过通道晶体管2690，经过存储单元2640，流至衬底2602。在图34的偏压设置中，存储单元的栅极2610以及2690的电位为3伏特(V)，存储单元的栅极2620、2630、2650、2660、2670以及2680的电位为10伏特(V)，存储单元的栅极2640的电压为-10伏特(V)，位线2603的电压为3伏特(V)，而衬底2602的电位为0伏特(V)。图中象征性地显示电流从位线2603，通过通道晶体管2610和2690，经过存储单元2640，流至衬底2602。图1A和图1B中的读取操作类似于图32、33以及34的读取操作。图34中的读取电流经过存储单元2640的两电流端，流至衬底2602，而图32、33中的读取电流经过存储单元2640的某一电流端，流至衬底2602。因此，图34中的读取电流大于图32、33中的读取电流。

图35是在非易失性存储单元中执行的读取操作图，非易失性存储单元相互连接并设置为串联的单元行，并且具有浮动端。在图35的偏压设置中，存储单元的栅极2810的电压为3伏特(V)，存储单元的栅极2820以及2830的电压为10伏特(V)，存储单元的栅极2840的电压为-10伏特(V)，存储单元的栅极2850、2860、2870以及2880的电压为0伏特(V)，位线2803的电压为3伏特(V)，而衬底2802的电位为0伏特(V)。图中象征性地显示电流从位线2803，通过通道晶体管2810，经过存储单元2840，流至衬底2802。

图36A至36C示出具有不同电荷储存结构的其它非易失性存储单元的示意图。图36A示出分离栅(split-gate)结构，具有第一栅极1020、第二栅极1010、电荷储存结构1030以及氧化层1040。图36B示出类似于图1中非易失性存储器的非易失性存储单元，而图36B所示具有通常以多晶硅形成的浮动栅极1030。图36C示出类似于图1中非易失性存储器的非易失性存储单元，而图36C所示具有纳米粒(nanoparticle)电荷储存结构1030。

图37是具有电荷捕捉存储单元阵列以及控制电路的集成电路的框图。集成电路3750包含在半导体衬底上使用非易失性存储器执行的存储器阵列3700。存储器阵列3700可能以并联、串联或虚拟接地阵列的方式相互连接。列译码器(decoder)3701与多条字线3702连接，而多条字线3702在存储器阵列3700中按列设置。行译码器3703与多条位线3704连接，而多条位线3704在存储器阵列3700中按行设置。在总线3705提供行译码器3703以及列译码器3701地址。在方块3706中的读出放大器以及数据输入结构通过数据总线3707与行译码器3703连接。通过数据输入线3711而从集成电路3750上输入/输出端口提供数据，或从集成电路3750内部或外部其它数据提供数据给方块3706中的数据输入结构。通过数据输出线3715而将方块3706中感测放大器的数据提供给集成电路3750上输入/输出端口，或至集成电路3750内部或外部其它数据目的地。偏压设置状态器3709例如以能带间电流控制偏压设置供应电压3708，例如擦除确认和编程确认电压，以及供编程、擦除和读取存储单元的设置。

在其它实施例中，可以忽略选取的晶体管。

通过参考前面说明的技术和范例来示出本发明，可以了解的是这列范例仅为说明性的而非限制性的。在本发明的精神和下列权利要求书的范围内，本领域技术人员很容易了解其它变体和结合。

Claims

1、一种操作非易失性存储器阵列的方法，该非易失性存储器阵列利用电荷储存状态来储存数据，该非易失性存储器阵列包含排列成列和行的非易失性存储单元，每一个该非易失性存储单元在衬底区域中包含第一和第二载电流节点，并且包含电荷储存结构以及一个或多个介电结构，所述一个或多个介电结构的至少一部份在所述电荷储存结构与栅极之间，并且所述一个或多个介电结构的至少一部份在所述衬底区域与所述电荷储存结构之间，该方法包括：

施加读取偏压设置，以决定电荷储存状态，该电荷储存状态储存在该非易失性存储器阵列，包括：

施加字线偏压在字线上，该字线将栅极电压提供给该非易失性存储单元中分别对应于每条字线的一列；以及

施加位线偏压在位线上，该位线与该非易失性存储单元中邻近该位线的第一行的所述第一载电流节点电性连接，并且该位线与该非易失性存储单元中邻近该位线的第二行的所述第二载电流节点电性连接；以及

测量流经所述衬底区域与该位线之间的电流，以决定该电荷储存状态。

2、如权利要求1所述的方法，其中所述施加读取偏压设置的步骤包括：

使邻近该位线的接收该位线偏压的其它位线浮动。

3、如权利要求1所述的方法，其中每一个所述电荷储存状态通过相邻行的相邻的所述第一和第二载电流节点，对应部分所述电荷储存结构。

4、如权利要求1所述的方法，其中每一个所述电荷储存状态通过相邻行的相邻的所述第一和第二载电流节点，对应部分所述电荷储存结构，并且每一个所述电荷储存状态储存多个位。

5、如权利要求1所述的方法，其中每一个所述电荷储存状态通过相邻行的相邻的所述第一和第二载电流节点，对应部分所述电荷储存结构，并且每一个所述电荷储存状态储存一位。

6、如权利要求1所述的方法，其中所述施加读取偏压设置的步骤还包括：

施加第二字线偏压在第二字线上，所述第二字线将第二栅极电压提供给所述非易失性存储单元中的所述列。

7、如权利要求1所述的方法，其中所述施加读取偏压设置的步骤还包括：

施加第二字线偏压在第二字线上，所述第二字线将第二栅极电压提供给所述非易失性存储单元中的所述列，并且该方法还包括：

施加擦除和编程偏压设置，通过将电子注入至对应的部分所述电荷储存结构以及从对应的部分所述电荷储存结构将电子射出，以改变所述电荷储存状态。

8、如权利要求1所述的方法，其中所述电荷储存结构为浮动栅极。

9、如权利要求1所述的方法，其中所述电荷储存结构为浮动栅极，并且该方法还包括：

10、如权利要求1所述的方法，其中所述电荷储存结构为电荷捕捉材料。

11、如权利要求1所述的方法，其中所述电荷储存结构为电荷捕捉材料，并且该方法还包括：

12、如权利要求1所述的方法，其中所述电荷储存结构为纳米结晶材料。

13、如权利要求1所述的方法，其中所述电荷储存结构为纳米结晶材料，并且该方法还包括：

14、如权利要求1所述的方法，其中每一个所述电荷储存状态代表多个数据位。

15、如权利要求1所述的方法，其中每一个所述电荷储存状态代表单个数据位。

16、如权利要求1所述的方法，其中所述读取偏压设置在所述字线与所述位线之间产生第一电压差，并且在所述衬底区域与所述位线之间产生第二电压差，其中所述第一电压差与所述第二电压差产生足够的能带间穿隧电流，以供所述测量，而所述第一电压差与所述第二电压差不会改变任一所述电荷储存状态。

17、如权利要求1所述的方法，其中所述读取偏压设置产生至少一个能带间电流分量。

18、如权利要求1所述的方法，其中所述衬底区域为半导体衬底中的阱区。

19、一种非易失性内存的集成电路，包括：

非易失性存储器阵列，该非易失性存储器阵列利用电荷储存状态来储存数据，该非易失性存储器阵列包含多行，所述多行中的每一行包含多个存储单元，每一个所述存储单元包括：

衬底区域，包含第一载电流节点和第二载电流节点；

电荷储存结构；以及

一个或多个介电结构，所述一个或多个介电结构至少一部分在所述电荷储存结构与所述衬底区域之间，并且所述一个或多个介电结构至少一部分在所述电荷储存结构与栅极之间；

多条位线，所述多条位线与该非易失性存储器阵列连接，所述多条位线的其中之一将同一行的所述第一载电流节点连接，所述多条位线的其中之一将同一行的所述第二载电流节点连接，所述多条位线的其中之一将相邻行的相邻所述第一载电流节点和所述第二载电流节点一起连接；

多条字线，所述多条字线将所述栅极电压提供位给所述多个存储单元；以及

逻辑电路，所述逻辑电路与所述多个存储单元连接，所述逻辑电路施加读取偏压设置，以决定至少一个所述电荷储存状态，所述逻辑电路测量电流，以决定至少一个所述电荷储存状态，所述电流流经一源极区域和一漏极区域中的至少一个与所述衬底区域之间。

20、如权利要求19所述的集成电路，其中每一个所述电荷储存状态通过相邻行的相邻的所述第一和第二载电流节点，对应部分所述电荷储存结构。

21、如权利要求19所述的集成电路，其中每一个所述电荷储存状态通过相邻行的相邻的所述第一和第二载电流节点，对应部分所述电荷储存结构，并且每一个所述电荷储存状态储存多个位。

22、如权利要求19所述的集成电路，其中每一个所述电荷储存状态通过相邻行的相邻的所述第一和第二载电流节点，对应部分所述电荷储存结构，并且每一个所述电荷储存状态储存单个位。

23、如权利要求19所述的集成电路，其中所述读取偏压设置在所述衬底区域与所述多条位线中的一个之间施加电压差，并且使所述多条位线中相邻的位线浮动。

24、如权利要求19所述的集成电路，还包括：

第二多条字线，所述第二多条字线将第二栅极电压提供给所述多个存储单元；

其中，通过所述逻辑电路经所述多条字线而对每一个存储单元的所述衬底区域施加第一偏压，以及经所述第二多条字线而对所述衬底区域施加第二偏压，以施加该第一偏压与该第二偏压的偏压设置，并且所述逻辑电路执行：

25、如权利要求19所述的集成电路，其中所述电荷储存结构为浮动栅极。

26、如权利要求19所述的集成电路，其中所述电荷储存结构为浮动栅极，并且该逻辑电路还执行：

27、如权利要求19所述的集成电路，其中所述电荷储存结构为电荷捕捉材料。

28、如权利要求19所述的集成电路，其中所述电荷储存结构为电荷捕捉材料，并且该逻辑电路执行：

29、如权利要求19所述的集成电路，其中所述电荷储存结构为纳米结晶材料。

30、如权利要求19所述的集成电路，其中所述电荷储存结构为纳米结晶材料，并且该逻辑电路执行：

31、如权利要求19所述的集成电路，其中每一个所述电荷储存状态代表多个数据位。

32、如权利要求19所述的集成电路，其中每一个所述电荷储存状态代表单个数据位。

33、如权利要求19所述的集成电路，其中所述读取偏压设置在所述源极区域和所述漏极区域中的至少一个与所述栅极之间产生第一电压差，并且在所述源极区域和所述漏极区域中的至少一个与所述衬底区域之间产生第二电压差，其中所述第一电压差与所述第二电压差产生足够的能带间穿隧电流，以供所述测量，而所述第一电压差与所述第二电压差不会改变所述电荷储存状态。

34、如权利要求19所述的集成电路，其中所述读取偏压设置产生至少一个能带间电流分量。

35、如权利要求19所述的集成电路，其中所述测量电流流经所述衬底区域以及所述第一载电流节点和所述第二载电流节点中的至少一个。

36、如权利要求19所述的集成电路，其中所述衬底区域为半导体衬底中的阱区。

37、一种非易失性存储器的集成电路，包括：

多个非易失性存储单元，所述多个非易失性存储单元利用电荷储存状态来储存数据，每一个所述非易失性存储单元包括：

衬底区域，具有第一载电流节点和第二载电流节点；

电荷捕捉结构；

栅极；

一个或多个介电结构，所述一个或多个介电结构至少一部份在所述电荷捕捉结构与所述衬底区域之间，并且所述一个或多个介电结构至少一部份在所述电荷捕捉结构与所述栅极之间；

其中，所述多个非易失性存储单元的设置使所述多个非易失性存储单元的所述第一载电流节点连接在一起，并且所述多个非易失性存储单元的所述第二载电流节点连接在一起；以及

逻辑电路，与所述非易失性存储单元连接，所述逻辑电路实施读取偏压设置，以决定至少一个所述电荷储存状态，并且所述逻辑电路测量电流，以决定至少一个所述电荷储存状态，该电流在所述第一载电流节点和所述第二载电流节点中的至少一个与所述衬底区域之间流过。

38、如权利要求37所述的集成电路，其中所述读取偏压设置在所述第一载电流节点和所述第二载电流节点的其中之一与所述衬底区域之间施加电压差，并且使所述第一载电流节点和所述第二载电流节点中的另一个浮动。

39、如权利要求37所述的集成电路，其中每一个所述非易失性存储单元还包含第二栅极，并且通过所述逻辑电路经所述非易失性存储单元的所述栅极而对每一个所述非易失性存储单元的所述衬底区域施加第一偏压，以及经所述非易失性存储单元的所述第二栅极而对每一个所述非易失性存储单元的所述衬底区域施加第二偏压，以实施该第一偏压与该第二偏压的偏压设置。

40、如权利要求37所述的集成电路，其中所述非易失性存储单元还包含第二栅极，并且通过所述逻辑电路经所述非易失性存储单元的所述栅极而对每一个所述非易失性存储单元的所述衬底区域施加第一偏压，以及经所述非易失性存储单元的所述第二栅极而对每一个所述非易失性存储单元的所述衬底区域施加第二偏压，以实施该第一偏压与该第二偏压的偏压设置，并且该逻辑电路执行：

41、如权利要求37所述的集成电路，其中所述电荷储存结构为浮动栅极。

42、如权利要求37所述的集成电路，其中每一个所述电荷储存结构为浮动栅极，并且该逻辑电路执行：

43、如权利要求37所述的集成电路，其中每一个所述电荷储存结构为电荷捕捉材料。

44、如权利要求37所述的集成电路，其中每一个所述电荷储存结构为电荷捕捉材料，并且该逻辑电路执行：

45、如权利要求37所述的集成电路，其中所述电荷储存结构为纳米结晶材料。

46、如权利要求37所述的集成电路，其中所述电荷储存结构为纳米结晶材料，并且该逻辑电路执行：

47、如权利要求37所述的集成电路，其中每一个所述电荷储存状态代表多个数据位。

48、如权利要求37所述的集成电路，其中每一个所述电荷储存状态代表单个数据位。

49、如权利要求37所述的集成电路，其中所述读取偏压设置在所述第一载电流节点和所述第二载电流节点中的至少一个与所述栅极之间产生第一电压差，并且在所述第一载电流节点和所述第二载电流节点中的至少一个与所述衬底区域之间产生第二电压差，其中所述第一电压差与所述第二电压差产生足够的能带间穿隧电流，以供所述测量，而所述第一电压差与所述第二电压差不会改变所述电荷储存状态。

50、如权利要求37所述的集成电路，其中所述读取偏压设置产生至少一个能带间电流分量，所述至少一个能带间电流分量流经所述第一载电流节点和所述第二载电流节点中的至少一个。

51、如权利要求37所述的集成电路，其中所述衬底区域为半导体衬底中的阱区。