TWI387968B - 記憶體中記憶胞的程式化方法以及利用此方法的記憶體裝置 - Google Patents

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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Description

記憶體中記憶胞的程式化方法以及利用此方法的記憶 體裝置 MEMORY AND MEMORY APPARATUS UTILIZING THE METHOD
本發明有關於記憶體元件的操作，更特別有關於一種記憶體(陣列)中記憶胞的程式化方法，以及利用該方法的一種記憶體裝置，該記憶體(陣列)中一記憶胞與相鄰之另一記憶胞共用一源/汲極(S/D)區。
非揮發性記憶體設備廣泛應用於長期資料儲存，因其可在無電源情况下保留資料，且具有較小尺寸。為方便使用，目前大多數的非揮發性記憶體是以電程式化及抹除。圖1~3分別顯示習知三種非揮發性記憶胞及其各自的程式化方法。
請參照圖1，此記憶胞包括基底100、控制閘110、浮置閘120、選擇閘130及S/D區140、150、160。在程式化時，藉由閘極電壓VgS 、VgC 開啟閘極130、120下的通道，並分別施加源極電壓Vs和及較高的汲極電壓Vd到S/D區140及150，以產生從140穿過160至150的電子流，並且在浮置閘120下引發注入用熱電子。由於這種記憶胞需要較大的面積，所以會降低記憶體的積集度。
請參照圖2，此記憶胞包括基底200、控制閘210、電荷捕陷層220和二S/D區240、250。在程式化時，藉由Vg開啟捕陷層220下的通道，並分別施加Vs、Vd到S/D區240、250，以產生從240至250的電子流，並且在捕陷層220下引發注入用熱電子。此記憶胞需要的面積較小， 但與被選取程式化的記憶胞耦接到同一位元線的未選記憶胞易受擊穿(punch－through)問題。儘管略高的Vs可防止程式化時未選記憶胞的擊穿問題，但如此會降低程式化效率。
請參照圖3，在此非揮發記憶體中，記憶胞302具有電荷儲存層320a和在基底300中的S/D區350，並與具有電荷儲存層320b和S/D區340的相鄰記憶胞304共用S/D區360，而記憶胞302和304的控制閘310呈連續狀。在程式化時，藉由Vg開啟儲存層320a、320b下的通道，並分別施加Vs、Vd到S/D區340、350，以產生從340穿過360至350的電子流，而在儲存層320a下引發注入用熱電子。此種記憶胞需要的面積亦較小，且此程式化方法因兩S/D區間電場降低而可防止了未選記憶胞的擊穿問題，但是由於會產生更多電子散射，所以會降低程式化的效率。
本發明提供一種記憶體中記憶胞的程式化方法，該記憶體中一記憶胞與相鄰之另一記憶胞共用一S/D區。
本發明還提供一種記憶體陣列中記憶胞的程式化方法，其是基於上述本發明之記憶體中記憶胞的程式化方法。
本發明更提供一種記憶體裝置，包括記憶體陣列和電路單元，其中本發明之程式化方法可應用到此記憶體陣列，且此電路單元可進行本發明之程式化方法的步驟。
本發明之記憶體中記憶胞的程式化方法如下，其中欲程式化的記憶胞為第一記憶胞，第一記憶胞具有第一S/D區並與第二記憶胞共用第二S/D區，且第二記憶胞具有與 第二S/D區相對的第三S/D區。此程式化方法包括：開啟兩記憶胞的通道，施加第一電壓到第一S/D區，施加第二電壓到第二S/D區並施加第三電壓到第三S/D區。第二電壓介於第一與第三電壓之間，且第一至第三電壓使得載子從第三S/D區流至第一S/D區，並在第一記憶胞的通道中引發將被注入第一記憶胞的電荷儲存層的熱載子。
在一實施例中，第一記憶胞的控制閘與第二記憶胞的控制閘呈連續狀。在另一實施例中，第一記憶胞的控制閘與第二記憶胞的控制閘互相分離。
在一些實施例中，第一記憶胞和第二記憶胞皆為N型記憶胞，且第一電壓在正值方向上(positively)高於第三電壓。在此情况下，第二電壓較佳高於一特定電壓以提高熱電子的注入效率，此特定電壓是使得從第三S/D區至第二S/D區的電子流等於從第二S/D區至第一S/D區的電子流的電壓。此外，開啟第一記憶胞和第二記憶胞的通道時，記憶體的基底例如是施加0V或一負電壓。
上述電荷儲存層可為浮置閘極或電荷捕陷層，其中電荷捕陷層之材質例如是包括氮化矽。
本發明的記憶體陣列中記憶胞的程式化方法包括以下步驟。開啟欲程式化的第一記憶胞的通道及與第一記憶胞相鄰之第二記憶胞的通道，其中第一記憶胞具有第一S/D區並與第二記憶胞共用第二S/D區，且第二記憶胞更具有第三S/D區的。經由第一選擇電晶體，將第一電壓施加到與第一S/D區耦接的第一導線。經由第二選擇電晶體，將 第二電壓施加到與第二S/D區耦接的第二導線。經由第三選擇電晶體，將第三電壓施加到與第三S/D區耦接的第三導線。上述第二電壓介於第一及第三電壓之間，且第一電壓至第三電壓使得載子從第三S/D區流至第一S/D區，並在第一記憶胞的通道中引發將被注入第一記憶胞的電荷儲存層的熱載子。上述步驟並不限於以上述順序實施，而可實質上同時實施。
在一些實施例中，各記憶胞皆為N型記憶胞，且第一電壓在正值方向上高於第三電壓。在此情况下，第二電壓較佳高於一特定電壓，以提高熱載子的注入效率，此特定電壓是使得從第三S/D區至第二S/D區的電子流等於從第二S/D區至第一S/D區的電子流的電壓。此外，在開啟第一記憶胞和第二記憶胞的通道時，記憶體陣列的基底例如是施加0V或一負電壓。。
上述電荷儲存層例如是浮置閘極或電荷捕陷層，其中電荷捕陷層之材質可包括氮化矽。
在電荷儲存層是電荷捕陷層的一實施例中，上述步驟寫入了第一記憶胞之位在第一S/D區附近的第一位元。當第一記憶胞更與第三記憶胞共用第一S/D區且第三記憶胞更具有第四S/D區時，此方法可更包括寫入第一記憶胞之位在第二S/D區附近的第二位元的程序如下。開啟第一、第三記憶胞的通道。經由第二選擇電晶體，將第一電壓施加到第二導線。經由第一選擇電晶體，將第二電壓施加到第一導線。經由第四選擇電晶體，將第三電壓施加到與第 四S/D區耦接的第四導線。此處須特別說明的是，上述步驟並不限於以上述順序實施，可實質上同時實施。
在一實施例中，第一、第二記憶胞的控制閘耦接到同一字元線。第一、第二記憶胞的控制閘可為此字元線的部分。在第一第二記憶胞的控制閘耦接到同一字元線的情况下，記憶體陣列可包括排成多列及多行的多個記憶胞、多條字元線及多條位元線。各記憶胞包括一控制閘，且同一列中的兩相鄰記憶胞共用一S/D區。每一字元線與一列記憶胞的控制閘耦接，且每一位元線與一行S/D區耦接。
在另一實施例中，第一、第二記憶胞的控制閘分別耦接二字元線。第一、第二記憶胞各自的控制閘可為對應之字元線的一部分。在第一第二記憶胞的控制閘分別耦接二字元線的情况下，非揮發性記憶體陣列可包括排成多列及多行的多個記憶胞、多條字元線、多條源極線及多條位元線。各記憶胞包括一控制閘，且同一列中的兩相鄰記憶胞共用一S/D區。每一字元線與一行記憶胞的控制閘耦接。每一源極線與一行S/D區耦接。在每一列記憶胞中，S/D區交替地耦接源極線及二位元線之一，且未耦接源極線的S/D區交替地耦接此二位元線。又，上述第一S/D區、第二S/D區及第三S/D區分別耦接一位元線、一源極線及另一位元線，或分別耦接一源極線、一位元線及另一源極線。
本發明的記憶體裝置包括記憶體陣列和電路單元。記憶體陣列包括排成多列及多行的多個記憶胞，其中每一記憶胞具有第一S/D區，並與相鄰之一記憶胞共用第二S/D 區。在程式化中，電路單元至少進行以下步驟：開啟欲程式化之第一記憶胞的通道及與第一記憶胞相鄰的第二記憶胞的通道，其中第一記憶胞具有第一S/D區並與第二記憶胞共用第二S/D區，且第二記憶胞更具有第三S/D區；經由第一選擇電晶體，將第一電壓施加到與第一S/D區耦接的第一導線；經由第二選擇電晶體，將第二電壓施加到與第二S/D區耦接的第二導線；以及經由第三選擇電晶體，將第三電壓施加到與第三S/D區耦接的第三導線。其中，第二電壓介於第一及第三電壓之間，且第一電壓至第三電壓使得載子從第三S/D區流至第一S/D區，並在第一記憶胞的通道中引發將被注入第一記憶胞的電荷儲存層的熱載子。此處須特別說明的是，上述步驟並不限於以上述順序實施，而可實質上同時實施。
在電荷儲存層是電荷捕陷層的一實施例中，第一記憶胞還與第三記憶胞共用第一S/D區，第三記憶胞更具有第四S/D區，且電路單元在程式化時更進行下列步驟：開啟第一記憶胞及第三記憶胞的通道；經由第二選擇電晶體，將前述第一電壓施加到第二導線；經由第一選擇電晶體，將前述第二電壓施加到第一導線；以及經由第四選擇電晶體將前述第三電壓施加到與第四S/D區耦接的第四導線。上述步驟並不限於以上述順序實施，而可實質上同時實施。
由於程式化用的電壓差是施加在被選記憶胞的一S/D區和不與被選記憶胞共用的相鄰記憶胞的S/D區之間，故可防止未選記憶胞的擊穿問題。此外，當施加到共用之第 二S/D區的電壓比一特定電壓(即使得從第三S/D區至第二S/D區的電子流等於從第二S/D區至第一S/D區的電子流的電壓)高出適當的範圍時，可更有效地加速在二記憶胞的通道中的載子，以提高熱載子的注入效率。
為達到上述和其他目的，以及理解本發明的特徵和優點，下文參考附圖詳細說明較佳的實施例。
在第一實施例中，一記憶胞的控制閘和與此記憶胞共用S/D區的相鄰記憶胞的控制閘呈連續狀，其可見於二記憶胞的控制閘耦接同一字元線且是其一部分的情况下。在第二實施例中，二記憶胞的控制閘相互分離，其可見於二記憶胞的控制閘分別耦接二字元線且各閘極是對應字元線的一部分的情况下。
圖4繪示根據本發明第一實施例的非揮發性記憶體中記憶胞的程式化方法。
請參照圖4，在此非揮發性記憶體中，記憶胞302具有電荷儲存層320a和在基底300中的N型S/D區350，並與相鄰記憶胞304共用N型S/D區360，此記憶胞304具有電荷儲存層320b和與S/D區360相對的N型S/D區340。記憶胞302、304的控制閘310呈連續狀，並可為一字元線的一部分。儲存層320a、320b可為浮置閘極或電荷捕陷層。當儲存層320a、320b是浮置閘極時，其可以ONO複合層與控制閘310相隔。當電荷儲存層320a、320b是電荷捕陷層時，其材質可包括氮化矽(SiN)。
此實施例是以記憶胞302的程式化為例。在此例示之程式化操作中，電壓Vb(0V或例如－1V的負電壓)施加到基底300，正閘極電壓Vg施加到控制閘310以開啟儲存層320a、320b下的通道，源極電壓Vs和在正值方向上高於Vs的汲極電壓Vd分別施加到S/D區340、350，且介於Vs及Vd之間的中間電壓Vm施加到中間S/D區360。電壓Vs、Vd和Vm使得電子從S/D區340流至S/D區350，並在記憶胞302的通道中引發將被注入電荷儲存層320a的熱電子。Vm較佳在Vs和Vd的平均數左右的適當範圍內，使得電子在相鄰記憶胞304的通道中有效地“升溫”，以在已選記憶胞302的通道中具有更高的動能並產生更多熱電子，從而提高記憶胞302的程式化效率。在一實例中，Vb＝0V、Vg＝10V、Vs＝0V、Vd＝3－5V且Vm＝1.6－2.5V。
圖5繪示根據本發明第二實施例的非揮發性記憶體中記憶胞的程式化方法。
參考圖5，在此非揮發性記憶體中，第一記憶胞具有電荷儲存層520a和在基底500中的N型S/D區550，並與相鄰之第二記憶胞共用N型S/D區560，此第二記憶胞具有儲存層520b和與S/D區560相對的N型S/D區540。第一、第二記憶胞的二控制閘510a、510b相互分離，其中二控制閘510a、510b中的每一者皆可為一字元線的一部分。儲存層520a、520b可為浮置閘極或電荷捕陷層，如同第一實施例。
此第二實施例是以第一記憶胞之程式化為例。程式化 的程序類似第一實施例，除了二個正閘極電壓Vga 、Vgb 分別施加到控制閘510a、510b以開啟其下通道之外。其中，施加到相鄰之記憶胞的控制閘510b的閘極電壓Vgb 可等於或高於施加到被選記憶胞的控制閘510a的閘極電壓Vga 。在一實例中，Vga =10V且Vgb =12V。
圖6繪示在第一、二實施例中電子流Is、Id和Im各自隨中間電壓Vm的變化。當Vm等於Vs時，由於在S/D區340與360(或540和560)間的電壓差為零，故Is為零，且對未選記憶胞沒有抑制擊穿的效果。當Vm等於Vd時，由於在S/D區360與350(或560和550)間的電壓差為零，故Id為零，且熱電子注入相鄰記憶胞的儲存層320b(或520b)中，而不會注入被選記憶胞的儲存層320b(或520b)中。由於在圖4、5這兩種情况中產生的電性現象相似，故僅討論圖4的情况。
當Vm低於Is=Id時的電壓Vm0 時，從S/D區30移動到S/D區360處的電子的剩餘能量E1滿足“E1e．(Vm-Vs)”，從S/D區360至350的大部分電子具有低於e．(Vd-Vm)的能量，且從S/D區360移動到S/D區350處的電子的剩餘能量E2滿足“E2e．(Vd-Vm)”。在此情况下，程式化的速度接近圖2所示傳統方法的速度，擊穿抑制可能不够充分，且升溫效應不太顯著，而無法提高電荷注入效率。
當Vm等於Is=Id(Im=0)時的Vm0 時，從S/D區304移動到S/D區360的電子的剩餘能量E1滿足“E1e．(Vm-Vs)”，從S/D區360移動到在S/D區350的電子的剩餘能量E2滿足“E2e．(Vd-Vm)”。在此情况下， 擊穿抑制效果如同圖3的情况，且升溫效應同樣不顯著，而無法提升程式化的速度。
當Vm高於Vm0且在低於Vd的一適當範圍內時，低能電子更可能流出中間區360而至Vm源，而高能電子傾向穿過S/D區360並保留一些剩餘能量，然後於記憶胞302通道中再次被加速。在S/D區350處的電子的剩餘能量E2滿足“E2e.(Vd－Vm)”。因(Vd－Vm)不是太小，在記憶胞302的通道中的加速效果足够强，故得以提高程式化的效率。
當Vm高於Vm0且在前述適當範圍外但仍在Vd之下時，在S/D區360處的電子的剩餘能量E1滿足“E1e.(Vm－Vs)”，且大部分電子流出中間S/D區360至Vm源，而不在被選記憶胞302中引發電子注入。在S/D區350處的電子的剩餘能量E2滿足“E2e.(Vd－Vm)”，但因(Vd－Vm)過小，故在記憶胞302通道中的加速較弱，而降低了程式化效率。此外，較大的(Vm－Vs)值可能會干擾相鄰記憶胞304。
圖7繪示適合以本發明第一實施例之程式化方法程式化的一種非揮發性記憶體陣列的電路圖。
請參照圖7，記憶體陣列包括排成多列及多行的多個MOS型記憶胞、多條字元線WL及多條位元線BL。各記憶胞包括一控制閘、控制閘下的電荷儲存層及控制閘兩側的二S/D區。同一列的兩相鄰記憶胞共用一S/D區。每一字元線WL與一列記憶胞的控制閘耦接。每一位元線BL與一行S/D區耦接，並經由一選擇電晶體BLT與一電壓源BLVS耦接，其中選擇電晶體BLT的閘極耦接導線BLTL， 且BLT的二S/D區分別耦接BL、BLVS。中間隔有另三條位元線的兩位元線分經兩個選擇電晶體耦接同一電壓源。
在程式化一記憶胞時，是在耦接其閘極的字元線上施加閘極電壓以開啟其下通道，Vd、Vm和Vs則從分別耦接對應之三位元線的三電壓源分別施加，此對應之三位元線分別耦接此記憶胞的二S/D區及相鄰記憶胞之不與此記憶胞共用的S/D區。對應的三個位元線選擇電晶體BLT亦藉由施加在對應導線BLTL上的適當電壓開啟，以分別將電壓Vd、Vm和Vs傳送到三位元線上。
當各記憶胞的電荷儲存層是電荷捕陷層時，可先後儲存二位元在一記憶胞中。表1列示用於一被選記憶胞的二位元A、B和另一被選記憶胞的一位元C的程式化的例示性偏壓設定。本發明之先後寫入具電荷捕陷層之一記憶胞的二位元的方法，即是藉由具表1所示偏壓設定的位元A、B的程式化操作來例示。
圖8繪示適合以本發明第二實施例之程式化方法程式化的一種非揮發性記憶體陣列的電路圖。
請參照圖8，此記憶體陣列包括排成多列及多行的多個MOS型記憶胞、多條字元線WL、多條源極線SL及多條位元線BL。各記憶胞包括一控制閘、控制閘下的電荷儲存層以及控制閘兩側的二S/D區。同一列中的兩相鄰記憶胞共用一S/D區。每一字元線WL與一行記憶胞的控制閘耦接。每一源極線SL與一行S/D區耦接。在每一列記憶胞中，S/D區交替地耦接源極線和二位元線BL之一，且未耦接源極線的S/D區交替地耦接此二位元線BL。
據此，用於程式化被選記憶胞的三S/D區可能分別耦接一位元線、一源極線和另一位元線，或分別耦接一源極線、一位元線和另一源極線。每一源極線經由一源極線選擇電晶體SLT(其二S/D區分別耦接此源極線SL、SLVS)耦接到源極線電壓源SLVS。每一位元線BL經由一位元線選擇電晶體BLT(其二S/D區分別耦接此位元線BL、BLVS)耦接到位元線電壓源BLVS。
當程式化一記憶胞時，在與其控制閘耦接的字元線上施加閘極電壓以開啟此記憶胞的通道，且在參與程式化的相鄰記憶胞的控制閘所耦接的字元線上施加相同或更高的閘極電壓以開啟此相鄰記憶胞的通道，並分別從耦接二位 元線和一源極線(或耦接二源極線和一位元線)的三電壓源施加電壓Vd、Vs及Vm，且將適當電壓施加到對應之三位元/源極線選擇電晶體BLT/SLT的閘極上以開啟之，從而將Vd、Vs及Vm傳到對應之二位元線及一源極線(或二源極線及一位元線)上，其中該二位元線及一源極線(或二源極線及一位元線)分別耦接被選記憶胞的S/D區、相鄰記憶胞的S/D區及二記憶胞共用的S/D區。
當各記憶胞的電荷儲存層是電荷捕陷層時，可先後儲存二位元在一個記憶胞中。表2列示一被選記憶胞的二位元A、B和另一被選記憶胞的一位元C的程式化的例示性偏壓設定。本發明之先後寫入具電荷捕陷層之一記憶胞的二位元的方法，即是藉由具表2所示偏壓設定的位元A、B的程式化操作來例示。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、500‧‧‧基底
110、210、310、510a、510b‧‧‧控制閘
120‧‧‧浮置閘
130‧‧‧選擇閘
140、150、160、240、250、340、350、360、540、550、560‧‧‧S/D區
220‧‧‧電荷捕陷層
302、304‧‧‧記憶胞
320a、320b、520a、520b‧‧‧電荷儲存層
A、B、C‧‧‧位元
BL‧‧‧位元線
BLT‧‧‧位元線選擇電晶體
BLTL‧‧‧導線
BLVS‧‧‧位元線電壓源
Is、Id、Im‧‧‧電子流
SL‧‧‧源極線
SLT‧‧‧源極線選擇電晶體
SLVS‧‧‧源極線電壓源
Vg、Vga 、Vgb 、VgS 、VgC ‧‧‧閘極電壓
Vs、Vd、Vm‧‧‧電壓
WL‧‧‧字元線
圖1~3分別繪示先前技術之三種非揮發性記憶胞及其各自的程式化方法。
圖4繪示根據本發明第一實施例的非揮發性記憶體中記憶胞的程式化方法。
圖5繪示根據本發明第二實施例的非揮發性記憶體中記憶胞的程式化方法。
圖6繪示在第一、第二實施例中電子流Is、Id和Im各自隨中間電壓Vm的變化。
圖7繪示適合以本發明第一實施例之程式化方法程式化的一種非揮發性記憶體陣列的電路圖。
圖8繪示適合以本發明第二實施例之程式化方法程式化的一種非揮發性記憶體陣列的電路圖。
300‧‧‧基底
302、304‧‧‧記憶胞
310‧‧‧控制閘
320a、320b‧‧‧電荷儲存層
340、350、360‧‧‧S/D區
Is、Id、Im‧‧‧電子流
Vb‧‧‧基底電壓
Vg‧‧‧閘極電壓
Vs、Vd、Vm‧‧‧S/D電壓

Claims (34)

  1. 一種記憶體中記憶胞的程式化方法，該記憶體中欲程式化之記憶胞為第一記憶胞，該第一記憶胞具有第一S/D區並與第二記憶胞共用第二S/D區，且該第二記憶胞具有與該第二S/D區相對的第三S/D區，該方法包括：開啟該第一記憶胞及該第二記憶胞的通道；以及施加第一電壓到該第一S/D區，施加第二電壓到該第二S/D區且施加第三電壓到該第三S/D區，其中該第二電壓介於該第一電壓和該第三電壓之間，且該第一電壓至該第三電壓使得載子從該第三S/D區流至該第一S/D區，並在該第一記憶胞的該通道中引發將被注入該第一記憶胞的一電荷儲存層的熱載子。
  2. 如申請專利範圍第1項所述之記憶體中記憶胞的程式化方法，其中該第一記憶胞的一控制閘與該第二記憶胞的一控制閘呈連續狀。
  3. 如申請專利範圍第1項所述之記憶體中記憶胞的程式化方法，其中該第一記憶胞的一控制閘與該第二記憶胞的一控制閘相互分離。
  4. 如申請專利範圍第1項所述之記憶體中記憶胞的程式化方法，其中該第一記憶胞及該第二記憶胞皆為N型記憶胞，且該第一電壓在正值方向上高於該第三電壓。
  5. 如申請專利範圍第4項所述之記憶體中記憶胞的程式化方法，其中所述第二電壓高於一特定電壓，該特定電壓是使得從該第三S/D區至該第二S/D區的電子流等於從 該第二S/D區至該第一S/D區的電子流的電壓，且所述第二電壓不會干擾相鄰的記憶胞。
  6. 如申請專利範圍第4項所述之記憶體中記憶胞的程式化方法，其中開啟該第一記憶胞及該第二記憶胞的該通道包括施加0V或一負電壓到該記憶體的一基底。
  7. 如申請專利範圍第1項所述之記憶體中記憶胞的程式化方法，其中該電荷儲存層是浮置閘極或電荷捕陷層。
  8. 如申請專利範圍第7項所述之記憶體中記憶胞的程式化方法，其中該電荷捕陷層之材質包括氮化矽。
  9. 一種記憶體陣列中記憶胞的程式化方法，包括：開啟欲程式化的第一記憶胞的通道及與該第一記憶胞相鄰的第二記憶胞的通道，其中該第一記憶胞具有第一S/D區並與該第二記憶胞共用第二S/D區，且該第二記憶胞更具有第三S/D區；經由第一選擇電晶體，將第一電壓施加到與該第一S/D區耦接的第一導線；經由第二選擇電晶體，將第二電壓施加到與該第二S/D區耦接的第二導線；以及經由第三選擇電晶體，將第三電壓施加到與該第三S/D區耦接的第三導線，其中該第二電壓介於該第一電壓及該第三電壓之間，且該第一電壓至該第三電壓使得載子從該第三S/D區流至該第一S/D區，並在該第一記憶胞的該通道中引發將被注入該第一記憶胞的一電荷儲存層的熱載子。
  10. 如申請專利範圍第9項所述之記憶體陣列中記憶胞的程式化方法，其中各記憶胞皆為N型記憶胞，且該第一電壓在正值方向上高於該第三電壓。
  11. 如申請專利範圍第10項所述之記憶體陣列中記憶胞的程式化方法，其中該第二電壓高於一特定電壓，該特定電壓是使得從該第三S/D區至該第二S/D區的電子流等於從該第二S/D區至該第一S/D區的電子流的電壓，且所述第二電壓不會干擾相鄰的記憶胞。
  12. 如申請專利範圍第10項所述之記憶體陣列中記憶胞的程式化方法，其中開啟該第一記憶胞和該第二記憶胞的通道包括施加0V或一負電壓到該記憶體陣列的一基底。
  13. 如申請專利範圍第9項所述之記憶體陣列中記憶胞的程式化方法，其中該電荷儲存層是浮置閘極或電荷捕陷層。
  14. 如申請專利範圍第13項所述之記憶體陣列中記憶胞的程式化方法，其中該電荷捕陷層之材質包括氮化矽。
  15. 如申請專利範圍第13項所述之記憶體陣列中記憶胞的程式化方法，其中該電荷儲存層為電荷捕陷層，且該程式化方法寫入第一位元至該第一記憶胞之位置是在該第一S/D區附近。
  16. 如申請專利範圍第15項所述之記憶體陣列中記憶胞的程式化方法，其中該第一記憶胞與第三記憶胞共用該第一S/D區且該第三記憶胞更具有第四S/D區，該方法更包括寫入該第一記憶胞之位在該第二S/D區附近的第二位 元的程序，該程序包括：開啟該第一記憶胞的通道及該第三記憶胞的一通道；經由該第二選擇電晶體，將該第一電壓施加到該第二導線；經由該第一選擇電晶體，將該第二電壓施加到該第一導線；以及經由第四選擇電晶體，將該第三電壓施加到與該第四S/D耦接的第四導線。
  17. 如申請專利範圍第9項所述之記憶體陣列中記憶胞的程式化方法，其中該第一記憶胞及該第二記憶胞的控制閘耦接到同一字元線。
  18. 如申請專利範圍第17項所述之記憶體陣列中記憶胞的程式化方法，其中該第一記憶胞及該第二記憶胞的控制閘是該字元線的一部分。
  19. 如申請專利範圍第17項所述之記憶體陣列中記憶胞的程式化方法，其中該記憶體陣列包括：排成多列及多行的多個記憶胞，其中各記憶胞包括一控制閘，且同一列中的兩相鄰記憶胞共用一S/D區；多條字元線，其中每一字元線與一列記憶胞的控制閘耦接；以及多條位元線，其中每一位元線與一行S/D區耦接。
  20. 如申請專利範圍第9項所述之記憶體陣列中記憶胞的程式化方法，其中該第一記憶胞的一控制閘及該第二記憶胞的一控制閘分別耦接二字元線。
  21. 如申請專利範圍第20項所述之記憶體陣列中記憶胞的程式化方法，其中該第一記憶胞及該第二記憶胞各自的控制閘是對應之字元線的一部分。
  22. 如申請專利範圍第20項所述之記憶體陣列中記憶胞的程式化方法，其中該記憶體陣列包括：排成多列及多行的多數個記憶胞，其中各記憶胞包括一控制閘，且同一列中的兩相鄰記憶胞共用一S/D區；多條字元線，其中每一字元線與一行記憶胞的控制閘耦接；以及多條源極線及多條位元線，其中每一源極線與一行S/D區耦接，並且在每一列記憶胞中，該些S/D區交替地耦接源極線及二位元線之一，且未耦接該些源極線的該些S/D區交替地耦接該二位元線，並且其中該第一S/D區、該第二S/D區及該第三S/D區分別耦接一位元線、一源極線及另一位元線，或分別耦接一源極線、一位元線及另一源極線。
  23. 一種記憶體裝置，包括：一記憶體陣列，包括排列成多列及多行的多個記憶胞，其中每一記憶胞具有第一S/D區，並與相鄰之一記憶胞共用第二S/D區；以及一電路單元，其至少在程式化中進行下述步驟：開啟欲程式化的第一記憶胞的通道及與該第一記憶胞相鄰的第二記憶胞的通道，其中該第一記憶胞具有該第一 S/D區並與該第二記憶胞共用該第二S/D區，且該第二記憶胞更具有第三S/D區；經由第一選擇電晶體，將第一電壓施加到與該第一S/D區耦接的第一導線；經由第二選擇電晶體，將第二電壓施加到與該第二S/D區耦接的第二導線；以及經由第三選擇電晶體，將第三電壓施加到與該第三S/D區耦接的第三導線，其中該第二電壓介於該第一電壓及該第三電壓之間，且該第一至第三電壓使得載子從該第三S/D區流至該第一S/D區，並在該第一記憶胞的該通道中引發將被注入該第一記憶胞的一電荷儲存層的熱載子。
  24. 如申請專利範圍第23項所述之記憶體裝置，其中各記憶胞皆為N型記憶胞，且該第一電壓在正值方向上高於該第三電壓。
  25. 如申請專利範圍第24項所述之記憶體裝置，其中該第二電壓高於一特定電壓，該特定電壓是使得從該第三S/D區至該第二S/D區的電子流等於從該第二S/D區至該第一S/D區的電子流的電壓，且所述第二電壓不會干擾相鄰的記憶胞。
  26. 如申請專利範圍第24項所述之記憶體裝置，其中在開啟該第一記憶胞和該第二記憶胞的該些通道時，該電路單元將0V或一負電壓施加到該記憶體陣列的一基底。
  27. 如申請專利範圍第23項所述之記憶體裝置，其中 該電荷儲存層是浮置閘極或電荷捕陷層。
  28. 如申請專利範圍第27項所述之記憶體裝置，其中該電荷儲存層是電荷捕陷層，該第一記憶胞還與第三記憶胞共用該第一S/D區，該第三記憶胞更具有第四S/D區，且在該程式化中，該電路單元更進行下述步驟：開啟該第一記憶胞的通道及該第三記憶胞的一通道；經由該第二選擇電晶體，將該第一電壓施加到該第二導線；經由該第一選擇電晶體，將該第二電壓施加到該第一導線；以及經由第四選擇電晶體，將該第三電壓施加到與該第四S/D區耦接的第四導線。
  29. 如申請專利範圍第23項所述之記憶體裝置，其中該第一記憶胞及該第二記憶胞的控制閘耦接同一字元線。
  30. 如申請專利範圍第29項所述之記憶體裝置，其中該第一記憶胞及該第二記憶胞的控制閘是該字元線的一部分。
  31. 如申請專利範圍第29項所述之記憶體裝置，其中該記憶體陣列包括：排成多列及多行的多個記憶胞，其中各記憶胞包括一控制閘，且同一列中的兩相鄰記憶胞共用一S/D區；多條字元線，各其中每一字元線與一列記憶胞的控制閘耦接；以及多條位元線，其中每一位元線與一行S/D區耦接。
  32. 如申請專利範圍第23項所述之記憶體裝置，其中該第一記憶胞的一控制閘及該第二記憶胞的一控制閘分別耦接二字元線。
  33. 如申請專利範圍第32項所述之記憶體裝置，其中該第一記憶胞及該第二記憶胞各自的控制閘是對應之字元線的一部分。
  34. 如申請專利範圍第32項所述之記憶體裝置，其中該記憶體陣列包括：排成多列及多行的多個記憶胞，其中各記憶胞包括一控制閘，且同一列中的兩相鄰記憶胞共用一S/D區；多條字元線，其中每一字元線與一行記憶胞的控制閘耦接；以及多條源極線及多條位元線，其中每一源極線與一行S/D區耦接，並且在每一列記憶胞中，該些S/D區交替地耦接源極線及二位元線之一，且未耦接該些源極線的該些S/D區交替地耦接該二位元線，並且其中該第一S/D區、該第二S/D區及該第三S/D區分別耦接一位元線、一源極線及另一位元線，或分別耦接一源極線、一位元線及另一源極線。
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