TWI545574B - 位元組可抹除式非揮發性記憶體架構及其抹除方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000015556 catabolic process Effects 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 18
- 239000000463 material Substances 0.000 description 12
- 238000009413 insulation Methods 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- BCZWPKDRLPGFFZ-UHFFFAOYSA-N azanylidynecerium Chemical compound [Ce]#N BCZWPKDRLPGFFZ-UHFFFAOYSA-N 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
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- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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Description
本發明係關於非揮發性記憶體裝置，且更具體而言係關於記憶體單元與陣列架構，以及加強記憶體單元抹除之粒度(granularity)的操作方法。
非揮發性半導體記憶體裝置係為所屬技術領域中眾所皆知。請見例如美國專利案案號5,029,130，其係以引用的方式併入於此以用於所有目的。參照圖1，其顯示一習知的非揮發性半導體記憶體單元10。單元10包含半導體基板12，譬如矽。在一項實施例中，基板12可為一P型矽基板。
於基板12內界定源極區14與汲極區16，其中於該兩區域間具有一通道區18。相較於汲極區16的單植入製程，源極區14係使用雙植入製程而形成，使得源極區14相較於汲極區16的低崩潰電壓(例如，~5伏或更小)具有一高崩潰電壓(例如，~11.5伏或更大)。一第一絕緣材料層20係經設置於源極區16、通道區18與汲極區14之上方。第一層20係為由二氧化矽、氮化矽或氧氮化矽所製成的絕緣材料。一浮動閘22經設置於第一層20上方。浮動閘22位於通
道區18的一第一部分上方及源極區16的一部分上方。浮動閘22可為一多晶矽閘且在一項實施例中為一再結晶多晶矽閘。一第二絕緣層24係經形成於浮動閘22上方且一第三絕緣層26係經設置而側向地相鄰於浮動閘22。這些絕緣層可為二氧化矽、氮化矽或氧氮化矽。一控制閘28(字線)具有兩部份：一第一部份28a，其經設置而側向地相鄰於浮動閘且在通道區18的一第二部份上方；以及一第二部份28b，其向上延伸且在浮動閘22的一部份上方。第一部份28a可(但不需要)亦部份地重疊汲極區16。
最初，當希望抹除單元10時，施加一接地電位至源極14與汲極16。施加一高正電壓至控制閘28。經由富爾諾罕(Fowler-Nordheim)穿隧機制，在浮動閘22上的電荷經感應而穿隧通過第三層26到控制閘28，使得浮動閘22帶正電。
當希望對一經選擇單元10程式化時，施加一接地或小的電位至汲極區16。施加接近由控制閘28所界定之MOS結構之臨界電壓的一正電壓至控制閘28。施加一正的高電壓至源極區14。汲極區16所產生的電子將從汲極區16經過一弱反相(weakly-inverted)通道區18朝源極區14流動。當電子到達絕緣層26分開控制閘28與浮動閘22之處的區域時，該等電子經歷(see)約等於源極電壓的一陡的電位降。電子將加速且變熱，且一些電子將注入第一絕緣層20且通過第一絕緣層20而到浮動閘22上。電子將持續注入到浮動閘22上，直到帶電的浮動閘22不再能維持在一高表面電位之下以產生熱電子。此時，
在浮動閘22中的電子或負電荷將「關斷(turn off)」從汲極區16流至浮動閘22上的電子。
最後，在一讀取週期中，施加接地電位至源極區14。分別施加習知的電晶體讀取電壓至汲極區16與控制閘28。若浮動閘22帶正電(亦即，浮動閘經放電)，那麼在浮動閘22正下方的通道區18則會被導通(turned on)。當控制閘28被提高到讀取電位時，第一部份28a正下方的通道區18的區域亦會被導通。因此，整個通道區18將會被導通，從而造成電流在汲極區16至源極區14之間流動。這將為「1」狀態。
另一方面，若浮動閘22帶負電，那麼在浮動閘22正下方的通道區18則被弱導通或完全地截止。甚至當控制閘28被提高到讀取電位時，僅極少或沒有任何電流將流過浮動閘22正下方的通道區18部份。在此情形中，該電流相較於「1」狀態的電流是非常小的，或者完全沒有電流。以此方式，單元10會被感應為以「0」狀態程式化。
如圖2所示，已知圖1的記憶體單元10經組態為此記憶體單元之鏡映組對的一陣列30，各記憶體單元對則共享單個共源極區14。各源極區14係形成為在列方向上延伸的一連續源極線，使得該連續源極線係共享於該列記憶體單元對中之全部記憶體單元對之中。各控制閘14係形成為在列方向上延伸的一連續字線，使得該連續字線係共享於該列記憶體單元中之全部記憶體單元10之中。如圖2所示，來自各列記憶體單元對的源極線14可以(但非必要)被連接在一
起。各行記憶體單元的汲極區16被連接在一起以作為連續位元線(亦即，各位元線係被電性連接到該行之記憶體單元的所有汲極區16)。該陣列亦包括週邊電路(未顯示)，其包括習知的列位址解碼電路、行位址解碼電路、感測放大器電路、輸出緩衝器電路與輸入緩衝器電路。這些習知電路在所屬領域中已為眾所周知。
在此陣列組態中，可藉由施加以下在表1中所列之電壓而對一目標記憶體單元進行抹除、程式化與讀取(其中，經選擇線含有該目標記憶體單元，而未經選擇線則無)。
利用上述之組態，個別的記憶體單元10可被程式化與讀取。不過，記憶體單元10無法被個別地抹除。而是，在一單一抹除操作中抹除一整列的記憶體單元。若僅需要抹除一個記憶體單元或一位元組之資料(亦即，8個記憶體單元)，則儲存在相同列記憶體單元中的其他位元組之資料亦全部都將被抹除，且將需在該抹除操作之後程式化回該陣列中。
具有一或多個額外閘極的記憶體單元會產生相同的問題。請見例如美國專利案案號7,315,056，其係以引用的方式併入於
此，以用於所有的目的。參照圖3，其顯示一習知的非揮發性記憶體單元110，其具有與記憶體單元10相同的對應結構(基板112、源極區114、汲極區116、通道區118、第一絕緣層120、浮動閘122、第二絕緣層124、第三絕緣層126以及具有下部與上部部份128a與128b的控制閘128)。此外，一耦合閘極132經形成具有設置於源極區114上方並與其絕緣的一下部部份132a，以及向上延伸且在浮動閘122上方的一上部部份132b。
圖4繪示一習知的記憶體單元110之陣列130，其除了添加耦合閘極132以外，基本上具有與陣列30相同之組態，耦合閘極132經形成為在列方向上延伸之一連續耦合閘極線而使其係共享於該列記憶體單元對中之全部記憶體單元對之中。在此陣列組態中，可藉由施加以下在表2中所列之電壓而對一目標記憶體單元進行抹除、程式化與讀取(其中，經選擇線含有該目標記憶體單元，而未經選擇線則無)。
利用上述之組態，個別的記憶體單元110可被程式化與讀取。不過，記憶體單元110無法被個別地抹除。而是，在一單一抹
除操作中抹除一整列的記憶體單元。若僅需要抹除一個記憶體單元或一位元組之資料(亦即，8個記憶體單元)，則儲存在相同列記憶體單元中的其他位元組之資料亦全部都將被抹除，且將需在該抹除操作之後程式化回該陣列中。
需要一種陣列架構，其允許僅抹除各列記憶體單元中之一部份記憶體單元(例如，儲存一位元組之資料的8個記憶體單元)而不會干擾其他記憶體單元的程式化狀態(尤其是相同列記憶體單元中的其他記憶體單元)。
前述的問題與需求係由一種包括呈列與行配置的複數個記憶體單元之記憶體裝置所解決。各記憶體單元包括：在一半導體基板中相隔開的源極區與汲極區，其等之間延伸有一通道區，其中該源極區與該汲極區形成具有實質上相等崩潰電壓的接面；一浮動閘，其經設置在該通道區之一第一部份上方並與其絕緣；以及一控制閘，其經設置在該通道區之一第二部份上方並與其絕緣。各列的該等記憶體單元係經配置為該等記憶體單元之叢集，其中該等叢集係呈列與行配置，其中各叢集包含將該叢集中之該等記憶體單元的該等源極區連接在一起的一源極線，且其中各源極線未與在一相同列之叢集中之其他叢集中的記憶體單元的該等源極區相連接。各列的該等記憶體單元包含一字線，其將該列之記憶體單元中之該等記憶體單元的全部該等控制閘連接在一起。各行的該等記憶體單元包含一位元線，其將該行之記憶體單元中之該等記憶體單元的全部該等汲極區連接在一起。各行
叢集包含一源極線互連，其將該行之叢集中之該等叢集的全部該等源極線連接在一起。
一種抹除呈列與行配置之記憶體單元之一陣列的一部份之方法。該等記憶體單元之各者包括：在一半導體基板中相隔開的源極區與汲極區，其等之間延伸有一通道區，其中該源極區與該汲極區形成具有實質上相等崩潰電壓的接面；一浮動閘，其經設置在該通道區之一第一部份上方並與其絕緣；以及一控制閘，其經設置在該通道區之一第二部份上方並與其絕緣。各列的該等記憶體單元係配置為該等記憶體單元之叢集，其中該等叢集係呈列與行配置，其中各叢集包含將該叢集中之該等記憶體單元的該等源極區連接在一起的一源極線，其中各源極線未與在一相同列之叢集中之其他叢集中的記憶體單元的該等源極區相連接。各列的該等記憶體單元包含一字線，其將該列之記憶體單元中之該等記憶體單元的全部該等控制閘連接在一起。各行的該等記憶體單元包含一位元線，其將該行之記憶體單元中之該等記憶體單元的全部該等汲極區連接在一起。各行之叢集包含一源極線互連，其將該行之叢集中之該等叢集的全部該等源極線連接在一起。抹除該等叢集中之一者之記憶體單元的方法包括：施加一正電壓至該一個叢集之該等字線中之一者且施加接地電位至該等字線中之其他者；施加一接地電位至該一個叢集的該源極線互連且施加一正電壓至該等源極線互連之其他者；以及施加一接地電位至該一個叢集的該等位元線且施加一正電壓至該等位元線之其他者，其中在該一個叢集
中之該等記憶體單元之該等浮動閘上的電子自該等浮動閘穿隧至該等控制閘。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍與隨附圖式而變得顯而易見。
10‧‧‧非揮發性半導體記憶體單元
12‧‧‧半導體基板
14‧‧‧源極區、源極線
16‧‧‧汲極區
18‧‧‧通道區
20‧‧‧第一絕緣材料層
22‧‧‧浮動閘
24‧‧‧第二絕緣層
26‧‧‧第三絕緣層
28‧‧‧控制閘、字線
28a‧‧‧第一部份
28b‧‧‧第二部份
30‧‧‧陣列
40‧‧‧陣列
42‧‧‧記憶體單元
44‧‧‧汲極區
46‧‧‧源極線
48‧‧‧叢集
50‧‧‧源極線互連
52‧‧‧垂直互連
110‧‧‧非揮發性記憶體單元
112‧‧‧基板
114‧‧‧源極區
116‧‧‧汲極區
118‧‧‧通道區
120‧‧‧第一絕緣層
122‧‧‧浮動閘
124‧‧‧第二絕緣層
126‧‧‧第三絕緣層
128‧‧‧控制閘、字線
128a‧‧‧下部部份
128b‧‧‧上部部份
130‧‧‧陣列
132‧‧‧耦合閘極、耦合閘極線
132a‧‧‧下部部份
132b‧‧‧上部部份
142‧‧‧記憶體單元
144‧‧‧汲極區、位元線
146‧‧‧源極區、源極線
148‧‧‧叢集
150‧‧‧源極線互連、源極線
154‧‧‧閘極線互連、耦合閘極線
152‧‧‧垂直互連
156‧‧‧垂直互連
圖1為一習知非揮發性記憶體單元的截面圖。
圖2為圖1之記憶體單元之一習知陣列架構的俯視圖。
圖3為一替代習知非揮發性記憶體單元的截面圖。
圖4為圖3之記憶體單元之一習知陣列架構的俯視圖。
圖5為本發明之一非揮發性記憶體單元的截面圖。
圖6為圖5之記憶體單元之一陣列架構的俯視圖。
圖7為本發明之非揮發性記憶體單元之一替代實施例的截面圖。
圖8為圖7之記憶體單元之一陣列架構的俯視圖。
本發明為記憶體單元42之一陣列40的一記憶體單元與陣列架構，其允許在一抹除操作中僅抹除在各列之該等記憶體單元中之一些記憶體單元(例如，該等記憶體單元中僅8個記憶體單元)而不干擾該列或其他列中之其他記憶體單元的程式化狀態。記憶體單元42係繪示於圖5，且包括以相同之元件符號所指示之與圖1之記憶體單元10相似之結構。記憶體單元42與記憶體單元10不同之處在於，
汲極區44如同源極區46亦為一高電壓接面。因此，源極區46與汲極區44二者均為具有一高崩潰電壓(~11.5伏或更大)的高電壓接面。
記憶體單元42之陣列40的架構係顯示於圖6，且包括以相同之元件符號所指示之與圖2之陣列30相似之結構。陣列40與陣列30不同之處在於(除了以上所揭露之記憶體單元42中的差異以外)，源極區46係經形成為僅在一小群組記憶體單元對(例如，記憶體單元對之一叢集48)之列方向上延伸的一連續源極線。因此，陣列40包括複數列與行的記憶體單元叢集48，各者均具有其自己的共享源極線46。各字線28在列方向上延伸且經共享於複數個叢集48的該等列記憶體單元42之中。陣列40進一步包括源極線互連50，其各者垂直地延伸且(經由垂直互連52)電性連接至叢集48之一個行的全部源極線46。因此，施加一電壓至任何給定的源極線互連50實際上即是施加該電壓至叢集48之該行的全部源極線46。
就繪示於圖6的非限制性例示性實施例而言，各叢集48包括八對記憶體單元42。就各叢集48而言，上部列的八個記憶體單元42儲存一個位元組之資料(例如，八個位元之資料，各記憶體單元42一個)，而下部列的八個記憶體單元42儲存另一位元組之資料。
就記憶體單元陣列40而言，一目標記憶體單元42可藉由施加上述表1中關於記憶體單元陣列30所揭露的相同電壓而被程式化與讀取。不過，可在陣列40中抹除一單一子列的記憶體單元42(亦即，在一單一叢集48中之一單列的記憶體單元42)而不會影響其他記憶體單元42(甚至是在與目標子列相同之列中、但卻在不同的
叢集48中的記憶體單元42)的程式化狀態。子列抹除係藉由施加在下列表3中的電壓而達成(其中，經選擇線含有或接觸記憶體單元42的目標子列，而未經選擇線則無)：
對在該目標子列中之各該等記憶體單元42而言，其等包括經選擇字線、經選擇源極線與經選擇位元線。因此，供應接地電位至源極區46與汲極區44二者且施加一高正電壓至控制閘28，其中，經由富爾諾罕穿隧機制，在浮動閘22上的電荷經感應而穿隧通過第三層26至控制閘28，使得浮動閘22帶正電。
對於在與目標子列相同之列中(亦即，相同列的記憶體單元但在不同的叢集48中)之各其他記憶體單元42而言，其等包括經選擇字線、未經選擇源極線與未經選擇位元線。因此，施加高正電壓至控制閘28、源極區46與汲極區44。由於耦合到浮動閘22兩端的高電壓，電子不會穿隧離開浮動閘22，因而保留其程式化狀態。
對於在與目標子列不同之列中但卻在相同叢集48中之各該等記憶體單元42而言，其等包括未經選擇字線、經選擇源極線與經選擇位元線。因此，施加接地電位至源極區46、汲極區44與控制閘28。因此，這些記憶體單元的程式化狀態被保留。
對於在與該目標子列不同列且不同行中之各該等記憶體單元42而言，其等包括未經選擇字線、未經選擇源極線與未經選擇位元線。因此，施加高正電壓至源極區46與汲極區44二者，且施加接地電位至控制閘28。由於耦合到浮動閘22兩端的高電壓，電子不會穿隧離開浮動閘22，因而保留其程式化狀態。
對於在與該目標子列不同列且不同叢集48、但卻相同行中之各該等記憶體單元42而言(亦即，與含有該目標子列之叢集48相同行之叢集48)，其等包括未經選擇字線、經選擇源極線(由於源極線互連50)以及經選擇位元線。因此，施加接地電位至源極區46、汲極區44與控制閘28。因此，這些記憶體單元的程式化狀態被保留。
在以上所說明的例示性實施例中，利用含有8個記憶體單元之各子列，可分別抹除(亦即，一次一個)個別位元組之該資料，而不干擾其他經儲存位元組之資料的儲存狀態。
圖7-8繪示記憶體單元的一替代實施例，其包括一第三閘極(例如，一耦合閘極)。具體而言，圖7繪示記憶體單元142，其包括以相同之元件符號所指示之與圖3之記憶體單元110相似之結構。記憶體單元142與記憶體單元110不同之處在於，汲極區144如同源極區146亦為一高電壓接面。因此，源極區146與汲極區144二者均具有相同的高崩潰電壓(~11.5伏或更大)。
記憶體單元142之陣列140的架構係顯示於圖8，且包括以相同之元件符號所指示之與圖4之陣列130相似之結構。陣列
140與陣列130不同之處在於(除了以上所揭露之記憶體單元142中的差異以外)，源極區146係經形成為僅在一小群組記憶體單元對(例如，記憶體單元對之一叢集148)之列方向上延伸的一連續源極線。因此，陣列140包括複數列與行的記憶體單元叢集148，各者均具有其自己的共享源極線146。各字線128在列方向上延伸且經共享於複數個叢集148的該等列記憶體單元142之中。陣列140進一步包括源極線互連150，其各者垂直地延伸且(經由垂直互連152)電性連接至叢集148之一個行的全部源極線146。因此，施加一電壓至任何給定的源極線互連150實際上即是施加該電壓至叢集148之該行的全部源極線146。耦合閘極132係經形成為僅在該叢集148中之該等記憶體單元之列方向上延伸的一連續耦合閘極線。陣列140進一步包括耦合閘極線互連154，其各者水平地(在列方向上)延伸且(經由垂直互連156)電性連接至記憶體單元142之該列的全部耦合閘極線132。因此，施加一電壓至任何給定的控制閘極線互連154實際上即是施加該電壓至記憶體單元142之該列的全部控制閘極線132。
就繪示於圖8的非限制性例示性實施例而言，各叢集148包括八對記憶體單元142。就各叢集148而言，上部列的八個記憶體單元142儲存一個位元組之資料(例如，八個位元之資料，各記憶體單元142一個)，而下部列的八個記憶體單元142儲存另一位元組之資料。
就記憶體單元陣列140而言，一目標記憶體單元142可藉由施加上述表2中關於記憶體單元陣列130所揭露的相同電壓而被
程式化與讀取。不過，可在陣列140中抹除一單一子列的記憶體單元142(亦即，在一單一叢集148中之一單列的記憶體單元142)而不會影響其他記憶體單元142(甚至是在與目標子列相同之列中、但卻在不同的叢集148中的記憶體單元142)的程式化狀態。子列抹除係藉由施加在下列表4中的電壓而達成(其中，經選擇線含有或接觸記憶體單元142的目標子列，而未經選擇線則無)：
陣列140的操作理論係與上述之陣列40實質上相同。
應了解，本發明不受限於本文上述提及與描述的實施例，而是其涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上述之材料、製程及數值之實例僅為例示之用，且不應視為對申請專利範圍之限制。最後，單層的材料可被形成為多層的此種或相似材料，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材
料、元件或間隔設置於其間)的含意。同樣地，「相鄰的」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，且「電耦合」一詞則包括了「直接電耦合至」(無居中的材料或元件於其間將各元件電性相連接)與「間接電耦合至」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧非揮發性半導體記憶體單元
12‧‧‧半導體基板
14‧‧‧源極區、源極線
16‧‧‧汲極區
18‧‧‧通道區
20‧‧‧第一絕緣材料層
22‧‧‧浮動閘
24‧‧‧第二絕緣層
26‧‧‧第三絕緣層
28‧‧‧控制閘、字線
28a‧‧‧第一部份
28b‧‧‧第二部份
Claims (16)
- 一種記憶體裝置，其包含：呈列與行配置的複數個記憶體單元，其中該等記憶體單元之各者包含：在一半導體基板中相隔開的源極區與汲極區，其等之間延伸有一通道區，其中該源極區與該汲極區形成具有實質上相等崩潰電壓的接面；一浮動閘，其經設置於該通道區之一第一部份上方且與其絕緣；以及一控制閘，其經設置於該通道區之一第二部份上方且與其絕緣；各列的該等記憶體單元係配置為該等記憶體單元之叢集，其中該等叢集係呈列與行配置，其中各叢集包含將該叢集中之該等記憶體單元的該等源極區連接在一起的一源極線，其中各源極線未與在一相同列之叢集中之其他叢集中的記憶體單元的該等源極區相連接；各列的該等記憶體單元包含一字線，其將該列之記憶體單元中之該等記憶體單元的全部該等控制閘連接在一起；各行的該等記憶體單元包含一位元線，其將該行之記憶體單元中之該等記憶體單元的全部該等汲極區連接在一起；各行之叢集包含一源極線互連，其將該行之叢集中之該等叢集的全部該等源極線連接在一起。
- 如請求項1之記憶體裝置，其中就該等記憶體單元之各者而言，該控制閘包括經設置於該通道區之該第二部份上方且與其絕緣的一第一部份，以及延伸於該浮動閘上方且與其絕緣的一第二部份。
- 如請求項1之記憶體裝置，其中該等記憶體單元係經配置為成對的該等記憶體單元，其中各對係在該等記憶體單元之該等列的兩列中，其中該等記憶體單元對之各者的該等源極區係經形成為一連續區域。
- 如請求項3之記憶體裝置，其中該等叢集之各者在該等記憶體單元之該等列之一列中包括八個該等記憶體單元，且在該等記憶體單元之該等列之另一列中包括八個該等記憶體單元。
- 如請求項1之記憶體裝置，其中該等記憶體單元之各者進一步包含經設置於該源極區上方且與其絕緣的一耦合閘極。
- 如請求項5之記憶體裝置，其中該等記憶體單元之該等叢集之各者進一步包含一耦合閘極線，該耦合閘極線將該叢集中之該等記憶體單元的該等耦合閘極連接在一起，其中各耦合閘極線未與在該相同列之叢集中之其他叢集中之記憶體單元的該等耦合閘極相連接。
- 如請求項1之記憶體裝置，其中該源極區接面與汲極區接面各具有實質上11.5伏或更大的一崩潰電壓。
- 一種抹除呈列與行配置之記憶體單元之一陣列的一部份之方法，其中該等記憶體單元之各者包含： 在一半導體基板中相隔開的源極區與汲極區，其等之間延伸有一通道區，其中該源極區與該汲極區形成具有實質上相等崩潰電壓的接面，一浮動閘，其經設置於該通道區之一第一部份上方且與其絕緣，以及一控制閘，其經設置於該通道區之一第二部份上方且與其絕緣；其中：各列的該等記憶體單元係配置為該等記憶體單元之叢集，其中該等叢集係呈列與行配置，其中各叢集包含將該叢集中之該等記憶體單元的該等源極區連接在一起的一源極線，其中各源極線未與在一相同列之叢集中之其他叢集中的記憶體單元的該等源極區相連接，各列的該等記憶體單元包含一字線，其將該列之記憶體單元中之該等記憶體單元的全部該等控制閘連接在一起，各行的該等記憶體單元包含一位元線，其將該行之記憶體單元中之該等記憶體單元的全部該等汲極區連接在一起，各行之叢集包含一源極線互連，其將該行之叢集中之該等叢集的全部該等源極線連接在一起；該抹除在該等叢集之一者中的記憶體單元的方法，其包含： 施加一正電壓至該一個叢集的該等字線之一者以及施加接地電位至該等字線之其他者，施加該接地電位至該一個叢集的該源極線互連以及施加一正電壓至該等源極線互連之其他者，以及施加該接地電位至該一個叢集的該等位元線以及施加一正電壓至該等位元線之其他者；其中在該一個叢集中之該等記憶體單元之該等浮動閘上的電子自該等浮動閘穿隧至該等控制閘。
- 如請求項8之方法，其中經施加至該一個字線的該正電壓為實質上11.5伏。
- 如請求項9之方法，其中經施加至該等源極線互連之其他者的該正電壓為實質上10至13伏，且經施加至該等位元線之其他者的該正電壓為實質上10至13伏。
- 如請求項8之方法，其中該源極區接面與汲極區接面各具有實質上11.5伏或更大的一崩潰電壓。
- 如請求項8之方法，其中就該等記憶體單元之各者而言，該控制閘包括經設置於該通道區之該第二部份上方且與其絕緣的一第一部份，以及延伸於該浮動閘上方且與其絕緣的一第二部份。
- 如請求項8之方法，其中該等記憶體單元係配置為成對的該等記憶體單元，其中各對係在該等記憶體單元之該等列的兩列中，其中該等記憶體單元對之各者的該等源極區係經形成為一連續區域。
- 如請求項13之方法，其中該等叢集之各者在該等記憶體單元之該等列之一列中包括八個該等記憶體單元，且在該等記憶體單元之該等列之另一列中包括八個該等記憶體單元。
- 如請求項8之方法，其中該等記憶體單元之各者進一步包含經設置於該源極區上方且與其絕緣的一耦合閘極，且其中該等記憶體單元之該等叢集之各者進一步包含將該叢集中之該等記憶體單元的該等耦合閘極連接在一起的一耦合閘極線，其中各耦合閘極線未與在該相同列之叢集中之其他叢集中之記憶體單元的該等耦合閘極相連接，該方法進一步包含：施加一正電壓至該等耦合閘極線。
- 如請求項10之方法，其中該等記憶體單元之各者進一步包含經設置於該源極區上方且與其絕緣的一耦合閘極，且其中該等記憶體單元之該等叢集之各者進一步包含將該叢集中之該等記憶體單元的該等耦合閘極連接在一起的一耦合閘極線，其中各耦合閘極線未與在該相同列之叢集中之其他叢集中之記憶體單元的該等耦合閘極相連接，該方法進一步包含：施加該接地電位至該等耦合閘極線。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/165,348 US20150213898A1 (en) | 2014-01-27 | 2014-01-27 | Byte Erasable Non-volatile Memory Architecture And Method Of Erasing Same |
| PCT/US2014/070262 WO2015112278A1 (en) | 2014-01-27 | 2014-12-15 | Byte erasable non-volatile memory architecture and method of erasing same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201532052A TW201532052A (zh) | 2015-08-16 |
| TWI545574B true TWI545574B (zh) | 2016-08-11 |
Family
ID=52392205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103145239A TWI545574B (zh) | 2014-01-27 | 2014-12-24 | 位元組可抹除式非揮發性記憶體架構及其抹除方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20150213898A1 (zh) |
| EP (1) | EP3100272A1 (zh) |
| JP (1) | JP2017509162A (zh) |
| KR (1) | KR20160114167A (zh) |
| CN (1) | CN105934795A (zh) |
| TW (1) | TWI545574B (zh) |
| WO (1) | WO2015112278A1 (zh) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10269440B2 (en) * | 2016-05-17 | 2019-04-23 | Silicon Storage Technology, Inc. | Flash memory array with individual memory cell read, program and erase |
| KR102384654B1 (ko) | 2016-05-17 | 2022-04-11 | 실리콘 스토리지 테크놀로지 인크 | 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이 |
| US11308383B2 (en) | 2016-05-17 | 2022-04-19 | Silicon Storage Technology, Inc. | Deep learning neural network classifier using non-volatile memory array |
| TWI626656B (zh) * | 2017-04-24 | 2018-06-11 | 物聯記憶體科技股份有限公司 | 具有字元抹除與減少寫入干擾的非揮發性記憶體裝置 |
| US10580492B2 (en) | 2017-09-15 | 2020-03-03 | Silicon Storage Technology, Inc. | System and method for implementing configurable convoluted neural networks with flash memories |
| US10803943B2 (en) | 2017-11-29 | 2020-10-13 | Silicon Storage Technology, Inc. | Neural network classifier using array of four-gate non-volatile memory cells |
| US10748630B2 (en) | 2017-11-29 | 2020-08-18 | Silicon Storage Technology, Inc. | High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks |
| US11087207B2 (en) | 2018-03-14 | 2021-08-10 | Silicon Storage Technology, Inc. | Decoders for analog neural memory in deep learning artificial neural network |
| US10418451B1 (en) * | 2018-05-09 | 2019-09-17 | Silicon Storage Technology, Inc. | Split-gate flash memory cell with varying insulation gate oxides, and method of forming same |
| US10607703B2 (en) * | 2018-05-16 | 2020-03-31 | Silicon Storage Technology, Inc. | Split-gate flash memory array with byte erase operation |
| US10943913B2 (en) * | 2018-09-27 | 2021-03-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strap-cell architecture for embedded memory |
| DE102019108500A1 (de) * | 2018-09-27 | 2020-04-02 | Taiwan Semiconductor Manufacturing Co. Ltd. | Brückenzellen-architektur für eingebetteten speicher |
| US11270763B2 (en) | 2019-01-18 | 2022-03-08 | Silicon Storage Technology, Inc. | Neural network classifier using array of three-gate non-volatile memory cells |
| US11500442B2 (en) | 2019-01-18 | 2022-11-15 | Silicon Storage Technology, Inc. | System for converting neuron current into neuron current-based time pulses in an analog neural memory in a deep learning artificial neural network |
| US11023559B2 (en) | 2019-01-25 | 2021-06-01 | Microsemi Soc Corp. | Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit |
| US10720217B1 (en) | 2019-01-29 | 2020-07-21 | Silicon Storage Technology, Inc. | Memory device and method for varying program state separation based upon frequency of use |
| US11423979B2 (en) | 2019-04-29 | 2022-08-23 | Silicon Storage Technology, Inc. | Decoding system and physical layout for analog neural memory in deep learning artificial neural network |
| CN112185815B (zh) | 2019-07-04 | 2024-07-23 | 硅存储技术公司 | 形成分裂栅闪存存储器单元的方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| JPH1131393A (ja) * | 1997-05-15 | 1999-02-02 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| US6950336B2 (en) * | 2000-05-03 | 2005-09-27 | Emosyn America, Inc. | Method and apparatus for emulating an electrically erasable programmable read only memory (EEPROM) using non-volatile floating gate memory cells |
| US20030127694A1 (en) * | 2000-09-26 | 2003-07-10 | Alec Morton | Higher voltage transistors for sub micron CMOS processes |
| JP2003224214A (ja) * | 2002-01-31 | 2003-08-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| KR100634162B1 (ko) * | 2002-05-15 | 2006-10-17 | 삼성전자주식회사 | 스플리트 게이트 메모리 장치 및 그 제조방법 |
| US8050085B2 (en) * | 2002-08-29 | 2011-11-01 | Renesas Electronics Corporation | Semiconductor processing device and IC card |
| US7075140B2 (en) * | 2003-11-26 | 2006-07-11 | Gregorio Spadea | Low voltage EEPROM memory arrays |
| JP4335659B2 (ja) * | 2003-12-19 | 2009-09-30 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US7315056B2 (en) * | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| JP2006253685A (ja) * | 2005-03-07 | 2006-09-21 | Samsung Electronics Co Ltd | スプリットゲート不揮発性メモリ装置及びそれの形成方法 |
-
2014
- 2014-01-27 US US14/165,348 patent/US20150213898A1/en not_active Abandoned
- 2014-12-15 KR KR1020167023772A patent/KR20160114167A/ko not_active Application Discontinuation
- 2014-12-15 WO PCT/US2014/070262 patent/WO2015112278A1/en active Application Filing
- 2014-12-15 EP EP14828390.6A patent/EP3100272A1/en not_active Withdrawn
- 2014-12-15 JP JP2016566599A patent/JP2017509162A/ja active Pending
- 2014-12-15 CN CN201480074220.7A patent/CN105934795A/zh active Pending
- 2014-12-24 TW TW103145239A patent/TWI545574B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201532052A (zh) | 2015-08-16 |
| KR20160114167A (ko) | 2016-10-04 |
| EP3100272A1 (en) | 2016-12-07 |
| US20150213898A1 (en) | 2015-07-30 |
| CN105934795A (zh) | 2016-09-07 |
| JP2017509162A (ja) | 2017-03-30 |
| WO2015112278A1 (en) | 2015-07-30 |
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