JP7116844B2 - 消去ゲートを有する分割ゲートフラッシュメモリセルのプログラミング方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 description 12
- 239000002784 hot electron Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Description
本出願は、2018年8月23日出願の米国仮特許出願第62/722,107号及び2018年12月4日出願の米国特許出願第16/209,515号の利益を主張するものである。
本発明は、不揮発性メモリアレイに関する。
Claims (18)
- メモリデバイスであって、
半導体基板と、
メモリセルであって、
前記基板に形成されたソース領域及びドレイン領域であって、前記ソース領域と前記ドレイン領域との間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
前記チャネル領域の第1の部分の上方に配設され、前記チャネル領域の第1の部分から絶縁される、前記チャネル領域の前記第1の部分の伝導率を制御するための浮遊ゲートと、
前記チャネル領域の第2の部分の上方に配設され、前記チャネル領域の第2の部分から絶縁される、前記チャネル領域の第2の部分の伝導率を制御するための選択ゲートと、
前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁される、制御ゲートと、
前記ソース領域の上方に配設され、前記ソース領域から絶縁され、かつ前記浮遊ゲートに隣接して配設され、前記浮遊ゲートから絶縁される、消去ゲートと、を含む、メモリセルと、
制御回路であって、
電子を前記消去ゲートから前記浮遊ゲートにトンネリングさせるために、負電圧を前記消去ゲートに印加することによって、プログラム動作を実行し、
電子を前記浮遊ゲートから前記消去ゲートにトンネリングさせるために、正電圧を前記消去ゲートに印加することによって、消去動作を実行するように構成される、制御回路と、を備える、メモリデバイス。 - 前記制御回路は、前記負電圧が前記消去ゲートに印加される間に、前記制御ゲートにゼロ電圧を印加するように更に構成される、請求項1に記載のメモリデバイス。
- 前記制御回路は、前記負電圧が前記消去ゲートに印加される間に、前記選択ゲート、前記ソース領域、及び前記ドレイン領域の各々にゼロ電圧を印加するように更に構成される、請求項2に記載のメモリデバイス。
- 前記制御回路は、前記負電圧が前記消去ゲートに印加される間に、前記制御ゲートに正電圧を印加するように更に構成される、請求項1に記載のメモリデバイス。
- 前記制御回路は、前記負電圧が前記消去ゲートに印加される間に、前記選択ゲート、前記ソース領域、及び前記ドレイン領域の各々にゼロ電圧を印加するように更に構成される、請求項4に記載のメモリデバイス。
- 前記制御回路は、前記正電圧が前記消去ゲートに印加される間に、前記制御ゲートにゼロ電圧を印加するように更に構成される、請求項1に記載のメモリデバイス。
- 前記制御回路は、前記正電圧が前記消去ゲートに印加される間に、前記選択ゲート、前記ソース領域、及び前記ドレイン領域の各々にゼロ電圧を印加するように更に構成される、請求項6に記載のメモリデバイス。
- 前記制御回路は、前記正電圧が前記消去ゲートに印加される間に、前記制御ゲートに負電圧を印加するように更に構成される、請求項1に記載のメモリデバイス。
- 前記制御回路は、前記正電圧が前記消去ゲートに印加される間に、前記選択ゲート、前記ソース領域、及び前記ドレイン領域の各々にゼロ電圧を印加するように更に構成される、請求項8に記載のメモリデバイス。
- メモリセルを備えるメモリデバイスを動作させる方法であって、前記メモリセルは、
半導体基板に形成されたソース領域及びドレイン領域であって、前記ソース領域と前記ドレイン領域との間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
前記チャネル領域の第1の部分の上方に配設され、前記チャネル領域の第1の部分から絶縁される、前記チャネル領域の前記第1の部分の伝導率を制御するための浮遊ゲートと、
前記チャネル領域の第2の部分の上方に配設され、前記チャネル領域の第2の部分から絶縁される、前記チャネル領域の第2の部分の伝導率を制御するための選択ゲートと、
前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁される、制御ゲートと、
前記ソース領域の上方に配設され、前記ソース領域から絶縁され、かつ前記浮遊ゲートに隣接して配設され、前記浮遊ゲートから絶縁される、消去ゲートと、を有し、
前記方法は、
電子を前記消去ゲートから前記浮遊ゲートにトンネリングさせるために、負電圧を前記消去ゲートに印加することによって、プログラム動作を実行するステップと、
電子を前記浮遊ゲートから前記消去ゲートにトンネリングさせるために、正電圧を前記消去ゲートに印加することによって、消去動作を実行するステップと、を含む、方法。 - 前記負電圧が前記消去ゲートに印加される間に、前記制御ゲートにゼロ電圧を印加するステップを更に含む、請求項10に記載の方法。
- 前記負電圧が前記消去ゲートに印加される間に、前記選択ゲート、前記ソース領域、及び前記ドレイン領域の各々にゼロ電圧を印加するステップを更に含む、請求項11に記載の方法。
- 前記負電圧が前記消去ゲートに印加される間に、前記制御ゲートに正電圧を印加するステップを更に含む、請求項10に記載の方法。
- 前記負電圧が前記消去ゲートに印加される間に、前記選択ゲート、前記ソース領域、及び前記ドレイン領域の各々にゼロ電圧を印加するステップを更に含む、請求項13に記載の方法。
- 前記正電圧が前記消去ゲートに印加される間に、前記制御ゲートにゼロ電圧を印加するステップを更に含む、請求項10に記載の方法。
- 前記正電圧が前記消去ゲートに印加される間に、前記選択ゲート、前記ソース領域、及び前記ドレイン領域の各々にゼロ電圧を印加するステップを更に含む、請求項15に記載の方法。
- 前記正電圧が前記消去ゲートに印加される間に、前記制御ゲートに負電圧を印加するステップを更に含む、請求項10に記載の方法。
- 前記正電圧が前記消去ゲートに印加される間に、前記選択ゲート、前記ソース領域、及び前記ドレイン領域の各々にゼロ電圧を印加するステップを更に含む、請求項17に記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862722107P | 2018-08-23 | 2018-08-23 | |
US62/722,107 | 2018-08-23 | ||
US16/209,515 | 2018-12-04 | ||
US16/209,515 US10714489B2 (en) | 2018-08-23 | 2018-12-04 | Method of programming a split-gate flash memory cell with erase gate |
PCT/US2019/041080 WO2020040894A1 (en) | 2018-08-23 | 2019-07-09 | Method of programming a split-gate flash memory cell with erase gate |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021535531A JP2021535531A (ja) | 2021-12-16 |
JP7116844B2 true JP7116844B2 (ja) | 2022-08-10 |
Family
ID=69583741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021510104A Active JP7116844B2 (ja) | 2018-08-23 | 2019-07-09 | 消去ゲートを有する分割ゲートフラッシュメモリセルのプログラミング方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US10714489B2 (ja) |
EP (1) | EP3841581B1 (ja) |
JP (1) | JP7116844B2 (ja) |
KR (1) | KR102290104B1 (ja) |
CN (1) | CN112585680B (ja) |
TW (1) | TWI757625B (ja) |
WO (1) | WO2020040894A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114335186A (zh) | 2020-09-30 | 2022-04-12 | 硅存储技术股份有限公司 | 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法 |
US11545220B2 (en) * | 2020-12-29 | 2023-01-03 | Micron Technology, Inc. | Split-gate memory cells |
CN114743976A (zh) * | 2022-05-10 | 2022-07-12 | 北京知存科技有限公司 | 半导体器件及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003309193A (ja) | 2002-04-18 | 2003-10-31 | Hitachi Ltd | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
JP2009301703A (ja) | 2009-09-24 | 2009-12-24 | Renesas Technology Corp | 半導体装置 |
US20170110194A1 (en) | 2015-10-19 | 2017-04-20 | Silicon Storage Technology, Inc. | Power Driven Optimization For Flash Memory |
JP2017522686A (ja) | 2014-07-22 | 2017-08-10 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | スプリットゲートフラッシュメモリセルのセクタの一部分の消去を禁止するシステム及び方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
US5386132A (en) | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
KR100232235B1 (ko) | 1996-11-15 | 1999-12-01 | 김영환 | 비휘발성 메모리 장치 |
US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
US7315056B2 (en) * | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
US20090039410A1 (en) * | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
US8711636B2 (en) | 2011-05-13 | 2014-04-29 | Silicon Storage Technology, Inc. | Method of operating a split gate flash memory cell with coupling gate |
US8576648B2 (en) | 2011-11-09 | 2013-11-05 | Silicon Storage Technology, Inc. | Method of testing data retention of a non-volatile memory cell having a floating gate |
-
2018
- 2018-12-04 US US16/209,515 patent/US10714489B2/en active Active
-
2019
- 2019-07-09 CN CN201980054482.XA patent/CN112585680B/zh active Active
- 2019-07-09 KR KR1020217003797A patent/KR102290104B1/ko active IP Right Grant
- 2019-07-09 EP EP19790338.8A patent/EP3841581B1/en active Active
- 2019-07-09 JP JP2021510104A patent/JP7116844B2/ja active Active
- 2019-07-09 WO PCT/US2019/041080 patent/WO2020040894A1/en unknown
- 2019-08-13 TW TW108128769A patent/TWI757625B/zh active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003309193A (ja) | 2002-04-18 | 2003-10-31 | Hitachi Ltd | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
JP2009301703A (ja) | 2009-09-24 | 2009-12-24 | Renesas Technology Corp | 半導体装置 |
JP2017522686A (ja) | 2014-07-22 | 2017-08-10 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | スプリットゲートフラッシュメモリセルのセクタの一部分の消去を禁止するシステム及び方法 |
US20170110194A1 (en) | 2015-10-19 | 2017-04-20 | Silicon Storage Technology, Inc. | Power Driven Optimization For Flash Memory |
Also Published As
Publication number | Publication date |
---|---|
CN112585680B (zh) | 2021-12-14 |
TW202025160A (zh) | 2020-07-01 |
CN112585680A (zh) | 2021-03-30 |
TWI757625B (zh) | 2022-03-11 |
JP2021535531A (ja) | 2021-12-16 |
WO2020040894A1 (en) | 2020-02-27 |
EP3841581A1 (en) | 2021-06-30 |
KR102290104B1 (ko) | 2021-08-17 |
KR20210019575A (ko) | 2021-02-22 |
US20200066738A1 (en) | 2020-02-27 |
US10714489B2 (en) | 2020-07-14 |
EP3841581B1 (en) | 2022-06-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220608 |
|
A871 | Explanation of circumstances concerning accelerated examination |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
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