CN112585680B - 编程具有擦除栅的分裂栅闪存存储器单元的方法 - Google Patents

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Abstract

本发明公开了一种具有存储器单元和控制电路的存储器设备。存储器单元包括形成在半导体衬底中的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸。浮栅设置在沟道区的第一部分上方，以用于控制其电导率。选择栅设置在沟道区的第二部分上方，以用于控制其电导率。控制栅设置在浮栅上方。擦除栅设置在源极区上方并且与浮栅相邻。控制电路被配置为通过将负电压施加到擦除栅以使得电子从擦除栅隧穿到浮栅来执行编程操作，以及通过将正电压施加到擦除栅以使得电子从浮栅隧穿到擦除栅来执行擦除操作。

Description

编程具有擦除栅的分裂栅闪存存储器单元的方法
本申请要求于2018年8月23日提交的美国临时申请号62/722,107和于2018年12月4日提交的美国专利申请号16/209,515的权益。
技术领域
本发明涉及非易失性存储器阵列。
背景技术
分裂栅非易失性存储器单元和此类单元阵列是熟知的。例如，美国专利5,029,130(“所述’130专利”)公开了一种分裂栅非易失性存储器单元阵列，并且出于所有目的将该专利以引用方式并入本文。存储器单元在图1中示出。每个存储器单元10包括形成在半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并与其绝缘(并控制其电导率)，并且形成在漏极区16的一部分上方。控制栅22具有第一部分22a和第二部分22b，该第一部分设置在沟道区18的第二部分上方并与其绝缘(并且控制其电导率)，该第二部分沿着浮栅20向上并且在浮栅上方延伸。浮栅20和控制栅22通过栅极氧化物26与衬底12绝缘。存储器单元被称为分裂栅，因为两个不同的栅极(浮栅20和控制栅22)分别控制同一沟道区18的两个不同部分的电导率。因此，只有在通过浮栅和控制栅20/22接通沟道区18的两个部分的时候，该沟道区才能在源极区和漏极区14/16之间传导电流。
通过将高的正电压置于控制栅22上来擦除存储器单元(其中从浮栅去除电子)，这导致浮栅20上的电子经由福勒-诺德海姆隧穿的熟知的技术来从浮栅20通过中间绝缘物24遂穿到控制栅22。电子从一个导电栅极通过中间绝缘物隧穿到另一个导电栅极是熟知的，并且不再进一步描述。
通过将正电压置于控制栅22上以及将正电压置于漏极16上来编程存储器单元(其中将电子置于浮栅20上)。通过控制栅22上的正电压来接通沟道区18的在控制栅22下方的部分(使其导电)。通过电容耦合到浮栅20的控制栅22和漏极区16上的正电压来接通沟道区18的在浮栅20下方的部分(使其导电)。电子电流将从源极14开始朝向沟道区18的在控制栅22下方的部分中的漏极16流动。当电子到达控制栅22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物26注入并到达浮栅20上。该编程技术被熟知为热电子注入，并且通常尤其用于分裂栅存储器单元。
通过将正的读取电压置于漏极区16和控制栅22上(这接通沟道区18的在控制栅22下方的部分)来读取存储器单元10。如果浮栅20带正电(即，电子被擦除)，则也接通沟道区的在浮栅20下方的部分(由于正电压到浮栅20的电容耦合)，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，利用电子进行了编程)，则大部分或完全关断沟道区的在浮栅20下方的部分(因为正电压的电容耦合不能克服浮栅20上的负电荷)，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。本领域的技术人员理解，术语源极和漏极可以是可互换的，其中浮栅20可部分地延伸到源极14而不是漏极16上方，如图2所示。
具有多于两个栅极的分裂栅存储器单元也是已知的。例如，以引用方式并入本文的美国专利8,711,636(“所述’636专利”)公开了一种具有设置在源极区上方并与其绝缘的附加耦合栅的分裂栅存储器单元，以更好地电容耦合到浮栅。参见例如图3，其示出了具有设置在源极区14上方的耦合栅24的分裂栅存储器单元。
美国专利6,747,310和7,868,375中公开了具有四个栅极的分裂栅存储器单元，这些专利以引用方式并入本文。例如，如图4所示，该四栅极存储器单元10具有源极区14、漏极区16、位于沟道区18的第一部分上方的浮栅20、位于沟道区18的第二部分上方的选择栅28(也称为字线栅)、位于浮栅20上方的控制栅22以及位于源极区14上方的擦除栅30。通过将高的正电压置于擦除栅30上，通过从浮栅20到擦除栅30的电子隧穿来在图4中示出擦除。通过来自沟道区18的加热的电子通过热电子注入将自身注入浮栅20上来在图4中示出编程。下表1中是可用于编程存储器单元的示例性电压和电流：
表1
SG 28 漏极16 源极14 EG 30 CG 22
编程 1V ～1μA 4.5V 4.5V 10.5V
热电子注入编程的一个问题是实现每个存储器单元需要大量电流。然而，编程通常是逐字节的，这意味着存储器设备必须包括足够大的电压源和电流源，足以提供用于多个存储器单元的并发编程的必要电压和电流。由于热电子注入的高编程电流要求，使用一个或多个内部电荷泵的大规模编程是困难的。一些编程并行可使用外部电压源来实现。然而，考虑到所需的高电流，除了其他因素诸如源极线电压降之外，大规模编程对于多数应用仅仅是无效的。热电子注入编程的另一个问题是，考虑到只有从漏极区16行进到源极区14的电子中的一些电子最终注入到浮栅20上，需要相对长的时间来完成。其余部分完成其到源极区14的行程而不注入到浮栅20上。因此，其在这方面的效率相对低。
需要编程具有四个栅极的分裂栅存储器单元的更有效的技术。
发明内容
前述问题和需要通过包括半导体衬底、存储器单元和控制电路的存储器设备得到解决。存储器单元包括：源极区和漏极区，该源极区和该漏极区形成在衬底中，其中衬底的沟道区在源极区和漏极区之间延伸；浮栅，该浮栅设置在沟道区的第一部分上方并与其绝缘，以用于控制沟道区的第一部分的电导率；选择栅，该选择栅设置在沟道区的第二部分上方并与其绝缘，以用于控制沟道区的第二部分的电导率；控制栅，该控制栅设置在浮栅上方并与其绝缘；和擦除栅，该擦除栅设置在源极区上方并与其绝缘，并且设置成与浮栅相邻并与其绝缘。控制电路被配置为通过将负电压施加到擦除栅以使得电子从擦除栅隧穿到浮栅来执行编程操作，以及通过将正电压施加到擦除栅以使得电子从浮栅隧穿到擦除栅来执行擦除操作。
本发明公开了一种操作具有存储器单元的存储器设备的方法，该存储器单元包括：源极区和漏极区，该源极区和该漏极区形成在衬底中，其中衬底的沟道区在源极区和漏极区之间延伸；浮栅，该浮栅设置在沟道区的第一部分上方并与其绝缘，以用于控制沟道区的第一部分的电导率；选择栅，该选择栅设置在沟道区的第二部分上方并与其绝缘，以用于控制沟道区的第二部分的电导率；控制栅，该控制栅设置在浮栅上方并与其绝缘；和擦除栅，该擦除栅设置在源极区上方并与其绝缘，并且设置成与浮栅相邻并与其绝缘。该方法包括：通过将负电压施加到擦除栅以使得电子从擦除栅隧穿到浮栅来执行编程操作，以及通过将正电压施加到擦除栅以使得电子从浮栅隧穿到擦除栅来执行擦除操作。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1为常规双栅极存储器单元的第一实施方案的剖视图。
图2为常规双栅极存储器单元的第二实施方案的剖视图。
图3为常规三栅极存储器单元的剖视图。
图4为常规四栅极存储器单元的剖视图。
图5为利用擦除栅编程的四栅极存储器单元的剖视图。
图6为示出本发明的示例性存储器设备的架构的平面图。
具体实施方式
本发明涉及用于编程具有四个栅极的分裂栅存储器单元的新技术。具体地讲，存储器单元32在图5中示出，并且包括形成在半导体衬底34中的源极区36和漏极区38，其中衬底34的沟道区40在源极区和漏极区36/38之间延伸。浮栅42设置在沟道区40的第一部分上方并与其绝缘。选择栅44(也称为字线栅)设置在沟道区40的第二部分上方并与其绝缘。控制栅46设置在浮栅42上方并与其绝缘。擦除栅48设置在漏极区36上方并与其绝缘，并且设置成与浮栅42相邻并与其绝缘。存储器单元32是分裂栅存储器单元，因为两个不同的栅极(浮栅42和选择栅44)分别控制同一沟道区40的两个不同部分的电导率。存储器单元优选地成对形成，其中两个相邻存储器单元共享同一擦除栅48和源极区36，如图5所示。两个相邻存储器单元对可共享同一漏极区38。
下表2示出了施加以利用电子来编程浮栅42的电压。
表2
SG 44 漏极38 源极36 EG 48 CG 46
编程 0V 0V 0V -11V至-13V 0V
通过将足够幅值的负电压施加到擦除栅48，在将零电压(即，地电位)施加到剩余元件(选择栅44、漏极区38、源极区36和控制栅46)的情况下，电子将从擦除栅48隧穿到浮栅42，如图5中以图形方式所示。
使用擦除栅48对浮栅42的编程是高效的，因为由擦除栅48上的负电压生成的电流中的几乎所有电子将到达浮栅42。因此，使用该擦除栅编程技术来编程分裂栅存储器单元所需的电流远低于使用热电子注入技术所需的电流。这允许更多分裂栅存储器单元被编程，同时不需要原本将需要的更大且更强大的电压源和电流源，从而降低了存储器设备的成本和尺寸。该编程技术也比编程分裂栅存储器单元的现有技术热电子注入编程技术快。对于需要对分裂栅存储器单元32的浮栅42进行深编程的那些应用(即，将相对高数量的电子置于浮栅42上)也是理想的。
如上所述擦除存储器单元32，即，施加擦除栅48上的足够高的正电压，诸如正10伏至12伏，从而导致浮栅42上的电子隧穿中间绝缘物并到达擦除栅48上。优选地，在擦除操作期间将零电压施加到选择栅44、漏极区38、源极区36和控制栅46。另选地，如果在擦除操作期间也将负电压施加到控制栅46，则可在擦除栅48上使用较低的正电压以引起此类擦除隧穿效应。例如，擦除栅48上的正6伏至8伏的电压和控制栅46上的-6伏至-8伏的负电压可用于擦除浮栅42。
下表3示出了在另选实施方案中施加以利用电子来编程浮栅42的电压。具体地讲，将正电压施加到控制栅46，同时将负电压施加在擦除栅48上。
表3
SG 44 漏极38 源极36 EG 48 CG 46
编程 0V 0V 0V -7V至-9V 7V至9V
控制栅46上的正电压耦接到浮栅42，从而更好地吸引擦除栅48上的电子以隧穿到浮栅42。通过施加在控制栅46上的正电压，可减小擦除栅48上的负电压的幅值，从而进一步减小设备使用的负电压源的尺寸和成本。
图6中示出了具有存储器单元32的示例性存储器设备的架构。存储器设备包括非易失性存储器单元32的阵列60，该阵列可被分隔成两个单独的平面(平面A 62a和平面B62b)。存储器单元32优选地形成在单个芯片上，在半导体衬底34中按多行和多列布置。与非易失性存储器单元的阵列相邻的是地址解码器(例如，XDEC 64(驱动字线的行解码器)、SLDRV66(用于驱动源极线的源极线驱动器)、YMUX 68(驱动位线的列解码器)、HVDEC 70(高电压解码器)和位线控制器(BLINHCTL 72)，其用于解码地址并在选定存储器单元的读取操作、编程操作和擦除操作期间向各种存储器单元栅极和区提供各种电压。控制器76(包含控制电路)控制各种设备元件以在目标存储器单元32上实现每个操作(编程、擦除、读取)(即，直接或间接地提供用以操作存储器单元32的电压和电流，包括用于使用上述擦除栅负电压来编程浮栅42的电压)。电荷泵CHRGPMP 74提供用于在控制器76的控制下读取、编程和擦除存储器单元的各种电压。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖在任何权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求书或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序执行，而是需要以允许本发明的存储器设备的适当形成的任意顺序来执行。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电耦接到”包括“被直接电耦接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电耦接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (12)

1.一种存储器设备，包括：
半导体衬底；
存储器单元，所述存储器单元包括：
源极区和漏极区，所述源极区和所述漏极区形成在所述衬底中，其中所述衬底的沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在所述沟道区的第一部分上方并与其绝缘，以用于控制所述沟道区的所述第一部分的电导率，
选择栅，所述选择栅设置在所述沟道区的第二部分上方并与其绝缘，以用于控制所述沟道区的第二部分的电导率，
控制栅，所述控制栅设置在所述浮栅上方并与其绝缘，和
擦除栅，所述擦除栅设置在所述源极区上方并与其绝缘，并且设置成与所述浮栅相邻并与其绝缘；和
控制电路，所述控制电路被配置为：
通过将负电压施加到所述擦除栅同时将零电压施加到所述控制栅以使得电子从所述擦除栅隧穿到所述浮栅来执行编程操作，以及
通过将正电压施加到所述擦除栅以使得电子从所述浮栅隧穿到所述擦除栅来执行擦除操作。
2.根据权利要求1所述的存储器设备，其中所述控制电路被进一步配置为将零电压施加到所述选择栅、所述源极区和所述漏极区中的每一者，同时将所述负电压施加到所述擦除栅。
3.根据权利要求1所述的存储器设备，其中所述控制电路被进一步配置为将零电压施加到所述控制栅，同时将所述正电压施加到所述擦除栅。
4.根据权利要求3所述的存储器设备，其中所述控制电路被进一步配置为将零电压施加到所述选择栅、所述源极区和所述漏极区中的每一者，同时将所述正电压施加到所述擦除栅。
5.根据权利要求1所述的存储器设备，其中所述控制电路被进一步配置为将负电压施加到所述控制栅，同时将所述正电压施加到所述擦除栅。
6.根据权利要求5所述的存储器设备，其中所述控制电路被进一步配置为将零电压施加到所述选择栅、所述源极区和所述漏极区中的每一者，同时将所述正电压施加到所述擦除栅。
7.一种操作包括存储器单元的存储器设备的方法，所述存储器单元具有：
源极区和漏极区，所述源极区和所述漏极区形成在半导体衬底中，其中所述衬底的沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在所述沟道区的第一部分上方并与其绝缘，以用于控制所述沟道区的所述第一部分的电导率，
选择栅，所述选择栅设置在所述沟道区的第二部分上方并与其绝缘，以用于控制所述沟道区的第二部分的电导率，
控制栅，所述控制栅设置在所述浮栅上方并与其绝缘，和
擦除栅，所述擦除栅设置在所述源极区上方并与其绝缘，并且设置成与所述浮栅相邻并与其绝缘；
所述方法包括：
通过将负电压施加到所述擦除栅同时将零电压施加到所述控制栅以使得电子从所述擦除栅隧穿到所述浮栅来执行编程操作，以及
通过将正电压施加到所述擦除栅以使得电子从所述浮栅隧穿到所述擦除栅来执行擦除操作。
8.根据权利要求7所述的方法，还包括：
将零电压施加到所述选择栅、所述源极区和所述漏极区中的每一者，同时将所述负电压施加到所述擦除栅。
9.根据权利要求7所述的方法，还包括：
将零电压施加到所述控制栅，同时将所述正电压施加到所述擦除栅。
10.根据权利要求9所述的方法，还包括：
将零电压施加到所述选择栅、所述源极区和所述漏极区中的每一者，同时将所述正电压施加到所述擦除栅。
11.根据权利要求7所述的方法，还包括：
将负电压施加到所述控制栅，同时将所述正电压施加到所述擦除栅。
12.根据权利要求11所述的方法，还包括：
将零电压施加到所述选择栅、所述源极区和所述漏极区中的每一者，同时将所述正电压施加到所述擦除栅。
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