TWI759900B - 具有位元組抹除操作之四閘極分離式閘極快閃記憶體陣列 - Google Patents

具有位元組抹除操作之四閘極分離式閘極快閃記憶體陣列 Download PDF

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Abstract

一種記憶體單元陣列，包括：複數個記憶體單元，其以列與行來配置；複數條第一子源極線，其各自將在該等列的一列中且在第一複數行中之源極區域連接在一起；複數條第二子源極線，其各自將在該等列的一列中且在第二複數行中之源極區域連接在一起；第一及第二抹除閘極線，其各自分別將該第一及第二複數行中之所有抹除閘極連接在一起；複數個第一選擇電晶體，其各自連接在該等第一子源極線中之一者與複數條源極線中之一者之間；複數個第二選擇電晶體，其各自連接在該等第二子源極線中之一者與該等源極線中之一者之間；一第一選擇電晶體線，其連接至該等第一選擇電晶體的閘極；以及一第二選擇電晶體線，其連接至該等第二選擇電晶體的閘極。

Description

具有位元組抹除操作之四閘極分離式閘極快閃記憶體陣列
[相關申請案]本申請案主張2019年10月14日提出之美國臨時申請號第62/914,799號及2020年2月6日提出之美國專利申請號第16/784,183的權益。
本發明係有關於非揮發性記憶體陣列。
每個記憶體單元具有四個閘極之分離式閘極非揮發性記憶體元以及這種單元的陣列係眾所周知的。例如，美國專利第7,868,375號揭露分離式閘極非揮發性記憶體單元的陣列，其中每個記憶體單元具有四個閘極，並且在此基於所有目的以提及方式將上述美國專利併入本文。圖1係顯示四閘極記憶體單元。每個記憶體單元10包括形成在半導體基板12中之源極區域及汲極區域14/16，在其間具有通道區域18。浮動閘極20垂直地形成在通道區域18的第一部分上方且與其絕緣(並控制其導電性)，並且在源極區域14的一部分上方。選擇閘極28垂直地設置在通道區域18的第二部分上方且與其絕緣(並控制其導電性)。控制閘極22垂直地設置在浮動閘極20上方且與其絕緣。抹除閘極30垂直地設置在源極區域14上方，並且較佳地包括面向浮動閘極20的邊緣之凹口。
藉由在抹除閘極30上施加高正電壓來抹除記憶體單元(從浮動閘極20移除電子)，這導致浮動閘極20上的電子藉由富爾-諾罕穿隧(Fowler-Nordheim tunneling)從浮動閘極20的邊緣隧穿中間絕緣體至抹除閘極30(如圖1所示)。
藉由在控制閘極22、選擇閘極28、抹除閘極30及源極區域14上施加正程式化電壓來程式化記憶體單元(在浮動閘極20上放置電子)。電流將從汲極區域16流向源極區域14。當電子到達選擇閘極28與浮動閘極20之間的間隙時，電子將加速並變熱。由於來自浮動閘極20的吸引靜電力，一些加熱的電子將經由中間絕緣體注入至浮動閘極20上(如圖1所示)。
藉由在汲極區域16、控制閘極22及選擇閘極28上施加正讀取電壓來讀取記憶體單元(使選擇閘極28下方的通道區域18導通)。如果浮動閘極20帶正電(亦即，被抹除電子及正電壓耦接至控制閘極22)，則浮動閘極20下方之通道區域18的部分亦導通，並且電流將流過通道區域18，因而被感測為抹除狀態或狀態「1」。如果浮動閘極20帶負電(亦即，用電子來程式化)，則儘管正電壓耦接至控制閘極22，浮動閘極20下方之通道區域18的部分大部分或完全截止，並且電流不會流過(或者幾乎不流過)通道區域18，因而被感測為程式化狀態或狀態「0」。
圖1亦顯示如何形成共享單一源極區域14及抹除閘極30之記憶體單元10對11。記憶體單元10的兩個相鄰對11可以以端對端連接方式來配置並共享單一汲極區域16。
圖2說明記憶體單元10的傳統陣列配置。記憶體單元10以列與行來配置。每行包括以端對端連接方式配置之記憶體單元10對11。每行通常被稱為有源區域，並且相鄰的有源區域藉由在通常被稱為隔離區域的區域中形成之絕緣材料而彼此絕緣。每列記憶體單元包括一條字元線WL，所述字元線WL將用於那列記憶體單元的所有選擇閘極28電連接在一起。較佳地，這些選擇閘極在整個列上連續地形成，並且構成所述字元線WL(亦即，每個記憶體單元10的選擇閘極28係字元線WL設置在那個記憶體單元的通道區域18上方之部分)。每列記憶體單元10亦包括一條控制閘極線CG，所述控制閘極線CG將用於那列記憶體單元10的所有控制閘極22電連接在一起。較佳地，這些控制閘極22在整個列上連續地形成，並且構成所述控制閘極線CG(亦即，每個記憶體單元10的控制閘極22係控制閘極線CG設置在那個記憶體單元的浮動閘極20上方之部分)。
每列記憶體單元對11包括一條源極線SL，所述源極線SL將用於那列記憶體單元對11的所有源極區域14電連接在一起。源極線SL可以是延伸越過有源/隔離區域之連續擴散區域，或者可以是包括一條個別導線，所述導線包括與源極區域14的週期性接觸。每列記憶體單元對11包括一條抹除閘極線EG，所述抹除閘極線EG將用於那列記憶體單元對11的所有抹除閘極30電連接在一起。較佳地，這些抹除閘極30在那個記憶體單元對11的整個列上連續地形成，並且構成所述抹除閘極線EG(亦即，每個記憶體單元對11的抹除閘極30係抹除閘極線EG設置在那個記憶體單元對的源極區域14上方之部分)。每行記憶體單元包括一條位元線BL，所述位元線BL將用於那行記憶體單元的所有汲極區域16電連接在一起。
圖2僅顯示兩列記憶體單元對11及四行記憶體單元。 然而，應當理解，具有這樣的架構之記憶體陣列可以包括數百甚至數千列及行。
如上所述，藉由在抹除閘極30上施加高電壓來抹除記憶體單元10。因此，藉由施加高電壓至列的抹除閘極線EG來一次抹除整列記憶體單元對11(亦即，兩列記憶體單元10)。此架構的一個局限在於：如果僅需要改變儲存在一列記憶體單元對11的一部分中之資訊，例如，單一位元組的資訊，則必須抹除並重新程式化整列記憶體單元對11。無法僅抹除一列記憶體單元對11的一部分。
需要一種可允許選擇性地僅抹除一列記憶體單元對的一部分之記憶體陣列架構。
藉由一種包括在一半導體基板上以列與行配置之複數個記憶體單元的記憶體裝置來解決上述問題及需求。每個記憶體單元包括源極區域及汲極區域，其形成在該基板中且界定出在其間延伸之該基板的一通道區域；一浮動閘極，其垂直地設置在該通道區域的一第一部分上方且與該通道區域的該第一部分絕緣；一選擇閘極，其垂直地設置在該通道區域的一第二部分上方且與該通道區域的該第二部分絕緣；一控制閘極，其垂直地設置在該浮動閘極上方且與該浮動閘極絕緣；以及一抹除閘極，其垂直地設置在該源極區域上方且與該源極區域絕緣。複數條字元線各自將用於該等記憶體單元列中之一列的所有選擇閘極電連接在一起。複數條控制閘極線各自將用於該等記憶體單元列中之一列的所有控制閘極電連接在一起。複數條位元線各自將用於該等行中之一行的所有汲極區域電連接在一起。複數條第一子源極線各自將在該等記憶體單元列中之一列中且在第一複數行中之記憶體單元的源極區域電連接在一起。複數條第二子源極線各自將在該等記憶體單元列中之一列中且在第二複數行中之記憶體單元的源極區域電連接在一起，其中該第一複數行不同於該第二複數行。一第一抹除閘極線將在該第一複數行中之記憶體單元的所有抹除閘極電連接在一起。一第二抹除閘極線將在該第二複數行中之記憶體單元的所有抹除閘極電連接在一起。複數個第一選擇電晶體各自連接在該等第一子源極線中之一者與複數條源極線中之一者之間。複數個第二選擇電晶體各自連接在該等第二子源極線中之一者與該等源極線中之一者之間。一第一選擇電晶體線連接至該等第一選擇電晶體的閘極。一第二選擇電晶體線連接至該等第二選擇電晶體的閘極。
一種記憶體裝置包括以交替的偶數列與奇數列且以行配置在一半導體基板上之複數個記憶體單元。每個記憶體單元包括源極區域及汲極區域，其形成在該基板中且界定出在其間延伸之該基板的一通道區域；一浮動閘極，其垂直地設置在該通道區域的一第一部分上方且與該通道區域的該第一部分絕緣；一選擇閘極，其垂直地設置在該通道區域的一第二部分上方且與該通道區域的該第二部分絕緣；一控制閘極，其垂直地設置在該浮動閘極上方且與該浮動閘極絕緣；以及一抹除閘極，其垂直地設置在該源極區域上方且與該源極區域絕緣。複數條字元線各自將用於該等記憶體單元列中之一列的所有選擇閘極電連接在一起。複數條控制閘極線各自將用於該等記憶體單元列中之一列的所有控制閘極電連接在一起。複數條位元線各自將用於該等行中之一行的所有汲極區域電連接在一起。複數條第一子源極線各自將在該等記憶體單元列中之一列中且在第一複數行中之記憶體單元的源極區域電連接在一起。複數條第二子源極線各自將在該等記憶體單元列中之一列中且在第二複數行中之記憶體單元的源極區域電連接在一起，其中該第一複數行不同於該第二複數行。一第一抹除閘極線將在該等偶數列的記憶體單元中且在該第一複數行中之記憶體單元的所有抹除閘極電連接在一起。一第二抹除閘極線將在該等奇數列的記憶體單元中且在該第一複數行中之記憶體單元的所有抹除閘極電連接在一起。一第三抹除閘極線將在該等偶數列的記憶體單元中且在該第二複數行中之記憶體單元的所有抹除閘極電連接在一起。一第四抹除閘極線將在該等奇數列的記憶體單元中且在該第二複數行中之記憶體單元的所有抹除閘極電連接在一起。複數個第一選擇電晶體各自連接在該等第一子源極線中之一者與複數條源極線中之一者之間。複數個第二選擇電晶體各自連接在該等第二子源極線中之一者與該等源極線中之一者之間。一第一選擇電晶體線連接至該等第一選擇電晶體的閘極。一第二選擇電晶體線連接至該等第二選擇電晶體的閘極。
藉由閱讀說明書、申請專利範圍及附圖，本發明的其它目的及特徵將變得顯而易見。
本發明係一種陣列架構，其不只提供僅抹除這列記憶體單元對11的一部分之能力，而且還提供僅抹除那個部分中之單一列記憶體單元10的能力。圖3說明圖1的記憶體單元10之記憶體單元對11的第一具體例。圖3的架構相似於圖2的架構。然而，不是單一源極線SL沿著一列記憶體單元對11的整個長度之所有源極區域14延伸並將其電連接在一起，而是每列記憶體單元對11包括複數條子源極線SSL， 其中每條子源極線SSL僅延伸越過每列記憶體單元對11的一源極區域子集(亦即，一子列的記憶體單元對11)並將其電連接在一起。具體地，將數列記憶體單元對11劃分成數個區域R(亦即，個別的數行記憶體單元)，其中每條子源極線SSL僅延伸越過在一個區域R內之一列記憶體單元對11的那個部分之源極區域並將它們電連接在一起。圖3顯示兩個區域R1及R2，其中每個區域R是兩個記憶體單元10的寬度(亦即，兩行寬，每子列的記憶體單元包括兩個記憶體單元10，並且因此，每子列的記憶體單元對11包括四個記憶體單元10)。然而，區域R的數量及其寬度(亦即，在區域R中之記憶體單元10的行數)是可以變動的。例如，在一個區域R內之每子列的記憶體單元10可以包括足夠的記憶體單元，以儲存一個位元組(8位元)的資料。或者，在一個區域R內之每子列的記憶體單元10可以包括足夠的記憶體單元，以儲存一個字元的資料(16或32位)。記憶體陣列中記憶體單元對11的列數可以根據需要來改變。
在任何一個給定區域R內之每子列的記憶體單元對11具有其自有子源極線SSL。 因此，每個區域R具有其自有一組子源極線SSL。每列記憶體單元對11亦具有其自有源極線SL，其沿列方向延伸並延伸越過所有區域R。在任何一給定列的記憶體單元對11中之每條子源極線SSL藉由個別的選擇電晶體34連接至其源極線SL(亦即，選擇電晶體34的源極/汲極通道路徑連接在子源極線SSL與源極線SL之間)。每行的選擇晶體管34藉由一條選擇電晶體線STL來進行操作(亦即，所述選擇電晶體線STL連接至個別選擇電晶體34的閘極)，所述選擇電晶體線STL用於啟動(亦即，使源極/汲極通道路徑導通，以使SSL電連接至SL)或不啟動(亦即，使源極/汲極通道路徑不導通，以使SSL與SL電斷開)是與其連接之那行選擇電晶體34。藉由在選擇電晶體線STL上施加超過電晶體34的臨界電壓之電壓來啟動選擇電晶體34。藉由不施加電壓或施加零電壓或施加低於電晶體34的臨界電壓之低電壓來不啟動電晶體34。因此，對於任何一給定列的記憶體單元對11，當不啟動在那列中之所有選擇電晶體34時，在那列中之子源極線SSL與其源極線SL及在那列中之其它子源極線SSL電隔離。
圖3中之陣列架構亦包括抹除閘極線EG，其主要朝行方向而不是如圖2所示之列方向延伸，但也朝每條抹除閘極線EG將在一個且僅一個區域R中之所有抹除閘極30電連接在一起的列方向延伸。因此，例如，用於區域R1的抹除閘極線EG將區域R1中之所有抹除閘極30(亦即，用於區域R1中之所有子列的記憶體單元對11之抹除閘極30)電連接在一起，但是與用於其它區域R中之記憶體單元的抹除極極30電隔離。
上述陣列配置允許抹除單一子列的記憶體單元10，而不會干擾在記憶體陣列中之任何其它記憶體單元10(包括在同一列中之其它記憶體單元10以及在一不同列中但在同一子列的記憶體單元對11中之其它記憶體單元10)的程式化狀態。圖4說明可被施加至圖3的記憶體陣列以僅抹除一子列的記憶體單元10之示例性電壓。具體地，為了抹除在區域R1中之字元線WL1及控制閘極線CG1上之記憶體單元10(亦即，目標記憶體單元TMC)，將0V施加至所有位元線BL、所有字元線WL及所有源極線SL。將高正電壓HV(例如大於約7V)施加至EG0，並且將0V或低正電壓LV(例如小於3V)施加至所有其它抹除閘極線EG。 將0V施加至CG1，並且將正禁止電壓VCGinh(例如大於約5V)施加至所有其它控制閘極線CG。將0V或低正電壓LV(例如小於3V)供應至STL0，並且將0V施加至所有其它選擇電晶體線STL。這些電壓導致對應於WL1之列中的區域R1中之目標記憶體單元TMC被抹除(藉由EG0上之高正電壓)。未抹除與目標記憶體單元TMC相同的列中之其它記憶體單元10，因為沒有施加高電壓至它們的抹除閘極。未抹除與目標記憶體單元TMC相同的行中之其它記憶體單元，因為施加至它們的控制閘極之禁止電壓VCGinh足夠高，以禁止至抹除閘極的任何隧穿，但還沒有高到足以導致至控制閘極的任何隧穿(因為浮動閘極在其多個側面上將看到正電壓，僅一側或拐角邊緣不會發生抹除)。為了增強抹除，可將負電壓(例如-HV)施加至CG1，而不是0V。
圖5說明用於程式化TMC中之一(TMC的右側記憶體單元10)的示例性電壓。施加至STL0的電壓MV大於選擇電晶體34的臨界電壓，因此將MV施加至SL0會使區域R1中之選擇電晶體34導通(以致於區域1中之所有子源極線SSL皆耦接至它們的個別源極線SL)。將零電壓施加至STL1，因此區域R2中之選擇電晶體34保持截止。僅目標記憶體單元在其字元線WL(例如LV)、控制閘線CG(例如HV)、抹除閘極線EG(例如MV)、子源極線SSL(例如MV)及/或位元線BL(例如Idp)上接收上述藉由熱電子注入進行程式化所需的電壓與電流的正確組合。
圖6說明用於程式化TMC中之一(TMC的右側記憶體單元10)的示例性電壓之替代組合，其除將高電壓(HV)施加至EG0及將禁止正電壓VCGinh施加至非目標記憶體單元的控制閘極線CG外，與圖5中所示的那些相同。
圖7說明用於讀取TMC中之一(TMC的右側記憶體單元10)的示例性電壓。 僅目標記憶體單元在其字元線WL(例如LV)、控制閘極線CG(例如LV)、抹除閘極線EG(例如0V或LV)、子源極線SSL(例如0V)及/或位元線BL(例如LV)上接收上述需要的讀取電壓組合。下面表1總結此處所有各種具體例的圖中所示之示例非限制性電壓： 表1
LV ＜3V
HV ＞7V
VCGinh ＞5V
MV 3V＜MV＜7V
Idp 1-3
Figure 02_image001
A
圖8至13說明第二具體例，其除如圖8所示，在一記憶體單元對11中每個記憶體單元10形成有個別的抹除閘極30(亦即，共享公用源極區域14之記憶體單元10的每一者具有其自有抹除閘極30)外，與圖3至7的具體例相似。圖9說明用於圖8的記憶體單元對配置之記憶體單元陣列架構，其除記憶體單元10的每個區域R包括兩條抹除閘線EG而不是一條外，與圖3所示的記憶體單元陣列架構相同。具體地，對於每個區域R，一條抹除閘極線EG將在奇數列的記憶體單元10中之所抹除閘極30電連接在一起，並且對於那個區域R，另一條抹除閘極線EG將在偶數列的記憶體單元10中之所有抹除閘極30電連接在一起。這意味著對於任何一給定的記憶體單元對11，兩個抹除閘極30連接至不同的抹除閘極線EG。藉由在每個區域R中使用兩條抹除閘極線而不是一條，可以減少對相鄰非目標單元的干擾應力。
圖10說明用於抹除在區域R1中之字元線WL1上的所有記憶體單元10(亦即，TMC，因為只有那些單元經受高的抹除閘極線電壓而沒有抵銷的正控制閘極線禁止電壓)之示例性電壓。為了增強抹除，可將負電壓(例如-HV)施加至CG1，而不是0V。圖11及圖12說明用於程式化記憶體單元10中之一(TMC的右側單元)的兩種不同的示例性電壓組合。圖13說明用於讀取記憶體單元10中之一(TMC的右側單元)的示例性電壓。
圖14至19說明第三具體例，其除如圖14所示，對於每個記憶體單元對11，兩個記憶體單元10中之每一者形成有個別的源極區域14(亦即，共享一個公共抹除閘極30的每個記憶體單元10具有與另一個記憶體單元10的源極區域14隔離之自有源極區域14)外，與圖3-7的具體例相似。較佳地，所述源極區域14被STI 36(淺溝槽隔離結構，例如氧化物)隔開。 圖15說明用於圖14的記憶體單元配置之記憶體單元陣列架構，其除在每個區域R中之每個個別子列的記憶體單元10包括其自有子源極線SSL及選擇電晶體34以及延伸越過所有區域R之每列記憶體單元10包括其自有源極線SL(相較於在兩個相鄰列的記憶體單元10(一列記憶體單元對11)之間共享一條子源極線SSL、選擇電晶體34及源極線SL)外，與圖3所示的記憶體單元陣列架構相同。藉由針對單列記憶體單元對11中之兩個不同相鄰列的記憶體單元10使用兩條不同的子源極線SSL及源極線SL，可以減少對相鄰非目標單元的干擾應力。
圖16說明用於抹除區域R1中之字元線WL1上的所有記憶體單元壓(亦即，TMC，因為只有那些記憶體單元經受高的抹除閘極線電壓而沒有抵銷的正控制閘極線禁止電壓)之示例性電。為了增強抹除，可將負電壓(例如-HV)施加至CG1，而不是0V。圖17及18示說明用於程式化記憶體單元10中之一(TMC的右側單元)的兩個不同示例性電壓組合。圖19說明用於讀取記憶體單元10中之一(TMC的右側單元)的示例性電壓。
圖20至25說明第四具體例，其除如圖20所示，對於每個記憶體單元對11，兩個記憶體單元10中之每一者形成有個別的源極區域14(亦即，每個記憶體單元10具有與另一個記憶體單元10的源極區域14隔離之自有源極區域14)，並且在所述記憶體單元對11中之每個記憶體單元10形成有個別的抹除閘極30(亦即，每個記憶體單元10具有與另一個記憶體單元的抹除閘極30隔離之自有抹除閘極30)外，與圖3至7的具體例相似。較佳地，所述源極區域14被STI 36(淺溝槽隔離結構，例如，氧化物)隔開。圖21說明用於圖20的記憶體單元配置之記憶體單元陣列架構，其除(1)每個區域R中之每個個別子列的記憶體單元10包括自有子源極線SSL及選擇電晶體34，並且延伸越過所有區域R之每列記憶體單元10包括自有源極線SL(相較於在兩個相鄰列的記憶體單元10(一列記憶體單元對11)之間共享一條子源極線SSL、選擇電晶體34及源極線SL) ，以及(2)每個區域R的記憶體單元10包括兩條抹除閘極線EG而不是一條(亦即，對於每個區域R，一條抹除閘極線EG將奇數列的記憶體單元10中之所有抹除閘極30電連接在一起，並且對於那個區域R，另一條抹除閘極線EG將偶數列的記憶體單元10中之所有抹除閘極30電連接在一起)外，與圖3所示之記憶體單元陣列架構相同。藉由針對單列記憶體單元對11中之兩個不同相鄰列的記憶體單元10使用兩條不同的子源極線SSL及源極線SL，並且藉由在每個區域R中使用兩條抹除閘極線EG而不是一條，可以減少對相鄰非目標單元的干擾應力。
圖22說明用於抹除區域R1中之字元線WL1上的所有記憶體單元(亦即，TMC，因為只有僅那些記憶體單元經受高的抹除閘極線電壓而沒有抵銷的正控制閘極線禁止電壓)之示例性電壓。為了增強抹除，可將負電壓(例如-HV)施加至CG1，而不是0V。圖23及24說明用於程式化記憶體單元10中之一(TMC的右側單元)的兩種不同示例性電壓組合。圖25說明用於讀取記憶體單元10中之一(TMC的右側單元)的示例性電壓。
在圖26中說明示例性記憶體裝置的架構。記憶體裝置包括非揮發性記憶體單元10的陣列50，陣列50可以被分成兩個個別的平面(平面A 52a及平面B 52b)。記憶體單元10可以是形成在單晶片上之圖1、8、14及20所示的類型，其如圖3至7、9至13、15至19及21至25所示，以複數列及行配置在半導體基板12中。與非揮發性記憶體單元陣列相鄰的是位址解碼器，例如，低電壓LV列解碼器(例如XDEC 54)、源極線驅動器(例如SLDRV 56)、行解碼器(例如YMUX 58)、高電壓列解碼器(例如HVDEC 60)及位元線控制器(BLINHCTL 62)，它們用於在被選記憶體單元的讀取、程式化及抹除操作期間對位址進行解碼並將各種電壓供應至各種記憶體單元閘極及區域。行解碼器58包括感測放大器，其包含用於在讀取操作期間測量位元線上的電流之電路。控制器66(包含控制電路)控制各種裝置元件，以在目標記憶體單元上實施每個操作(程式化、抹除、讀取)，所述各種裝置元件包括上述外圍電路以及記憶體陣列內的選擇電晶體34，以在包括選擇電晶體線STL的各種線上提供信號。電荷泵CHRGPMP 64在控制器66的控制下提供用於讀取、程式化及抹除記憶體單元的各種電壓。控制器66配置成操作記憶體裝置，以對記憶體單元10進行程式化、抹除及讀取。
對於所有上述具體例，僅適當地增加陣列的總尺寸(以為選擇電晶體及其線路留出空間)，這是值得的折衷，因為它能夠在任何給定的時間僅抹除單一子列的記憶體單元10，並且在操作期間僅在某些子源極線SSL上選擇性地施加電壓，以提高性能。此外，可以將選擇電晶體添加至記憶體陣列，而無需以其它方式實質性地改變記憶體陣列的剩餘部分及形成記憶體陣列的流程。
可以理解，本發明並非侷限於上述及本文所示之具體例，而是包括落在任何申請專利範圍內之任何及所有變型。例如，本文中對本發明的引用沒有意欲限制任何申請專利範圍或請求項的範圍，而是僅引用可能由一個或多個請求項涵蓋的一個或多個特徵。再者，從請求項及說明書可顯而易見，並非所有方法步驟都需要以所說明或要求的確切順序來執行，而是以允許適當地形成本發明的記憶體裝置之任何順序來執行。可以將單層材料形成為多層的這種或相似材料，反之亦然。上述材料、製程及數值實例僅是示例性的，並且不應該被視為是對申請專利範圍的限制。例如，施加0V等同不施加電壓或將線路接地，結果是在特定線路上的電壓為零伏特。此外，雖然許多施加的電壓被指示為0V，但是對於一條或多條指示的線路施加低的正或負電壓可以產生用於程式化、讀取及抹除記憶體單元的相同期望結果。最後，上述內容及附圖所揭露之數值可以根據製造的記憶體單元陣列的性能變化而改變。
應當注意，如本文所使用，術語「在...上方」及「在...上」均包含性地包括「直接在...上」(沒有中間材料、元件或空間設置在其間)及「間接在...上」(中間材料、元件或空間設置在其間)。同樣地，術語「相鄰」包括「直接相鄰」(沒有中間材料、元件或空間設置在其間)及「間接相鄰」(中間材料、元件或空間設置在其間)，「安裝至」包括「直接安裝至」(沒有中間材料、元件或空間設置在其間)及「間接安裝至」(中間材料、元件或空間設置在其間)，以及「電耦接至」包括「直接電耦接至」(沒有中間材料或元件在其間將元件電連接在一起)及「間接電耦接至」(中間材料或元件在其間將元件電連接在一起)。例如，「在基板上方」形成元件可以包括在基板上直接形成元件而在其間沒有中間材料/元件，以及在基板上間接形成元件而在其間具有一個或多個中間材料/元件。
10:記憶體單元 11:記憶體單元對 12:記憶體單元 14:源極區域 16:汲極區域 18:通道區域 20:浮動閘極 22:控制閘極 28:選擇閘極 30:抹除閘極 34:選擇電晶體 36:STI 50:陣列 52a:平面A 52b:平面B 54:低電壓LV列解碼器(XDEC) 56:源極線驅動器(SLDRV) 58:行解碼器(YMUX) 60:高電壓列解碼器(HVDEC) 62:位元線控制器(BLINHCTL) 64:電荷泵(CHRGPMP) 66:控制器 BL:位元線 CG:控制閘極線 CG1:控制閘極線 EG:抹除閘極線 R:區域 R1:區域 R2:區域 SL:源極線 SSL:子源極線 STL:選擇電晶體線 WL:字元線 WL1:字元線
圖1係傳統記憶體單元的剖面圖。
圖2係顯示傳統記憶體陣列架構的示圖。
圖3係顯示記憶體陣列架構的第一具體例之示圖。
圖4係顯示用於記憶體陣列架構的第一具體例之示例性抹除操作電壓的示圖。
圖5及6係顯示用於記憶體陣列架構的第一具體例之示例性程式化操作電壓的示圖。
圖7係顯示用於記憶體陣列架構的第一具體例之示例性讀取操作電壓的示圖。
圖8係記憶體單元的第二具體例之剖面圖。
圖9係顯示記憶體陣列架構的第二具體例之示圖。
圖10係顯示用於記憶體陣列架構的第二具體例之示例性抹除操作電壓的示圖。
圖11及12係顯示用於記憶體陣列架構的第二具體例之示例性程式化操作電壓的示圖。
圖13係顯示用於記憶體陣列架構的第二具體例之示例性讀取操作電壓的示圖。
圖14係記憶體單元的第三具體例之剖面圖。
圖15係顯示記憶體陣列架構的第三具體例之示圖。
圖16係顯示用於記憶體陣列架構的第三具體例之示例性抹除操作電壓的示圖。
圖17及18係顯示用於記憶體陣列架構的第三具體例之示例性程式化操作電壓的示圖。
圖19係顯示用於記憶體陣列架構的第三具體例之示例性讀取操作電壓的示圖。
圖20係記憶體單元的第四具體例之剖面圖。
圖21係顯示記憶體陣列架構的第四具體例之示圖。
圖22係顯示用於記憶體陣列架構的第四具體例之示例性抹除操作電壓的示圖。
圖23及24係顯示用於記憶體陣列架構的第四具體例之示例性程式化操作電壓的示圖。
圖25係顯示用於記憶體陣列架構的第四具體例之示例性讀取操作電壓的示圖。
圖26係顯示示例性記憶體裝置的架構之示圖。
10:記憶體單元
11:記憶體單元對
34:選擇電晶體
BL:位元線
CG:控制閘極線
EG:抹除閘極線
R1:區域
R2:區域
SL:源極線
SSL:子源極線
STL:選擇電晶體線
WL:字元線

Claims (20)

  1. 一種記憶體裝置，包括：複數個記憶體單元，其以列與行配置在一半導體基板上，其中每個記憶體單元包括：源極區域及汲極區域，其形成在該基板中且界定出在其間延伸之該基板的一通道區域；一浮動閘極，其垂直地設置在該通道區域的一第一部分上方且與該通道區域的該第一部分絕緣；一選擇閘極，其垂直地設置在該通道區域的一第二部分上方且與該通道區域的該第二部分絕緣；一控制閘極，其垂直地設置在該浮動閘極上方且與該浮動閘極絕緣；以及一抹除閘極，其垂直地設置在該源極區域上方且與該源極區域絕緣；複數條字元線，其各自將用於該等記憶體單元列中之一列的所有選擇閘極直接地電連接在一起；複數條控制閘極線，其各自將用於該等記憶體單元列中之一列的所有控制閘極直接地電連接在一起；複數條位元線，其各自將用於該等行中之一行的所有汲極區域直接地電連接在一起；複數條第一子源極線，其各自將在該等記憶體單元列的一列中且在第一複數行中之記憶體單元的源極區域直接地電連接在一起；複數條第二子源極線，其各自將在該等記憶體單元列的一列中且在第 二複數行中之記憶體單元的源極區域直接地電連接在一起，其中該第一複數行不同於該第二複數行；一第一抹除閘極線，其將在該第一複數行中之記憶體單元的所有抹除閘極直接地電連接在一起；一第二抹除閘極線，其將在該第二複數行中之記憶體單元的所有抹除閘極直接地電連接在一起；複數條源極線；複數個第一選擇電晶體，其各自連接在該等第一子源極線中之一者與該等源極線中之一者之間；複數個第二選擇電晶體，其各自連接在該等第二子源極線中之一者與該等源極線中之一者之間；一第一選擇電晶體線，其連接至該等第一選擇電晶體的閘極；以及一第二選擇電晶體線，其連接至該等第二選擇電晶體的閘極。
  2. 如請求項1之記憶體裝置，其中，對於每條源極線，與該源極線連接之該等第一選擇電晶體中之一者係連接至用於一第一列的記憶體單元之該等第一子源極線中之一者，且與該源極線連接之該等第二選擇電晶體中之一者係連接至用於該第一列的記憶體單元之該等第二子源極線中之一者。
  3. 如請求項1之記憶體裝置，進一步包括：一控制器，其配置成藉由以下方式對在該第一複數行中且連接至該等控制閘極線中之一第一控制閘極線的一組目標記憶體單元執行抹除操作： 施加正電壓至該第一抹除閘極線；施加零電壓或負電壓至該第一控制閘極線；以及施加正電壓至除該第一控制閘極線外之所有控制閘極線。
  4. 如請求項3之記憶體裝置，其中，該控制器配置成藉由施加零電壓或低於該等第一選擇電晶體的臨界電壓之電壓至該第一選擇電晶體線來進一步執行抹除操作。
  5. 如請求項4之記憶體裝置，其中，該控制器配置成藉由施加零電壓至該第二選擇電晶體線來進一步執行抹除操作。
  6. 如請求項1之記憶體裝置，進一步包括：一控制器，其配置成藉由以下方式對在該第一複數行中的記憶體單元中之一者執行程式化操作，其中該記憶體單元連接至該等字元線中之一第一字元線及該等控制閘極線中之一第一控制閘極線：施加正電壓至該第一字元線；施加正電壓至該第一控制閘極線；施加正電壓至該第一抹除閘極線；以及施加正電壓至該第一選擇電晶體線。
  7. 如請求項6之記憶體裝置，其中，該控制器配置成藉由施加零電壓至該第二選擇電晶體線來進一步執行程式化操作。
  8. 如請求項1之記憶體裝置，其中，每條第一子源極線將在該等記憶體單元列的一第二列中且在該第一複數行中之記憶體單元的源極區域直接地電連接在一起；以及每條第二子源極線將在該等記憶體單元列的該第二列中且在該第二複 數行中之記憶體單元的源極區域直接地電連接在一起。
  9. 如請求項1之記憶體裝置，其中，對於每條第一子源極線，藉由該第一子源極線直接地電連接在一起的所有源極區域僅用於該等記憶體單元列的一列中之記憶體單元；以及對於每條第二子源極線，藉由該第二子源極線直接地電連接在一起的所有源極區域僅用於該等記憶體單元列的一列中之記憶體單元。
  10. 一種記憶體裝置，包括：複數個記憶體單元，其以交替的偶數列與奇數列且以行配置在一半導體基板上，其中每個記憶體單元包括：源極區域及汲極區域，其形成在該基板中且界定出在其間延伸之該基板的一通道區域；一浮動閘極，其垂直地設置在該通道區域的一第一部分上方且與該通道區域的該第一部分絕緣；一選擇閘極，其垂直地設置在該通道區域的一第二部分上方且與該通道區域的該第二部分絕緣；一控制閘極，其垂直地設置在該浮動閘極上方且與該浮動閘極絕緣；以及一抹除閘極，其垂直地設置在該源極區域上方且與該源極區域絕緣；複數條字元線，其各自將用於該等記憶體單元列中之一列的所有選擇閘極直接地電連接在一起；複數條控制閘極線，各自將用於該等記憶體單元列中之一列的所有控制閘極直接地電連接在一起； 複數條位元線，其各自將用於該等行中之一行的所有汲極區域直接地電連接在一起；複數條第一子源極線，其各自將在該等記憶體單元列的一列中且在第一複數行中之記憶體單元的源極區域直接地電連接在一起；複數條第二子源極線，其各自將在該等記憶體單元列的一列中且在第二複數行中之記憶體單元的源極區域直接地電連接在一起，其中該第一複數行不同於該第二複數行；一第一抹除閘極線，其將在該等偶數列的記憶體單元中且在該第一複數行中之記憶體單元的所有抹除閘極直接地電連接在一起；一第二抹除閘極線，其將在該等奇數列的記憶體單元中且在該第一複數行中之記憶體單元的所有抹除閘極直接地電連接在一起；一第三抹除閘極線，其將在該等偶數列的記憶體單元中且在該第二複數行中之記憶體單元的所有抹除閘極直接地電連接在一起；一第四抹除閘極線，其將在該等奇數列的記憶體單元中且在該第二複數行中之記憶體單元的所有抹除閘極直接地電連接在一起；複數條源極線；複數個第一選擇電晶體，其各自連接在該等第一子源極線中之一者與該等源極線中之一者之間；複數個第二選擇電晶體，其各自連接在該等第二子源極線中之一者與該等源極線中之一者之間；一第一選擇電晶體線，其連接至該等第一選擇電晶體的閘極；以及一第二選擇電晶體線，其連接至該等第二選擇電晶體的閘極。
  11. 如請求項10之記憶體裝置，其中，對於每條源極線，與該源極線連接之該等第一選擇電晶體中之一者係連接至用於該等記憶體單元列中之一第一列的該等第一子源極線中之一者，且與該源極線連接之該等第二選擇電晶體中之一者係連接至用於該等記憶體單元列中之該第一列的該等第二子源極線中之一者。
  12. 如請求項10之記憶體裝置，進一步包括：一控制器，其配置成藉由以下方式對在該第一複數行中、連接至該等控制閘極線中之一第一控制閘極線且連接至該第二抹除閘極線的一組目標記憶體單元執行抹除操作：施加正電壓至該第二抹除閘極線；施加零電壓或負電壓至該第一控制閘極線；以及施加正電壓至除該第一控制閘極線外之所有控制閘極線，該等所有控制閘極線連接至與該第二抹除閘極線亦連接之記憶體單元。
  13. 如請求項12之記憶體裝置，其中，該控制器配置成藉由向連接至與該第一抹除閘極線亦連接之記憶體單元的所有控制閘極線施加零電壓來進一步執行抹除操作。
  14. 如請求項12之記憶體裝置，其中，該控制器配置成藉由向連接至與該第一抹除閘極線亦連接之記憶體單元的所有控制閘極線施加低正電壓來進一步執行抹除操作，其中該低正電壓小於施加至除該第一控制閘極線外之所有控制閘極線的正電壓，該等所有控制閘極線連接至與該第二抹除閘極線亦連接之記憶體單元。
  15. 如請求項12之記憶體裝置，其中，該控制器配置成藉由 施加零電壓或低於該等第一選擇電晶體的臨界電壓之電壓至該第一選擇電晶體線來進一步執行抹除操作。
  16. 如請求項15之記憶體裝置，其中，該控制器配置成藉由施加零電壓至該第二選擇電晶體線來進一步執行抹除操作。
  17. 如請求項10之記憶體裝置，進一步包括：一控制器，其配置成藉由以下方式對該第一複數行中的記憶體單元中之一者執行程式化操作，其中該記憶體單元連接至該等字元線中之一第一字元線、該第二抹除閘極線以及該等控制閘極線中之一第一控制閘極線：施加正電壓至該第一字元線；施加正電壓至該第一控制閘極線；施加正電壓至該第二抹除閘極線；以及施加正電壓至該第一選擇電晶體線。
  18. 如請求項17之記憶體裝置，其中，該控制器配置成藉由施加零電壓至該第二選擇電晶體線來進一步執行程式化操作。
  19. 如請求項10之記憶體裝置，其中，每條第一子源極線將在該等記憶體單元列的一第二列中且在該第一複數行中之記憶體單元的源極區域直接地電連接在一起；以及每條第二子源極線將在該等記憶體單元列的該第二列中且在該第二複數行中之記憶體單元的源極區域直接地電連接在一起。
  20. 如請求項10之記憶體裝置，其中，對於每條第一子源極線，藉由該第一子源極線直接地電連接在一起的 所有源極區域僅用於該等記憶體單元列的一列中之記憶體單元；以及對於每條第二子源極線，藉由該第二子源極線直接地電連接在一起的所有源極區域僅用於該等記憶體單元列的一列中之記憶體單元。
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