TWI625843B - 製造分裂閘極非依電性快閃記憶體胞元的方法 - Google Patents

製造分裂閘極非依電性快閃記憶體胞元的方法 Download PDF

Info

Publication number
TWI625843B
TWI625843B TW106114607A TW106114607A TWI625843B TW I625843 B TWI625843 B TW I625843B TW 106114607 A TW106114607 A TW 106114607A TW 106114607 A TW106114607 A TW 106114607A TW I625843 B TWI625843 B TW I625843B
Authority
TW
Taiwan
Prior art keywords
polycrystalline silicon
silicon layer
block
substrate
region
Prior art date
Application number
TW106114607A
Other languages
English (en)
Other versions
TW201810626A (zh
Inventor
王春明
邢精成
劉國勇
刁穎
祥 呂
恩漢 杜
Original Assignee
超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/US2017/029023 external-priority patent/WO2017200709A1/en
Application filed by 超捷公司 filed Critical 超捷公司
Publication of TW201810626A publication Critical patent/TW201810626A/zh
Application granted granted Critical
Publication of TWI625843B publication Critical patent/TWI625843B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor

Abstract

本發明涉及一種在具有記憶體胞元區域和邏輯電路區域的基底上形成非依電性記憶體胞元的方法，所述方法通過以下方式進行：在所述記憶體胞元區域中形成一對導電浮動閘極；在所述基底中在所述一對浮動閘極之間形成第一源極區域；在兩個區域中形成多晶矽層；在所述邏輯電路區域中在所述多晶矽層上方形成氧化物層；在所述記憶體胞元區域中對所述多晶矽層執行化學-機械拋光從而在所述浮動閘極之間留下所述多晶矽層的第一區塊，所述第一區塊與所述多晶矽層的其餘部分分開；以及選擇性蝕刻所述多晶矽層的多個部分從而產生：設置在所述記憶體胞元區域的外區域中的所述多晶矽層的第二和第三區塊，以及在所述邏輯電路區域中的所述多晶矽層的第四區塊。

Description

製造分裂閘極非依電性快閃記憶體胞元的方法
相關申請案 本申請案主張於2016年05月18日申請之中國專利申請案第201610330742.X號的權利，該案以引用方式併入本文中。
本發明涉及一種具有選擇閘極、浮動閘極、控制閘極和擦除閘極的非依電性快閃記憶體胞元。
具有選擇閘極（也稱為字線閘極）、浮動閘極、控制閘極和擦除閘極的分裂閘非依電性快閃記憶體胞元是本領域中熟知的。參見例如美國專利6,747,310和7,868,375。具有在浮動閘極上方的懸垂部的擦除閘極也是本領域中熟知的。參見例如美國專利5,242,848。所有這三篇專利均以引用方式全文併入本文中。
在相同的基底上形成具有四個閘極（選擇、控制、擦除、浮動）和邏輯電路的記憶體胞元也是已知的。參見例如美國專利公佈2015-0263040。然而，相對尺寸的控制可能是困難的。本發明包括更簡單更穩健地形成選擇閘極、擦除閘極和邏輯閘極的方法。
一種形成非依電性記憶體胞元的方法包括：提供具有記憶體胞元區域和邏輯電路區域的半導體基底；形成設置在基底的記憶體胞元區域上方並與該記憶體胞元區域絕緣的一對導電浮動閘極；在基底中在所述一對浮動閘極之間形成第一源極區域；在記憶體胞元區域和邏輯電路區域中形成位於基底上方並與之絕緣的多晶矽層，其中多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣；在記憶體胞元區域和邏輯電路區域中在多晶矽層上方形成氧化物層；從記憶體胞元區域移除氧化物層；在記憶體胞元區域中對多晶矽層執行化學-機械拋光以使得在浮動閘極之間並在第一源極區域上方的多晶矽層的第一區塊與多晶矽層的其餘部分分開；以及從邏輯電路區域移除氧化物層。該方法還包括選擇性蝕刻多晶矽層的多個部分以產生：設置在基底上方的多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在多晶矽層的第一區塊與第二區塊之間；設置在基底上方的多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在多晶矽層的第一區塊與第三區塊之間；以及設置在基底的邏輯電路部分上方並與該邏輯電路部分絕緣的多晶矽層的第四區塊。該方法還包括：在基底中與多晶矽層的第二區塊的側面相鄰形成第一汲極區域；在基底中與多晶矽層的第三區塊的側面相鄰形成第二汲極區域；在基底中與多晶矽層的第四區塊的第一側面相鄰形成第三汲極區域；以及在基底中與多晶矽層的第四區塊的第二側面相鄰形成第二源極區域，該第二側面與第四區塊的第一側面相對。
一種形成非依電性記憶體胞元的方法包括：提供具有記憶體胞元區域和邏輯電路區域的半導體基底；形成設置在基底的記憶體胞元區域上方並與該記憶體胞元區域絕緣的一對導電浮動閘極；在基底中在所述一對浮動閘極之間形成第一源極區域；在記憶體胞元區域和邏輯電路區域中形成位於基底上方並與之絕緣的多晶矽層，其中多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣；以及在記憶體胞元區域中在多晶矽層上形成氧化物間隔物。該方法還包括選擇性移除多晶矽層的多個部分以產生：設置在基底上方並在所述一對導電浮動閘極之間的多晶矽層的第一區塊；設置在基底上方的多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在多晶矽層的第一區塊與第二區塊之間，其中多晶矽層的第二區塊的側面與氧化物間隔物中的一者的側面對齊；設置在基底上方的多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在多晶矽層的第一區塊與第三區塊之間，其中多晶矽層的第三區塊的側面與氧化物間隔物中的一者的側面對齊；以及設置在基底的邏輯電路部分上方並與該邏輯電路部分絕緣的多晶矽層的第四區塊。該方法還包括：在基底中與多晶矽層的第二區塊的側面相鄰形成第一汲極區域；在基底中與多晶矽層的第三區塊的側面相鄰形成第二汲極區域；在基底中與多晶矽層的第四區塊的第一側面相鄰形成第三汲極區域；以及在基底中與多晶矽層的第四區塊的第二側面相鄰形成第二源極區域，該第二側面與第四區塊的第一側面相對。
一種形成非依電性記憶體胞元的方法包括：提供具有記憶體胞元區域和邏輯電路區域的半導體基底；形成設置在基底的記憶體胞元區域上方並與該記憶體胞元區域絕緣的一對導電浮動閘極；在基底中在所述一對浮動閘極之間形成第一源極區域；在記憶體胞元區域和邏輯電路區域中形成位於基底上方並與之絕緣的多晶矽層，其中多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣；執行第一多晶矽蝕刻以移除多晶矽層的多個部分以使得在浮動閘極之間並在第一源極區域上方的多晶矽層的第一區塊與多晶矽層的其餘部分分開；在記憶體胞元區域和邏輯電路區域中在基底上方形成氧化物層；在邏輯電路區域的第一部分中在多晶矽層上形成光阻的第一區塊；執行氧化物蝕刻以移除氧化物層的除了至少以下部分外的多個部分：在記憶體胞元區域中的氧化物層的間隔物，和在光阻的第一區塊之下的氧化物層的區塊；以及在邏輯電路區域的第二部分中在多晶矽層上形成光阻的第二區塊。該方法還包括：執行第二多晶矽蝕刻以移除多晶矽層的多個部分從而產生：設置在氧化物間隔物中的一者下方以及基底上方的多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在多晶矽層的第一區塊與第二區塊之間；設置在氧化物間隔物中的一者下方以及基底上方的多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在多晶矽層的第一區塊與第三區塊之間；設置在邏輯電路區域的第一部分中的氧化物層區塊下方的多晶矽層的第四區塊；以及設置在邏輯電路區域的第二部分中的光阻的第二區塊下方的多晶矽層的第五區塊。該方法還包括：在基底中與多晶矽層的第二區塊的側面相鄰形成第一汲極區域；在基底中與多晶矽層的第三區塊的側面相鄰形成第二汲極區域；在基底中與多晶矽層的第四區塊的第一側面相鄰形成第三汲極區域；在基底中與多晶矽層的第四區塊的第二側面相鄰形成第二源極區域，該第二側面與第四區塊的第一側面相對；在基底中與多晶矽層的第五區塊的第一側面相鄰形成第四汲極區域；以及在基底中與多晶矽層的第五區塊的第二側面相鄰形成第三汲極區域，該第二側面與第五區塊的第一側面相對。
一種形成非依電性記憶體胞元的方法包括：提供具有記憶體胞元區域和邏輯電路區域的半導體基底；形成設置在基底的記憶體胞元區域上方並與該記憶體胞元區域絕緣的一對導電浮動閘極；在基底中在所述一對浮動閘極之間形成第一源極區域；在記憶體胞元區域和邏輯電路區域中形成位於基底上方並與之絕緣的多晶矽層，其中多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣；在記憶體胞元區域和邏輯電路區域中在多晶矽層上方形成氧化物層；在記憶體胞元區域和邏輯電路區域中在氧化物層上方形成BARC層；移除設置在浮動閘極上方的BARC和氧化物層的多個部分，同時維持BARC和氧化物層的與記憶體胞元區域中的浮動閘極間隔開並設置在邏輯電路區域中的多個部分；執行第一多晶矽蝕刻以移除所述一對浮動閘極上方的多晶矽層的一部分，以使得在浮動閘極之間並在第一源極區域上方的多晶矽層的第一區塊與多晶矽層的其餘部分分開；以及移除BARC和氧化物層的其餘部分。該方法還包括選擇性蝕刻多晶矽層的多個部分以產生：設置在基底上方的多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在多晶矽層的第一區塊與第二區塊之間；設置在基底上方的多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在多晶矽層的第一區塊與第三區塊之間；以及設置在基底的邏輯電路部分上方並與該邏輯電路部分絕緣的多晶矽層的第四區塊。該方法還包括：在基底中與多晶矽層的第二區塊的側面相鄰形成第一汲極區域；在基底中與多晶矽層的第三區塊的側面相鄰形成第二汲極區域；在基底中與多晶矽層的第四區塊的第一側面相鄰形成第三汲極區域；以及在基底中與多晶矽層的第四區塊的第二側面相鄰形成第二源極區域，該第二側面與第四區塊的第一側面相對。
一種形成非依電性記憶體胞元的方法包括：提供具有記憶體胞元區域和邏輯電路區域的半導體基底；形成設置在基底的記憶體胞元區域上方並與該記憶體胞元區域絕緣的一對導電浮動閘極；在基底中在所述一對浮動閘極之間形成第一源極區域；在記憶體胞元區域和邏輯電路區域中形成位於基底上方並與之絕緣的多晶矽層，其中多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣；以及執行旋塗程序以在記憶體胞元區域和邏輯電路區域中在多晶矽層上方形成塗層。該方法還包括執行非選擇性蝕刻以移除塗層和多晶矽層的上部從而產生：設置在基底上方以及所述一對導電浮動閘極之間的多晶矽層的第一區塊；設置在基底上方的多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在多晶矽層的第一區塊與第二區塊之間；設置在基底上方的多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在多晶矽層的第一區塊與第三區塊之間；以及設置在基底的邏輯電路部分上方並與該邏輯電路部分絕緣的多晶矽層的第四區塊。該方法還包括：在基底中與多晶矽層的第二區塊的側面相鄰形成第一汲極區域；在基底中與多晶矽層的第三區塊的側面相鄰形成第二汲極區域；在基底中與多晶矽層的第四區塊的第一側面相鄰形成第三汲極區域；以及在基底中與多晶矽層的第四區塊的第二側面相鄰形成第二源極區域，該第二側面與第四區塊的第一側面相對。
通過查看說明書、申請專利範圍和附圖，本發明的其他目的和特徵將變得顯而易見。
參見圖1A-1H，其中示出了製造記憶體胞元的程序中的開始步驟的橫截面視圖。該程序始於在P型單晶矽基底10上形成二氧化矽（氧化物）層12。之後，在二氧化矽層12上形成第一多晶矽（或非晶矽）層14，如圖1A中所示。隨後在垂直於圖1A的視圖的方向上對第一多晶矽層14進行圖案化。
諸如二氧化矽（或甚至複合材料層，諸如ONO（氧化物、氮化物、氧化物））的另一絕緣層16形成在第一多晶矽層14上。第二多晶矽層18然後形成在氧化物層16上。另一絕緣層20形成在第二多晶矽層18上並在隨後的乾式蝕刻期間用作硬遮罩。在該優選的實施例中，層20為複合材料層，其包含氮化矽20a、二氧化矽20b和氮化矽20c。所得結構示於圖1B中。應該指出的是，硬遮罩20可相反地為二氧化矽20b和氮化矽20c的複合材料層，或僅僅是厚的氮化矽（氮化物）層20a。
在該結構上塗佈光阻材料（未示出），然後執行遮罩步驟，使光阻材料的所選部分暴露。對光阻進行顯影，並且通過將該光阻用作遮罩來蝕刻該結構。具體地講，對複合材料層20、第二多晶矽層18和絕緣層16進行各向異性蝕刻，直到暴露出第一多晶矽層14。所得結構示於圖1C中。雖然僅示出兩個「疊堆」S1和S2，但是應當清楚，存在彼此分開的多個此類「疊堆」。
二氧化矽22形成在該結構上。隨後是氮化矽層24的形成。氮化矽24和二氧化矽22被各向異性蝕刻，留下在疊堆S1和S2旁邊的複合材料間隔物26（它是二氧化矽22和氮化矽24的組合）。間隔物的形成是本領域熟知的，並且涉及材料在結構的輪廓上方的沉積，繼之進行各向異性蝕刻程序，由此將該材料從該結構的水平表面移除，而該材料在該結構的垂直取向表面上在很大程度上保持完整（具有圓化的上表面）。所得結構示於圖1D中。
在結構上方形成氧化物層，然後進行各向異性蝕刻，留下在疊堆S1和S2旁邊的氧化物間隔物28。光阻30形成在疊堆S1與S2之間的區域上方以及其他交替的成對疊堆S1與S2之間的區域上方。成對疊堆S1與S2之間的區域在本文被稱為「內區域」，而在內區域之外（即，在相鄰的疊堆對S1和S2之間）的區域被稱為「外區域」。外區域中的暴露出的間隔物28通過各向同性蝕刻而移除。所得結構示於圖1E中。
在移除光阻30後，對內區域和外區域中第一多晶矽層14的暴露部分進行各向異性蝕刻。氧化物層12的部分也將在多晶矽過蝕刻(poly over-etching)期間被蝕刻（移除）。剩餘氧化物的較薄層將優選地留在基底10上，以便防止損傷基底10。所得結構示於圖1F中。
在結構上方形成氧化物層，然後進行各向異性蝕刻，留下在疊堆S1和S2旁邊的氧化物間隔物31和在基底10上的氧化物層33。任選地，HV MOS閘極氧化物的另一氧化物層形成在結構上方，從而使間隔物31和層33變厚。光阻材料32然後塗佈並且被遮蓋，留下疊堆S1與S2之間的內區域中的開口。再次，類似於圖1E中示出的圖，光阻在其他交替成對的疊堆之間。所得結構接受離子注入到內區域中基底10的暴露部分，從而形成源極區域34。與疊堆S1和S2相鄰的氧化物間隔物31和內區域中的氧化物層33然後通過例如濕式蝕刻而移除。所得結構示於圖1G中。
移除疊堆S1和S2的外區域中的光阻材料32。應用高溫熱退火步驟，以激活離子注入從而完成源極結（即，第一區域或源極區域34）的形成。二氧化矽36形成在每個位置。該結構再次被光阻材料38覆蓋，並且進行遮罩步驟，從而暴露出疊堆S1和S2的外區域並留下覆蓋疊堆S1和S2之間的內區域的光阻材料38。執行氧化物各向異性蝕刻然後是各向同性濕式蝕刻，以從疊堆S1和S2的外區域移除氧化物36和氧化物33，並可能地減小疊堆S1和S2的外區域中氧化物間隔物31的厚度。所得結構示於圖1H中。
圖2A-2C是示出在基底10的記憶體胞元區域中製造記憶體胞元的程序中接下來的步驟的橫截面視圖，而圖3A-3C是示出在基底10的邏輯電路區域中製造邏輯器件的程序中接下來的步驟的橫截面視圖。在移除光阻材料38後，在外區域和邏輯電路區域中在基底10的暴露部分上形成絕緣層40（例如，氧化物）。多晶矽順應層42然後沉積在結構上方。取決於多晶矽層42的厚度，其可以在源極區域34上方合併或不像如圖所示的那樣。緩衝氧化物44然後在兩個區域中沉積在多晶矽層42上。所得結構示於圖2A和圖3A中。
將光阻塗佈在結構上，並經由光微影程序從基底的記憶體胞元區域選擇性移除。使用氧化物蝕刻來從記憶體胞元區域移除緩衝氧化物44，如圖2B和圖3B中所示（在移除光阻後）。使用CMP（化學-機械拋光）使記憶體胞元疊堆結構的頂部平坦化。使用氧化物蝕刻來移除邏輯電路區域中的緩衝氧化物44。將光阻塗佈在結構上，並從邏輯電路區域和記憶體胞元區域的多個部分選擇性移除。然後使用多晶矽蝕刻來移除邏輯電路區域中（留下層42的區塊42c）和記憶體胞元區域中（以限定選擇閘極42b的外邊緣）的多晶矽層42的暴露部分。然後執行注入以在記憶體胞元區域中形成汲極區域48，並在邏輯電路區域中形成源極區域50和汲極區域52。最終的所得結構示於圖2C和圖3C中（在移除光阻後）。
如圖2C中所示，以成對方式形成記憶體胞元，它們共用共同的源極區域34和共同的擦除閘極42a。每個記憶體胞元包括在源極（第一）區域34與汲極（第二）區域48之間延伸的溝道區域54，並具有設置在浮動閘極14下方的第一部分和設置在選擇閘極42b下方的第二部分。控制閘極18設置在浮動閘極14上方。如圖3C中所示，邏輯器件各自包括在邏輯源極區域50與邏輯汲極區域52之間延伸的溝道區域56，和設置在溝道區域56上方的邏輯閘極42c。該記憶體形成程序的一個優點是僅使用一個邏輯閘極多晶矽層來形成擦除閘極42a、選擇閘極42b和邏輯閘極42c，而不必使用虛擬多晶矽層或另外的多晶矽沉積步驟。
圖4A-4C示出了用於形成記憶體胞元的替代性實施例，該替代性實施例始於圖2A中所示的相同結構。然而，不從記憶體胞元區域移除所有的緩衝氧化物44，而是使用各向異性蝕刻以留下多晶矽層42上的緩衝氧化物間隔物44a，如圖4A中所示。使用CMP（化學-機械拋光）使記憶體胞元疊堆結構的頂部平坦化，如圖4B中所示。然後使用多晶矽蝕刻來形成選擇閘極42b的外邊緣，並如上所述形成汲極區域48，如圖4C中所示。該實施例的優點在於：選擇閘極42b的外邊緣自對齊到緩衝氧化物間隔物44a並由緩衝氧化物間隔物44a限定。
圖5A-5C和圖6A-6C示出了用於形成記憶體胞元和邏輯器件的另一個替代性實施例，該替代性實施例始於圖2A和圖3A中所示的相同結構。使用各向異性蝕刻來移除除了記憶體胞元區域中的緩衝氧化物間隔物44a外的緩衝氧化物44，並移除邏輯電路區域中的緩衝氧化物44，分別如圖5A和圖6A中所示。通過光阻塗佈和選擇性光微影移除，在邏輯電路區域中形成光阻區塊60。然後執行多晶矽蝕刻，該蝕刻移除邏輯電路區域中的多晶矽層42的暴露部分（產生邏輯閘極42c），移除外區域中的多晶矽層42的暴露部分（以限定選擇閘極42b的外邊緣），並移除疊堆S1和S2上的多晶矽層42的上部（以分開並限定擦除閘極42a和選擇閘極42b），如圖5B和圖6B中所示。在移除光阻後，如上所述形成記憶體汲極區域48以及邏輯源極區域50和汲極區域52，所得結構示於圖5C和圖6C中。該實施例的另外優點在於：不僅避免了虛擬多晶矽，還因此避免了CMP（一些製造商沒有CMP或認為CMP太貴）。此外，相同的多晶矽蝕刻限定了記憶體胞元區域的擦除閘極42a和選擇閘極42b以及邏輯閘極42c。
圖7A-7C和圖8A-8C示出了用於形成記憶體胞元和邏輯器件的另一個替代性實施例，該替代性實施例始於圖5A和圖6A所示的相同結構，但在邏輯電路區域中留下緩衝氧化物44（例如，通過在邏輯電路區域中形成的光阻64而避免受到氧化物蝕刻），如圖7A和圖8A中所示。然後執行多晶矽蝕刻，以移除外區域中的多晶矽層42的暴露部分（以限定選擇閘極42b的外邊緣），並移除疊堆S1和S2上的多晶矽層42的上部（以分開並限定擦除閘極42a和選擇閘極42b），如圖7B和圖8B中所示。光阻64隨後暴露出來、顯影並在邏輯電路區域中選擇性蝕刻，然後進行氧化物和多晶矽蝕刻以移除緩衝氧化物層44和多晶矽層42的暴露部分，留下被緩衝氧化物44和光阻64覆蓋的多晶矽區塊42c，如圖7C和圖8C中所示。然後如上所述執行源極和汲極的形成。該實施例的優點在於：邏輯閘極42c上的緩衝氧化物44可以更好地避免下面的基底受到較高的注入能量，以使得可針對較高電壓的邏輯器件形成較高電壓的結。對於低壓邏輯器件，可在注入之前移除緩衝氧化物44。
圖9A-9F、圖10A-10F和圖11A-11F示出了用於形成記憶體胞元和邏輯器件的另一個替代性實施例，該替代性實施例始於如圖2B和圖3B所示的相同結構，如圖9A（顯示了記憶體胞元區域）、圖10A（顯示了邏輯電路區域的低壓部分）和圖11A（顯示了邏輯電路區域的高壓部分）中所示。邏輯電路區域的低壓部分包括P井(PWEL)區域70和N井 (NWEL)區域72，它們被STI氧化物74分開。邏輯電路區域的高壓部分包括高壓P井(HPWL)區域76和高壓N井(HNWL)區域78，它們被STI氧化物74分開。
使用虛擬多晶矽沉積和多晶矽蝕刻（例如，CMP然後是多晶矽回蝕刻）來將多晶矽層42的高度降低到遠低於疊堆S1和S2的高度，如圖9B、圖10B和圖11B中所示（在通過氧化物蝕刻移除緩衝氧化物44後）。可使用光阻保護邏輯電路區域中的多晶矽層42。將氧化物沉積在結構上方（例如，TEOS沉積）。將光阻塗佈在氧化物上、圖案化並進行除了高壓邏輯電路區域中的光阻區塊80（其將在該區域中限定邏輯閘極）外的選擇性移除。執行各向異性氧化物蝕刻，從而留下記憶體胞元區域中的間隔物82，和高壓邏輯電路區域中光阻區塊80下方的區塊84，如圖9C、圖10C和圖11C中所示。間隔物82將在記憶體胞元區域中限定字線臨界尺寸(WL CD)。
在移除光阻後，將另外的光阻塗佈在結構上、圖案化並進行除了低壓邏輯電路區域中的光阻區塊86（其將在該區域中限定邏輯閘極）外的選擇性移除。然後使用多晶矽蝕刻來移除多晶矽層42的暴露部分，從而留下記憶體胞元區域中的多晶矽閘極42b、低壓邏輯電路區域中的多晶矽閘極42c、和高壓邏輯電路區域中的多晶矽閘極42d，如圖9D、圖10D和圖11D中所示。然後使用注入來在記憶體胞元區域中形成汲極區域48，並在邏輯電路區域中形成源極區域50和汲極區域52。然後移除光阻82和氧化物84，從而留下圖9E、圖10E和圖11E中所示的最終結構。該實施例的優點包括：以自對齊方式形成選擇閘極42b（通過氧化物間隔物82），以及由氧化物區塊84進行保護以實現高壓邏輯電路區域中的較高源極/汲極注入。
圖12A-12D和圖13A-13D示出了用於形成記憶體胞元和邏輯器件的另一個替代性實施例，該替代性實施例始於圖2A和圖3A中所示的相同結構，並且氧化物44為阻擋氧化物。使BARC層90在氧化物44上方形成，並使光阻92在氧化物44上方形成然後從記憶體胞元區域但不從邏輯電路區域移除，如圖12A和圖13A中所示。使用BARC回蝕刻程序和氧化物回蝕刻程序（例如，乾式氧化物蝕刻）來移除記憶體胞元區域中疊堆S1和S2頂部上方的BARC層90和氧化物層44，如圖12B和圖13B中所示（在移除光阻92後）。移除剩餘的BARC材料90，並執行多晶矽蝕刻，以移除多晶矽層42的上部（以降低記憶體胞元區域與邏輯電路區域之間的階梯高度），如圖12C和圖13C中所示。然後，使用氧化物蝕刻來移除其餘的阻擋氧化物44，從而產生圖12D和圖13D中所示的結構。可如上所述對該結構進行加工以完成選擇閘極、邏輯閘極、記憶體汲極區域和邏輯源極/汲極區域的形成。
圖14A-14C和圖15A-15C示出了用於形成記憶體胞元和邏輯器件的另一個替代性實施例，該替代性實施例始於圖12B和圖13B中所示的相同結構。首先移除BARC材料90，如圖14A和圖15A中所示。使用CMP來移除結構的上部，如圖14B和圖15B中所示。使用多晶矽回蝕刻來降低記憶體胞元區域中的多晶矽層42的上表面，並使用氧化物蝕刻來移除兩個區域中氧化物44的剩餘部分，從而產生圖14C和圖15C中所示的結構。可如上所述對該結構進行加工以完成選擇閘極、邏輯閘極、記憶體汲極區域和邏輯源極/汲極區域的形成。
圖16A-16D和圖17A-17D示出了用於形成記憶體胞元和邏輯器件的另一個替代性實施例，該替代性實施例始於圖2A和圖3A中所示的相同結構，但不形成氧化物44。該結構覆蓋有旋塗塗層96諸如旋塗介電塗層或旋塗光阻塗層覆蓋，如圖16A和圖17A中所示。基於時間執行全域非選擇性蝕刻。當在記憶體胞元區域中暴露出多晶矽層42時，優選的是使用針對多晶矽的高蝕刻選擇性（參見圖16B和圖17B）。在監控擦除閘極和邏輯閘極的剩餘多晶矽厚度的同時繼續全域蝕刻（參見圖16C和圖17C）。蝕刻時間可通過APC（高級程序控制）的測量結果來確定。使用蝕刻移除塗層96的其餘部分，從而產生圖16D和圖17D中所示的結構。可如上所述對該結構進行加工以完成選擇閘極、邏輯閘極、記憶體汲極區域和邏輯源極/汲極區域的形成。該實施例的優點在於：不需要虛擬多晶矽，不需要多晶矽CMP，使用旋塗塗層使表面平坦化，並且全域蝕刻意味著不需要遮罩來打開記憶體胞元區域。
應當理解，本發明不限於上述的和本文中示出的實施例，而是涵蓋落在所附申請專利範圍內的任何和所有變型形式。舉例來說，本文中對本發明的提及並不意在限制任何請求項或所請求用語的範圍，而是僅涉及可由這些申請專利範圍中的一項或多項申請專利範圍涵蓋的一個或多個特徵。上文所述的材料、程序和數值的例子僅為示例性的，而不應視為限制申請專利範圍。另外，根據申請專利範圍和說明書顯而易見的是，並非所有方法步驟都需要以所示出或所聲稱的精確順序執行，而是需要以允許本發明的記憶體胞元的適當形成的任意順序來執行。材料的單個層可形成為此類材料或類似材料的多個層，並且反之亦然。對於任何上述實施例，可以省略控制閘極（通過在形成疊堆S1和S2時省略多晶矽層18的形成）以製造不具有任何控制閘極的記憶體胞元。
應該指出的是，如本文所用，術語「在…上方」和「在…上」兩者包容地包含「直接在…上」（之間未設置中間材料、元件或空間）和「間接在…上」（之間設置有中間材料、元件或空間）。類似地，術語「相鄰」包括「直接相鄰」（之間沒有設置中間材料、元件或空間）和「間接相鄰」（之間設置有中間材料、元件或空間），「被安裝到」包括「被直接安裝到」（之間沒有設置中間材料、元件或空間）和「被間接安裝到」（之間設置有中間材料、元件或空間），並且「被電連接到」包括「被直接電連接到」（之間沒有將元件電連接在一起的中間材料或元件）和「被間接電連接到」（之間有將元件電連接在一起的中間材料或元件）。例如，「在基底上方」形成元件可包括在之間沒有中間材料/元件的情況下在基底上直接形成元件，以及在之間有一個或多個中間材料/元件的情況下在基底上間接形成元件。
10…(P型單晶矽)基底 12...二氧化矽層；氧化物層 14...第一多晶矽層；非多晶矽層；浮動閘極 16...絕緣層；氧化物層 18...第二多晶矽層；控制閘極 20...(絕緣)層；硬遮罩；複合材料層 20a...氮化矽(層) 20b、22...二氧化矽 20c、24...氮化矽 26...複合材料間隔物 28、31...(氧化物)間隔物 30、64、92...光阻 32、38...光阻材料 33...(氧化物)層：氧化物 34...源極區域；第一區域 36...二氧化矽；氧化物 40...(絕緣)層 42...多晶矽(順應)層 42a...擦除閘極 42b...選擇閘極；多晶矽閘極 42c...(多晶矽)區塊；邏輯閘極；多晶矽閘極 44...(緩衝)氧化物；氧化物層 44a...緩衝氧化物間隔物 48...汲極區域；第二區域 50...(邏輯)源極區域 52...(邏輯)汲極區域 54、56...溝道區域 60、80、86...光阻區塊 70...P井(PWEL)區域 72...N井(NWEL)區域 74...STI氧化物 76...高壓P井(HPWL)區域 78...高壓N井(HNWL)區域 82...光阻；間隔物 84...區塊；氧化物(區塊) 90...BARC層；BARC材料 96...(旋塗)塗層 S1、S2...疊堆
圖1A-1H為示出形成本發明的記憶體胞元疊堆的步驟的橫截面視圖。
圖2A-2C和圖3A-3C為分別示出形成記憶體胞元和邏輯器件的步驟的橫截面視圖。
圖4A-4C為示出形成記憶體胞元的替代性實施例的步驟的橫截面視圖。
圖5A-5C和圖6A-6C為分別示出形成記憶體胞元和邏輯器件的替代性實施例的步驟的橫截面視圖。
圖7A-7C和圖8A-8C為分別示出形成記憶體胞元和邏輯器件的替代性實施例的步驟的橫截面視圖。
圖9A-9E和圖10A-10E及圖11A-11E為分別示出形成記憶體胞元、低壓邏輯器件和高壓邏輯器件的替代性實施例的步驟的橫截面視圖。
圖12A-12D和圖13A-13D為分別示出形成記憶體胞元和邏輯器件的替代性實施例的步驟的橫截面視圖。
圖14A-14C和圖15A-15C為分別示出形成記憶體胞元和邏輯器件的替代性實施例的步驟的橫截面視圖。
圖16A-16D和圖17A-17D為分別示出形成記憶體胞元和邏輯器件的替代性實施例的步驟的橫截面視圖。

Claims (14)

  1. 一種形成非依電性記憶體胞元的方法，包括： 提供具有記憶體胞元區域和邏輯電路區域的半導體基底； 形成設置在所述基底的所述記憶體胞元區域上方並與所述記憶體胞元區域絕緣的一對導電浮動閘極； 在所述基底中在所述一對浮動閘極之間形成第一源極區域； 在所述記憶體胞元區域和所述邏輯電路區域中形成位於所述基底上方並與之絕緣的多晶矽層，其中所述多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣； 在所述記憶體胞元區域和所述邏輯電路區域中在所述多晶矽層上方形成氧化物層； 從所述記憶體胞元區域移除所述氧化物層； 在所述記憶體胞元區域中對所述多晶矽層執行化學-機械拋光，以使得在所述浮動閘極之間並在所述第一源極區域上方的所述多晶矽層的第一區塊與所述多晶矽層的其餘部分分開； 從所述邏輯電路區域移除所述氧化物層； 對所述多晶矽層的多個部分進行選擇性蝕刻以產生： 設置在所述基底上方的所述多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在所述多晶矽層的所述第一區塊與所述第二區塊之間， 設置在所述基底上方的所述多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在所述多晶矽層的所述第一區塊與所述第三區塊之間，以及 設置在所述基底的所述邏輯電路區域上方並與所述邏輯電路區域絕緣的所述多晶矽層的第四區塊； 在所述基底中與所述多晶矽層的所述第二區塊的側面相鄰形成第一汲極區域； 在所述基底中與所述多晶矽層的所述第三區塊的側面相鄰形成第二汲極區域； 在所述基底中與所述多晶矽層的所述第四區塊的第一側面相鄰形成第三汲極區域；以及 在所述基底中與所述多晶矽層的所述第四區塊的第二側面相鄰形成第二源極區域，所述第二側面與所述第四區塊的所述第一側面相對。
  2. 如請求項1所述的方法，還包括： 形成一對導電控制閘極，所述導電控制閘極各自設置在所述浮動閘極中的一者上方並與之絕緣。
  3. 一種形成非依電性記憶體胞元的方法，包括： 提供具有記憶體胞元區域和邏輯電路區域的半導體基底； 形成設置在所述基底的所述記憶體胞元區域上方並與所述記憶體胞元區域絕緣的一對導電浮動閘極； 在所述基底中在所述一對浮動閘極之間形成第一源極區域； 在所述記憶體胞元區域和所述邏輯電路區域中形成位於所述基底上方並與之絕緣的多晶矽層，其中所述多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣； 在所述記憶體胞元中在所述多晶矽層上形成氧化物間隔物； 選擇性移除所述多晶矽層的多個部分以產生： 設置在所述基底上方以及所述一對導電浮動閘極之間的所述多晶矽層的第一區塊， 設置在所述基底上方的所述多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在所述多晶矽層的所述第一區塊與所述第二區塊之間，其中所述多晶矽層的所述第二區塊的側面與所述氧化物間隔物中的一者的側面對齊， 設置在所述基底上方的所述多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在所述多晶矽層的所述第一區塊與所述第三區塊之間，其中所述多晶矽層的所述第三區塊的側面與所述氧化物間隔物中的一者的側面對齊，以及 設置在所述基底的所述邏輯電路區域上方並與所述邏輯電路區域絕緣的所述多晶矽層的第四區塊； 在所述基底中與所述多晶矽層的所述第二區塊的所述側面相鄰形成第一汲極區域； 在所述基底中與所述多晶矽層的所述第三區塊的所述側面相鄰形成第二汲極區域； 在所述基底中與所述多晶矽層的所述第四區塊的第一側面相鄰形成第三汲極區域；以及 在所述基底中與所述多晶矽層的所述第四區塊的第二側面相鄰形成第二源極區域，所述第二側面與所述第四區塊的所述第一側面相對。
  4. 如請求項3所述的方法，還包括： 形成一對導電控制閘極，所述導電控制閘極各自設置在所述浮動閘極中的一者上方並與之絕緣。
  5. 如請求項3所述的方法，其中選擇性移除所述多晶矽層包括： 在所述記憶體胞元區域中對所述多晶矽層執行化學-機械拋光，以使得所述多晶矽層的所述第一區塊與所述多晶矽層的其餘部分分開；以及 執行多晶矽蝕刻以移除與所述氧化物間隔物相鄰的所述多晶矽層的多個部分。
  6. 如請求項3所述的方法，其中選擇性移除所述多晶矽層包括： 在所述基底的所述邏輯電路區域中在所述多晶矽層上形成光阻區塊； 執行多晶矽蝕刻，所述多晶矽蝕刻移除與所述光阻區塊相鄰、與所述氧化物間隔物相鄰並在所述浮動閘極上方的所述多晶矽層的多個部分。
  7. 如請求項3所述的方法，其中選擇性移除所述多晶矽層包括： 在所述基底的所述邏輯電路區域中在所述多晶矽層上形成光阻； 執行第一多晶矽蝕刻，所述第一多晶矽蝕刻移除與所述氧化物間隔物相鄰並在所述浮動閘極上方的所述多晶矽層的多個部分； 移除所述光阻的多個部分，從而留下光阻的區塊； 執行第二多晶矽蝕刻，所述第二多晶矽蝕刻移除與所述光阻區塊相鄰的所述多晶矽層的多個部分。
  8. 一種形成非依電性記憶體胞元的方法，包括： 提供具有記憶體胞元區域和邏輯電路區域的半導體基底； 形成設置在所述基底的所述記憶體胞元區域上方並與所述記憶體胞元區域絕緣的一對導電浮動閘極； 在所述基底中在所述一對浮動閘極之間形成第一源極區域； 在所述記憶體胞元區域和所述邏輯電路區域中形成位於所述基底上方並與之絕緣的多晶矽層，其中所述多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣； 執行第一多晶矽蝕刻以移除所述多晶矽層的多個部分，以使得在所述浮動閘極之間並在所述第一源極區域上方的所述多晶矽層的第一區塊與所述多晶矽層的其餘部分分開； 在所述記憶體胞元區域和所述邏輯電路區域中在所述基底上方形成氧化物層； 在所述邏輯電路區域的第一部分中在所述多晶矽層上形成第一光阻區塊； 執行氧化物蝕刻以移除所述氧化物層的除了至少以下部分外的多個部分：在所述記憶體胞元區域中的所述氧化物層的間隔物，和在所述第一光阻區塊之下的所述氧化物層的區塊； 在所述邏輯電路區域的第二部分中在所述多晶矽層上形成第二光阻區塊； 執行第二多晶矽蝕刻以移除所述多晶矽層的多個部分從而產生： 設置在所述氧化物間隔物中的一者下方以及所述基底上方的所述多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在所述多晶矽層的所述第一區塊與所述第二區塊之間， 設置在所述氧化物間隔物中的一者下方以及所述基底上方的所述多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在所述多晶矽層的所述第一區塊與所述第三區塊之間， 設置在所述邏輯電路區域的所述第一部分中的所述氧化物層的所述區塊下方的所述多晶矽層的第四區塊，以及 設置在所述邏輯電路區域的所述第二部分中的所述第二光阻區塊下方的所述多晶矽層的第五區塊； 在所述基底中與所述多晶矽層的所述第二區塊的側面相鄰形成第一汲極區域； 在所述基底中與所述多晶矽層的所述第三區塊的側面相鄰形成第二汲極區域； 在所述基底中與所述多晶矽層的所述第四區塊的第一側面相鄰形成第三汲極區域； 在所述基底中與所述多晶矽層的所述第四區塊的第二側面相鄰形成第二源極區域，所述第二側面與所述第四區塊的所述第一側面相對； 在所述基底中與所述多晶矽層的所述第五區塊的第一側面相鄰形成第四汲極區域；以及 在所述基底中與所述多晶矽層的所述第五區塊的第二側面相鄰形成第三源極區域，所述第二側面與所述第五區塊的所述第一側面相對。
  9. 如請求項8所述的方法，還包括： 形成一對導電控制閘極，所述導電控制閘極各自設置在所述浮動閘極中的一者上方並與之絕緣。
  10. 一種形成非依電性記憶體胞元的方法，包括： 提供具有記憶體胞元區域和邏輯電路區域的半導體基底； 形成設置在所述基底的所述記憶體胞元區域上方並與所述記憶體胞元區域絕緣的一對導電浮動閘極； 在所述基底中在所述一對浮動閘極之間形成第一源極區域； 在所述記憶體胞元區域和所述邏輯電路區域中形成位於所述基底上方並與之絕緣的多晶矽層，其中所述多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣； 在所述記憶體胞元區域和所述邏輯電路區域中在所述多晶矽層上方形成氧化物層； 在所述記憶體胞元區域和所述邏輯電路區域中在所述氧化層上方形成BARC層； 移除設置在所述浮動閘極上方的所述BARC層和所述氧化物層的多個部分，同時維持所述BARC層和所述氧化物層的與所述記憶體胞元區域中的所述浮動閘極間隔開並設置在所述邏輯電路區域中的多個部分； 執行第一多晶矽蝕刻以移除所述一對浮動閘極上方的所述多晶矽層的一部分，以使得在所述浮動閘極之間並在所述第一源極區域上方的所述多晶矽層的第一區塊與所述多晶矽層的其餘部分分開； 移除所述BARC層和所述氧化物層的其餘部分； 對所述多晶矽層的多個部分進行選擇性蝕刻以產生： 設置在所述基底上方的所述多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在所述多晶矽層的所述第一區塊與所述第二區塊之間， 設置在所述基底上方的所述多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在所述多晶矽層的所述第一區塊與所述第三區塊之間，以及 設置在所述基底的所述邏輯電路區域上方並與所述邏輯電路區域絕緣的所述多晶矽層的第四區塊； 在所述基底中與所述多晶矽層的所述第二區塊的側面相鄰形成第一汲極區域； 在所述基底中與所述多晶矽層的所述第三區塊的側面相鄰形成第二汲極區域； 在所述基底中與所述多晶矽層的所述第四區塊的第一側面相鄰形成第三汲極區域；以及 在所述基底中與所述多晶矽層的所述第四區塊的第二側面相鄰形成第二源極區域，所述第二側面與所述第四區塊的所述第一側面相對。
  11. 如請求項10所述的方法，還包括： 形成一對導電控制閘極，所述導電控制閘極各自設置在所述浮動閘極中的一者上方並與之絕緣。
  12. 如請求項10所述的方法，其中所述執行所述第一多晶矽蝕刻還包括： 對所述多晶矽層執行化學機械拋光。
  13. 一種形成非依電性記憶體胞元的方法，包括： 提供具有記憶體胞元區域和邏輯電路區域的半導體基底； 形成設置在所述基底的所述記憶體胞元區域上方並與所述記憶體胞元區域絕緣的一對導電浮動閘極； 在所述基底中在所述一對浮動閘極之間形成第一源極區域； 在所述記憶體胞元區域和所述邏輯電路區域中形成位於所述基底上方並與之絕緣的多晶矽層，其中所述多晶矽層在所述一對導電浮動閘極上方向上延伸，並與所述一對導電浮動閘極絕緣； 執行旋塗程序以在所述記憶體胞元區域和所述邏輯電路區域中在所述多晶矽層上方形成塗層； 執行非選擇性蝕刻以移除所述塗層和所述多晶矽層的上部從而產生： 設置在所述基底上方以及所述一對導電浮動閘極之間的所述多晶矽層的第一區塊， 設置在所述基底上方的所述多晶矽層的第二區塊，其中所述一對浮動閘極中的一者設置在所述多晶矽層的所述第一區塊與所述第二區塊之間， 設置在所述基底上方的所述多晶矽層的第三區塊，其中所述一對浮動閘極中的另一者設置在所述多晶矽層的所述第一區塊與所述第三區塊之間，以及 設置在所述基底的所述邏輯電路區域上方並與所述邏輯電路區域絕緣的所述多晶矽層的第四區塊； 在所述基底中與所述多晶矽層的所述第二區塊的側面相鄰形成第一汲極區域； 在所述基底中與所述多晶矽層的所述第三區塊的側面相鄰形成第二汲極區域； 在所述基底中與所述多晶矽層的所述第四區塊的第一側面相鄰形成第三汲極區域；以及 在所述基底中與所述多晶矽層的所述第四區塊的第二側面相鄰形成第二源極區域，所述第二側面與所述第四區塊的所述第一側面相對。
  14. 如請求項13所述的方法，還包括： 形成一對導電控制閘極，所述導電控制閘極各自設置在所述浮動閘極中的一者上方並與之絕緣。
TW106114607A 2016-05-18 2017-05-03 製造分裂閘極非依電性快閃記憶體胞元的方法 TWI625843B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
CN201610330742.XA CN107425003B (zh) 2016-05-18 2016-05-18 制造分裂栅非易失性闪存单元的方法
??201610330742.X 2016-05-18
US15/494,499 US10276696B2 (en) 2016-05-18 2017-04-22 Method of making split gate non-volatile flash memory cell
US15/494,499 2017-04-22
PCT/US2017/029023 WO2017200709A1 (en) 2016-05-18 2017-04-22 Method of making split gate non-volatile flash memory cell
??PCT/US17/29023 2017-04-22

Publications (2)

Publication Number Publication Date
TW201810626A TW201810626A (zh) 2018-03-16
TWI625843B true TWI625843B (zh) 2018-06-01

Family

ID=60330408

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106114607A TWI625843B (zh) 2016-05-18 2017-05-03 製造分裂閘極非依電性快閃記憶體胞元的方法

Country Status (6)

Country Link
US (5) US10276696B2 (zh)
EP (2) EP3913656B1 (zh)
JP (1) JP6800247B2 (zh)
KR (1) KR102110703B1 (zh)
CN (1) CN107425003B (zh)
TW (1) TWI625843B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270763B2 (en) 2019-01-18 2022-03-08 Silicon Storage Technology, Inc. Neural network classifier using array of three-gate non-volatile memory cells
US11270771B2 (en) 2019-01-29 2022-03-08 Silicon Storage Technology, Inc. Neural network classifier using array of stacked gate non-volatile memory cells
TWI759900B (zh) * 2019-10-14 2022-04-01 美商超捷公司 具有位元組抹除操作之四閘極分離式閘極快閃記憶體陣列
US11409352B2 (en) 2019-01-18 2022-08-09 Silicon Storage Technology, Inc. Power management for an analog neural memory in a deep learning artificial neural network
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
US11972795B2 (en) 2016-05-17 2024-04-30 Silicon Storage Technology, Inc. Verification of a weight stored in a non-volatile memory cell in a neural network following a programming operation

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
CN108054167B (zh) * 2017-12-08 2019-04-12 武汉新芯集成电路制造有限公司 嵌入式闪存的制作方法
CN112185815A (zh) * 2019-07-04 2021-01-05 硅存储技术公司 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
US11018147B1 (en) * 2020-02-04 2021-05-25 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinned tunnel oxide
WO2022039786A1 (en) 2020-08-17 2022-02-24 Silicon Storage Technology, Inc. Method of making memory cells, high voltage devices and logic devices on a substrate with silicide on conductive blocks

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7868375B2 (en) * 2007-08-06 2011-01-11 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a floating gate, control gate, select gate and an erase gate with an overhang over the floating gate, array and method of manufacturing
TW201322377A (zh) * 2011-08-24 2013-06-01 Silicon Storage Tech Inc 製造非易失浮柵存儲單元的方法和由此製造的存儲單元
US20150021679A1 (en) * 2013-07-18 2015-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to Improve Cell Size for Compact Array of Split Gate Flash Cell with Buried Common Source Structure
US20150263040A1 (en) * 2014-03-17 2015-09-17 Silicon Storage Technology, Inc. Embedded Memory Device With Silicon-On-Insulator Substrate, And Method Of Making Same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242848A (en) 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US6228695B1 (en) * 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
US6436764B1 (en) * 2000-06-08 2002-08-20 United Microelectronics Corp. Method for manufacturing a flash memory with split gate cells
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US7052947B2 (en) * 2003-07-30 2006-05-30 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
KR100667909B1 (ko) 2005-12-29 2007-01-11 매그나칩 반도체 유한회사 비휘발성 반도체 메모리 장치
US7598561B2 (en) * 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory
KR101374579B1 (ko) * 2007-08-01 2014-03-17 프리스케일 세미컨덕터, 인크. 반도체 디바이스를 제조하는 방법 및 이 방법으로 획득가능한 반도체 디바이스
JP5309601B2 (ja) * 2008-02-22 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
CN102956563B (zh) * 2011-08-24 2014-09-03 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法
CN102956554B (zh) 2011-08-30 2014-07-30 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法
CN102969346B (zh) 2011-08-31 2016-08-10 硅存储技术公司 具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元
KR102008738B1 (ko) 2013-03-15 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9431256B2 (en) 2013-07-11 2016-08-30 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US9123822B2 (en) * 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
JP2015130438A (ja) 2014-01-08 2015-07-16 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9159842B1 (en) * 2014-03-28 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded nonvolatile memory
KR102199846B1 (ko) 2014-07-01 2021-01-08 엘지디스플레이 주식회사 표시장치
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US10312246B2 (en) * 2014-08-08 2019-06-04 Silicon Storage Technology, Inc. Split-gate flash memory cell with improved scaling using enhanced lateral control gate to floating gate coupling
CN105575784B (zh) * 2014-10-09 2018-09-18 中芯国际集成电路制造(上海)有限公司 分离栅极式闪存的制作方法及分离栅极式闪存
US9276005B1 (en) 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
US9484352B2 (en) * 2014-12-17 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a split-gate flash memory cell device with a low power logic device
US9343466B1 (en) * 2014-12-29 2016-05-17 Globalfoundries Singapore Pte. Ltd. Methods for fabricating flash memory cells and integrated circuits having flash memory cells embedded with logic
US9276006B1 (en) * 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
JP6470419B2 (ja) * 2015-01-22 2019-02-13 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 低電圧論理デバイス及び高電圧論理デバイスと共に分割ゲートメモリセルアレイを形成する方法
JP6343721B2 (ja) * 2015-01-23 2018-06-13 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法
US9646978B2 (en) 2015-06-03 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device with word line having reduced height at outer edge opposite to gate stack
US9793279B2 (en) 2015-07-10 2017-10-17 Silicon Storage Technology, Inc. Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing
US9673208B2 (en) 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7868375B2 (en) * 2007-08-06 2011-01-11 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a floating gate, control gate, select gate and an erase gate with an overhang over the floating gate, array and method of manufacturing
TW201322377A (zh) * 2011-08-24 2013-06-01 Silicon Storage Tech Inc 製造非易失浮柵存儲單元的方法和由此製造的存儲單元
US20150021679A1 (en) * 2013-07-18 2015-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to Improve Cell Size for Compact Array of Split Gate Flash Cell with Buried Common Source Structure
US20150263040A1 (en) * 2014-03-17 2015-09-17 Silicon Storage Technology, Inc. Embedded Memory Device With Silicon-On-Insulator Substrate, And Method Of Making Same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11972795B2 (en) 2016-05-17 2024-04-30 Silicon Storage Technology, Inc. Verification of a weight stored in a non-volatile memory cell in a neural network following a programming operation
US11270763B2 (en) 2019-01-18 2022-03-08 Silicon Storage Technology, Inc. Neural network classifier using array of three-gate non-volatile memory cells
US11409352B2 (en) 2019-01-18 2022-08-09 Silicon Storage Technology, Inc. Power management for an analog neural memory in a deep learning artificial neural network
US11646075B2 (en) 2019-01-18 2023-05-09 Silicon Storage Technology, Inc. Neural network classifier using array of three-gate non-volatile memory cells
US11270771B2 (en) 2019-01-29 2022-03-08 Silicon Storage Technology, Inc. Neural network classifier using array of stacked gate non-volatile memory cells
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
TWI759900B (zh) * 2019-10-14 2022-04-01 美商超捷公司 具有位元組抹除操作之四閘極分離式閘極快閃記憶體陣列
US11315636B2 (en) 2019-10-14 2022-04-26 Silicon Storage Technology, Inc. Four gate, split-gate flash memory array with byte erase operation

Also Published As

Publication number Publication date
JP6800247B2 (ja) 2020-12-16
US10644139B2 (en) 2020-05-05
KR20190008355A (ko) 2019-01-23
US20190198647A1 (en) 2019-06-27
US10276696B2 (en) 2019-04-30
KR102110703B1 (ko) 2020-05-13
TW201810626A (zh) 2018-03-16
JP2019515513A (ja) 2019-06-06
US20200020789A1 (en) 2020-01-16
US20200013883A1 (en) 2020-01-09
EP3913656B1 (en) 2023-08-30
US10833179B2 (en) 2020-11-10
EP3459104A1 (en) 2019-03-27
EP3913656A1 (en) 2021-11-24
US10615270B2 (en) 2020-04-07
US10833178B2 (en) 2020-11-10
US20170338330A1 (en) 2017-11-23
EP3459104A4 (en) 2020-04-01
US20200013882A1 (en) 2020-01-09
CN107425003A (zh) 2017-12-01
CN107425003B (zh) 2020-07-14

Similar Documents

Publication Publication Date Title
TWI625843B (zh) 製造分裂閘極非依電性快閃記憶體胞元的方法
TWI657566B (zh) 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法
TWI641116B (zh) 集成鰭式場效電晶體(finfet) cmos裝置與嵌入式非揮發性記憶體單元之方法
TWI605573B (zh) 形成分離閘記憶體單元陣列連同低及高電壓邏輯裝置之方法
US10381359B2 (en) Non-volatile split game memory cells with integrated high K metal gate logic device and metal-free erase gate, and method of making same
JP6407488B1 (ja) 統合された高ｋ金属ゲートを有する不揮発性分割ゲートメモリセル及びそれを作製する方法
JP6228238B2 (ja) 増大したチャネル領域有効幅を有する不揮発性メモリセル及びその製造方法
TW201810623A (zh) 使用兩個多晶矽沉積步驟來形成三柵極非揮發性快閃記憶體單元對的方法
WO2017200709A1 (en) Method of making split gate non-volatile flash memory cell
JP2009212216A (ja) 半導体装置及びその製造方法
JP2010021237A (ja) 不揮発性半導体記憶装置およびその製造方法