KR101374579B1 - 반도체 디바이스를 제조하는 방법 및 이 방법으로 획득가능한 반도체 디바이스 - Google Patents

반도체 디바이스를 제조하는 방법 및 이 방법으로 획득가능한 반도체 디바이스 Download PDF

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Abstract

본 발명은 기판 상에 반도체 디바이스를 제조하는 방법에 관한 것이다. 이 방법은 기판의 메모리 영역에 비휘발성 메모리를 형성하는 단계를 포함한다. 기판 상에 비휘발성 메모리를 형성하는 단계는 메모리 영역에 플로팅 게이트 구조 및 플로팅 게이트 구조와 적층 구조에 있는 제어 게이트 구조를 형성하는 단계를 포함한다. 기판의 논리 영역에는 하나 이상의 게이트 재료 층들이 형성된다. 제어 게이트 구조 및 상기 게이트 재료층의 형성 이후에, 논리 영역과 메모리 영역 위에 충전 재료 층이 증착된다. 논리 영역과 메모리 영역에서 충전 재료의 두께를 적어도 하나 이상의 게이트 재료 층들의 상면이 노출될 때까지 감소시킴으로써 충전 재료 층이 부분적으로 제거된다. 논리 영역에 논리 디바이스들이 형성되고, 형성 단계는 게이트 재료 층으로부터 논리 게이트 구조를 형성하는 단계를 포함한다.

Description

반도체 디바이스를 제조하는 방법 및 이 방법으로 획득가능한 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE OBTAINABLE THEREWITH}
본 발명은 반도체 디바이스 제조 방법 및 반도체 디바이스에 관한 것이다.
미국 특허 공개 공보 US 2005/0185446호는 반도체 집적 비휘발성 메모리 디바이스들을 제조하기 위한 공정에서 어레이와 회로 사이의 불균일성 또는 지형 변경을 감소시키기 위한 방법을 기재하고 있다. 이 종래 기술 문서는 게이트 구조들의 제조 단계들 중에 메모리 셀 어레이와 논리 회로를 포함하는 주변 회로 영역들 양자에 복수 층들의 중간 적층체(stack)가 제공되는 방법을 개시하고 있다. 어레이에 제어 게이트 구조들을 형성하고 주변 회로에 단일 게이트들을 형성하는 단계 이전에 제 2 도전층 위에는 적어도 얇은 절연층과 제 3 도전층을 포함하는 얇은 적층체가 제공된다. 이 복수 층들의 중간 적층체는 어레이 내의 듀얼 게이트 구조들과 주변 회로 내의 단일 게이트 트랜지스터들 사이의 두께 차이를 보상하기 위해 사용된다.
그러나, 이러한 종래 기술 문서에 개시된 방법의 단점은 중간 적층체가 다수의 추가 처리 단계들을 요구한다는 점이다.
본 발명은 첨부된 청구항들에 기재되어 있는 반도체 디바이스 제조 방법 및 반도체 디바이스를 제공한다.
본 발명의 특정 실시예들은 종속 청구항들에 나타나 있다.
본 발명의 이들 및 기타 양태들은 후술하는 실시예들로부터 명백해질 것이고 이들 실시예들을 참조하여 명료해질 것이다.
본 발명의 추가적인 세부사항들, 양태들 및 실시예들은 도면들을 참조하여 예시적으로 설명될 것이다.
도 1a 내지 도 1j는 비휘발성 메모리, 논리 디바이스들 및/또는 고 전압 디바이스들 제조 방법의 상이한 스테이지들에서의 반도체 디바이스의 일 실시예의 일례의 개략 단면도.
도 2a 내지 도 2e는 본 발명에 따른 방법의 일 실시예의 제 1 예의 상이한 스테이지들에서의 반도체 디바이스의 일 실시예의 일례의 개략 단면도.
도 3a 및 도 3b는 본 발명에 따른 방법의 일 실시예의 제 2 예의 상이한 스테이지들에서의 반도체 디바이스의 일 실시예의 일례의 개략 단면도.
도 4는 본 발명에 따른 방법의 일 실시예의 제 3 예의 스테이지에서의 반도체 디바이스의 일 실시예의 일례의 개략 단면도.
도 1 내지 도 4를 참조하면, 비휘발성 메모리 및 논리 디바이스들 양자를 구비한 반도체 디바이스를 제조하는 예시적인 방법들이 도시되어 있다. 도시된 예들에서는, 기판(4) 상에 비휘발성 메모리(10), 예를 들면 플래시 메모리 또는 EEPROM(Electrically Erasable Programmable Read Only Memory)이 형성되어 있다. 이하에서 더 상세히 설명하는 바와 같이, 기판상의 비휘발성 메모리 형성은, 플로팅 게이트(floating gate) 구조(14) 및 상기 플로팅 게이트 구조와 적층 구조에 있는 제어 게이트(control gate) 구조(15)를 형성하는 것을 포함할 수 있다. 상기 방법은 기판상에 논리 디바이스들(30)을 형성하는 단계를 더 포함할 수 있다. 논리 디바이스들(30)의 형성은 논리 게이트 구조를 형성하는 것을 포함할 수 있다. 고 전압 디바이스들(20)도 형성될 수 있는바, 예를 들면 고 전압 게이트 구조가 형성될 수 있다. 도 1을 참조하면, 예를 들면, 공통 반도체 기판(4) 상에, 비휘발성 메모리(10), 고 전압 디바이스(20) 및 논리 디바이스들(30)을 위한 각각의 영역들(1 내지 3)이 규정될 수 있다. 영역들(1 내지 3)은 예를 들면, 웨이퍼의 다른 구역들 상에 있을 수 있지만, 영역들(1 내지 3)은 또한 웨이퍼의 동일한 구역들에 있을 수도 있다.
도 1a 내지 도 1h에 도시된 바와 같이, 비휘발성 메모리(10) 및/또는 고 전압 디바이스들(20) 및/또는 논리 디바이스들(30)은 다소 동시적으로 제조될 수 있다. 예를 들면, 비휘발성 메모리(10)의 제조 단계들은 논리 디바이스들(30) 및 고전압 디바이스들(20)의 제조 단계들과 동시에 수행될 수 있다.
도 1a의 예에 도시된 바와 같이, 하나 이상의 활성 구역들(active regions)(112)이 예를 들면 기판(4)에 형성될 수 있는바, 이는 예를 들면 기판에 적절한 도핑 프로파일을 제공함으로써, 플로팅 게이트 전계 효과 트랜지스터 및/또는 논리 디바이스의 부분 및/또는 고전압 디바이스들의 채널을 형성하기 위한 것이다.
메모리 영역(1)에서, 채널을 형성할 부분의 상부에는 플로팅 게이트 구조가 형성될 수 있다. 예를 들면, 터널 산화물 층(113)과 같은 산화물 층이 메모리 영역(1)의 활성 구역(112) 위에 형성될 수 있다. (터널) 산화물 층(113) 상에는 제 2 폴리실리콘 층(114)과 같은 게이트 재료가 증착될 수 있다.
도 1a에 도시된 바와 같이, 예를 들면, 제 1 폴리실리콘 층(110) 또는 기타 적절한 게이트 재료 층이 증착될 수 있다. 처리 중에, 제 1 폴리실리콘 층(110)은 비휘발성 메모리(10)의 영역(1)에서의 활성 구역들 상에서, 예를 들면 논리 디바이스들(30)의 게이트 구조(31)로 형성된다. 제 1 폴리실리콘 층(110)은 예를 들면, 메모리 영역(1), 고 전압 영역(2) 및 논리 영역(3)에 증착된 균일한 두께의 비패턴화(non patterned) 층일 수 있다. 제 1 폴리실리콘 층(110)은 예를 들면 약 0.03 내지 0.15㎛의 두께를 가질 수 있다.
제 1 폴리실리콘 층(110)의 증착에 앞서, 영역들(1 내지 3)에서의 게이트 산화물 층(100)의 형성이 선행될 수 있을 것이다. 성장된 게이트 산화물 층(100)의 두께는 예를 들면 기판(4)의 표면에 걸쳐서 다를 수 있으며, 예를 들면 메모리 영역(1)과 고 전압 영역(2)에서 65 Å(옹스트롬)의 얇은 게이트 전극일 수 있고, 다른 형태의 논리 디바이스들의 논리 영역(3)에서는 다른 두께, 예를 들면 각각 25 Å 및 65Å의 두께를 가질 수 있다.
도 1a에 도시된 바와 같이, 제 1 폴리실리콘 층(110)은 메모리 영역(1)에서는 제거되고 다른 영역들(2, 3)에서는 보존될 수 있다. 제 1 폴리실리콘 층(110)은 예를 들면, 제 1 폴리실리콘 층(110)이 보존되어야하는 상기 논리 영역(3) 및/또는 고 전압 영역(2)과 같은 영역들에서는 제 1 폴리실리콘 층(110) 위에 보호층(115)을 제공하고, 제 1 폴리실리콘 층(110)이 제거되어야 하는 상기 활성 영역(112)과 같은 영역(들)에서는 제 1 폴리실리콘 층(110)을 에칭 매체에 노출시킴으로써 에칭될 수 있다. 게이트 산화물 층(100)은 노출된 영역들, 예를 들면 메모리 영역(1)에 있을 수 있으며, 활성 구역(112)을 에칭에 대해 보호하는 에칭 정지 층으로서 작용한다.
예를 들면 보호층(115)은, 예를 들면 스피닝(spinning) 또는 기타 적절한 기술에 의해 기판(4) 및 제 1 폴리실리콘 층(110) 상에 증착되고, 제거되어야 할 부분들 위에서 레지스트가 제거되도록 포토리소그래피 또는 기타 기술들을 사용하여 패터닝되는 포토-레지스트 층일 수 있다. 제 1 폴리실리콘 층(110)의 제거에 이어서, 보호층(115)은 이후, 예를 들면 보호층을 적절한 용제 또는 드라이 레지스트(dry resist) 스트리핑 매체에서 용해시킴으로써 적절한 스트리핑(stripping) 매체를 사용하여 스트리핑 공정에서 제거될 수 있다.
도 1b에 도시된 바와 같이, 기판(4) 및/또는 제 1 폴리실리콘 층(110)의 상면은 메모리 영역(1)에서 트랜지스터들을 위한 게이트 산화물로서 작용하게 될 터널 산화물 층(113)을 형성하도록 산화될 수 있다. 예를 들면, 산화물 층은 10 nm 미만, 예를 들면 8.5 nm의 두께를 가질 수 있다. 예를 들면, 메모리 영역(1)에서는 기판(4)의 상면이 제 1 폴리실리콘 층(110)의 제거 이후 산화될 수 있다. 논리 영역(3) 및/또는 고 전압 영역(2)에서는 제 1 폴리실리콘 층(110)의 상면도 동시에 산화되어 이들 영역(2, 3)에 산화물 층을 형성할 수 있다. 도 1b에 도시된 바와 같이, 제 2 폴리실리콘 층(114)은 산화물 층(113)의 형성 이후에 증착될 수 있다. 제 2 폴리실리콘 층(114)은 예를 들면, 메모리 영역(1), 고 전압 영역(2) 및 논리 영역(3)에 증착되는, 균일한 두께의 예를 들면 약 0.03 내지 0.15㎛ 두께의 비패턴화 층일 수 있다. 제 2 폴리실리콘 층(114)은 예를 들면 산화물 층(113)의 상부에 증착될 수 있다. 따라서, 메모리 영역(1)에 기판(4), 산화물 층(113) 및 제 2 폴리실리콘 층(114)의 적층체가 형성된다. 제 1 폴리실리콘 층(110)이 잔류하는 구역들, 예를 들면 논리 영역(3)과 고 전압 영역(2)에는 기판(4), 게이트 산화물 층(100), 제 1 폴리실리콘 층(110), 산화물 층(113) 및 제 2 폴리실리콘 층(114)의 적층체가 형성된다.
제 2 폴리실리콘 층(114)은 예를 들면, 상이한 비휘발성 메모리 디바이스들의 플로팅 게이트들을 서로 분리시키도록 패터닝될 수 있다. 도 1b에 도시된 바와 같이, 제 2 폴리실리콘 층(114) 위에는, 메모리 영역(1) 내의 플로팅 게이트 구조들의 위치와 같은 소망 위치에서 제 2 폴리실리콘 층(114)을 보존하기 위해, 패터닝된 레지스트 층(116)(또는 기타 보호층)이 제공될 수 있으며, 제 2 폴리실리콘 층(114)은 레지스트 층(116)에 의해 커버되지 않는 위치들에서 제거될 수 있다. 포토 레지스트 층(116) 이전에, 반사 방지 코팅(ARC: Anti reflective coating) 층이 증착될 수 있다.
예를 들면, 제 2 폴리실리콘 층(114)은 쉘로우 트렌치 분리(shallow-trench isolation; STI)(117) 영역에서 STI(117)의 산화물에 도달할 때까지 에칭될 수 있다. 고 전압 영역(2)이나 논리 영역(3)에서와 같이 제 2 폴리실리콘 층(114)이 패터닝된 레지스트 층(116)에 의해 커버되지 않는 경우, 제 2 폴리실리콘 층(114)은 적절한 에칭 매체에 노출될 수 있다. 이들 영역에서, 제 2 폴리실리콘 층(114)은 예를 들면 산화물 층(113)의 상면이 노출될 때까지 에칭될 수 있다. 이들 영역(2, 3)에서, 산화물 층(113)은 제 1 폴리실리콘 층(110)을 에칭으로부터 보호하기 위해 에칭 정지 층으로서 작용한다. 층(116)은 이후 예를 들면 적절한 용제 또는 드라이 레지스트 스트리핑 매체에서 용해됨으로써 적절한 스트리핑 매체를 사용하여 제거될 수 있다.
도 1c에 도시된 바와 같이, 플로팅 게이트 전기층의 위에는 격리 층이 형성될 수 있으며(본 예에서 이는 제 2 폴리실리콘 층(114)에 의해 형성됨), 이는 메모리 영역(1)에서 플로팅 게이트를 제어 게이트로부터 분리시킬 것이다. 예를 들면, 패터닝된 레지스트 층(116)의 제거 이후에, 메모리 영역(1)에서와 같은 소망 위치에 통상 산화물/질화물/산화물(Oxide/Nitride/Oxide) 또는 ONO 층(118)으로 지칭되는 실리콘산화물/실리콘질화물/실리콘산화물(Siliconoxide/Siliconnitride/Siliconoxide) 층들(예를 들면, SiO2/Si3N4/SiO2)의 적층체가 제공될 수 있다. 상기 ONO 층(118)은 예를 들면 산화물/질화물/산화물 층들의 두께 비율이 6:5:5인, 예를 들면 약 16 nm의 두께일 수 있다. ONO 층(118)은 예를 들면 영역들(1 내지 3) 전체에 증착될 수 있으며, 고 전압 영역(2)에서와 같은 소망 위치에서 에칭 제거될 수 있다. 예를 들면, 소망 위치에서 ONO 층(118)을 보존하기 위해 레지스트 층(119) 또는 기타 보호층이 제공될 수 있으며, 레지스트 층(119)에 의해 커버되지 않는 부분들은 에칭 매체에 노출될 수 있다. 도시된 예에서는, 예를 들면, 고 전압 산화물을 성장시키기 위해 고 전압 영역(2)에서 ONO 층(118) 및 제 1 폴리실리콘 층(110)을 제거하는 단계에서 레지스트 층(119)이 사용된다.
도 1d에 도시된 바와 같이, 고 전압 영역(2)에는 예를 들면 25 nm 두께의 고 전압 산화물 층(120)이 제공될 수 있다. 고 전압 산화물 층(120)은 예를 들면 고 전압 게이트 유전체로 형성될 수 있으며, 이는 고 전압 FET들의 채널을 그 게이트로부터 분리시킨다. 고 전압 산화물 층(120)은 예를 들면, 고 전압 영역(2)에서의 예를 들면, 에칭에 의한 ONO 층(118), 산화물 층(113) 및 제 1 폴리실리콘 층(110)의 제거 이후에 제공될 수 있다. 산화물 층(100)은 에칭 정지 층으로서 작용할 것이다. 레지스트 층(119)은 이후, 예를 들면 적절한 스트리핑 매체를 사용하여 제거될 수 있다.
플로팅 게이트 구조의 형성 이후에, 제어 게이트 구조가 상기 플로팅 게이트 구조와 적층 구조로 제공될 수 있다. 예를 들면, 제어 게이트 구조가 제공될 메모리 영역(1)의 부분들에는, 게이트 재료 층이 제공될 수 있다. 예를 들면, 도 1e에 도시된 바와 같이, 제 3 폴리실리콘 층(121) 또는 기타 적절한 게이트 재료 층이 증착될 수 있다. 제 3 폴리실리콘 층(121)은 예를 들면 0.03 내지 0.15㎛의 두께를 가질 수 있다. 도 1e에 도시된 바와 같이, 제 3 폴리실리콘 층(121)은 예를 들면 고 전압 영역(2) 및 논리 영역(3)과 같은 다른 영역들에도 증착될 수 있다.
폴리실리콘 층(121)은 메모리 영역(1)에서 패터닝될 수 있다. 예를 들면, 제 3 폴리실리콘 층(121) 위에는, 비정질 탄소 층(122), 및 TEOS(Tetra-ethyl-ortho-silicate) 하드 마스크 층(123)과 같은 DARC(Dielectric Anti Reflective Coating) 또는 반사 방지 캐핑(Antireflective capping) 층이 증착될 수 있다. 비정질 탄소 층(122)은 예를 들면 300 nm의 두께를 가질 수 있다. 탄소 층(122)은 예를 들면 탄소원(carbon source)을 포함하는 가스 혼합물의 화학 기상 증착(CVD)에 의해 증착될 수 있다. TEOS 층(123)은 예를 들면 20 nm의 두께를 가질 수 있다. TEOS 층(123)은 레지스트 층(124)으로 커버될 수 있다. TEOS 층(123), 비정질 탄소 층(122), 제 3 폴리실리콘 층(121), ONO 층(118) 및 제 2 폴리실리콘 층(114)을 메모리 영역(1)과 같은 소망 영역들에서 에칭 매체에 노출시키기 위해 레지스트 층(124)은 상기 메모리 영역(1)과 같은 소망 영역들에서 패터닝될 수 있다. 따라서, 예를 들면, 상이한 제어 게이트들 사이의 분리가 이루어질 수 있다. 도 1f에 도시된 바와 같이, 비정질 탄소 층(122)과 TEOS 층(123)은 이후, 예를 들면 적절한 스트리핑 유체를 사용하거나 드라이 스트리핑 공정을 사용하여 제거될 수 있다.
도 1g에 도시된 바와 같이, 이후 제 3 폴리실리콘 층(121)은 소망 영역들에서 제거될 수 있다. 예를 들면, 논리 영역(3)에서 제 3 폴리실리콘 층(121)은 완전히 제거될 수 있는 반면, 고 전압 영역(2) 또는 메모리 영역(1)에서 제 3 폴리실리콘 층(121)은 구조를 패터닝하기 위해 국소적으로 제거될 수 있다. 예를 들면, 고 전압 영역(2)에서는 고 전압 게이트 구조가 제 3 폴리실리콘 층(121)에 패터닝될 수 있으며, 메모리 영역(1)에서는 (본 예에서 플로팅 게이트 재료를 형성하는 제 2 폴리실리콘 층(114)에 대한 접점들을 제공하기 위한) 폴리실리콘 층(121)을 통한 통로들이 제 3 폴리실리콘 층(121)(본 예에서 제어 게이트 재료를 형성함)에 패터닝될 수 있다. 제 3 폴리실리콘 층(121) 상에는 예를 들면 레지스트 층(125)이 제공되어 패터닝될 수 있으며, 따라서 제 3 폴리실리콘 층(121)은 제 3 폴리실리콘 층(121)이 제거되어야 하는 영역들에서 노출된다. 도 1h에 도시된 바와 같이, 예를 들면 폴리실리콘 층(121)이 노출되는 메모리 영역(1)의 부분들에서, 폴리실리콘 층(121)은 ONO 층(118)의 바닥 산화물(126)이 노출될 때까지 에칭될 수 있다. 고 전압 영역(2)에서, 예를 들면, 제 3 폴리실리콘 층(121)은 고 전압 게이트 구조들을 형성하기 위해, 고 전압 산화물 층(120)이 노출될 때까지 그것이 노출되는 부분들에서 에칭될 수 있다. 논리 영역(3)에서, 폴리실리콘 층(121)은 ONO 층(118)의 바닥 산화물(126)이 노출될 때까지 에칭될 수 있다.
도 1i에 도시된 바와 같이, 논리 디바이스들용 게이트 구조들을 생성하기 위해 레지스트 층(128) 또는 기타 보호층이 논리 영역(3)에 제공되어 패터닝될 수 있다. 도 1i에 도시된 바와 같이, 레지스트 층(128)은 예를 들면 반사 방지 코팅(ARC) 층(127A) 및/또는 하드 마스크 층(127B) 위에 증착될 수 있다. 레지스트 층(128)에 의해 커버되지 않는 노출된 부분들은 예를 들면 에칭될 수 있다. 예를 들면, 도 1i의 예에서, 논리 영역(3)의 노출된 부분들은 상이한 게이트 구조들을 논리 영역(3)에서 상호 분리시키기 위해 게이트 산화물 층까지 에칭된다. 이후, 레지스트 층(128), 반사 방지 코팅(ARC) 층(127A) 및/또는 하드 마스크 층(127B)은 제거될 수 있으며, 그 결과 도 1j에 도시된 바와 같이 논리 디바이스들의 게이트 구조들이 얻어진다.
도 2 내지 도 4를 참조하면, 논리 게이트 구조는 예를 들면 하나 이상의 게이트 재료 층들을 증착하고 게이트 재료 층들을 논리 게이트 구조(31)에 패터닝함으로써 형성될 수 있다. 게이트 재료는 도 1a 내지 도 1j를 참조하여 설명한 바와 같이, 예를 들면 폴리실리콘 층(110)을 구비할 수 있다. 그러나, 게이트는 대안적으로 다른 형태의 게이트 재료의 것일 수 있거나, 및/또는 둘 이상의 재료 층들을 구비할 수 있다.
도 2a에 도시된 바와 같이, 게이트 재료 층들이 증착되어 있고 제어 게이트 구조(15)가 형성되어 있을 때, 예를 들면 레지스트 층(128)이 제공되어 도 1i에 도시된 국면(phase)에서 패터닝되기 전에, 충전 재료 층(130)이 메모리 영역(1)과 논리 영역(3) 위에 (그리고 존재할 경우, 고 전압 영역(2) 위에) 증착될 수 있다. 도 2b에 도시된 바와 같이, 충전 재료 층(130)은 이후, 충전 재료 층(130)의 두께를 적어도 하나 이상의 게이트 재료 층들의 상면(34)이 노출될 때까지 감소시킴으로써 부분 제거될 수 있다. 그로 인해, 메모리 영역(1)과 논리 영역(3) 사이의 지형의 불균일성이 감소될 수 있다. 따라서, 예를 들면 그 주변 영역들(P)에서의 피팅(pitting)으로 인한, 메모리 디바이스들에 대한 손상 위험이 감소될 수 있다. 또한, 충전 재료는 처리 단계들의 흐름의 완전한 점검을 요하지 않고 증착(및 제거)될 수 있다.
충전 재료 층(130)은, 적층체 및 게이트 재료 층들을 온전하게 남겨둔 채로 충전 재료 층(130)의 소정 부분을 선택적으로 제거하는 적절한 공정을 사용하여 부분 제거될 수 있다.
도시된 바와 같이, 충전 재료는 논리 영역(3)과 고 전압 영역들(2)에서의 빈 공간들을 충전하였다. 따라서, 부분 제거 이후, 이 공간들과 적층체의 정상 사이의 높이 차이가 감소된다. 도 2의 예에서, 충전 재료의 두께는 상면(34)이 막 노출될 때까지 기판에 걸쳐서 다소 균일하게 감소된다. 따라서, 부분 제거 이후에, 고 전압 영역(2)과 논리 영역(3)은 매우 낮은 지형을 가지며 다소 편평하다. 또한, 메모리 영역(1) 내의 적층체들 사이의 트렌치(trench)들은 충전 재료(130)에 의해 충전되며, 충전 층(130)의 부분 제거 이후 트렌치들과 적층체들의 정상 사이의 높이 차이도 감소한다.
도 2a 내지 도 2e의 예에서, 충전 재료 층(130)은 하드 마스크 층(127) 상에 증착된다. 하드 마스크 층(127)은 게이트 재료 층, 예를 들면 논리 영역(3)에서의 제 1 폴리실리콘 층(110) 또는 고 전압 영역(2)에서의 제 3 폴리실리콘 층(121) 위에 및 메모리 영역(1)에서의 제어 게이트 구조(15) 상에 증착될 수도 있다. 도시된 바와 같이, 충전 재료 층(130)은 따라서 플로팅 게이트 구조(14)와 제어 게이트 구조(15)의 적층체를 커버하고 논리 영역(3)에서의 게이트 재료 층들을 커버할 수 있다.
도시된 바와 같이, 충전 재료 층(130)은 따라서 게이트 재료 층들 위에서뿐 아니라 플로팅 게이트 구조(14)와 제어 게이트 구조(15)의 적층체 위에서 제거될 수 있는 한편, 메모리 영역(1)에서 충전 재료 층(130)의 일부는 적층체들 사이의 트렌치들에 잔류하고 고 전압 영역(2) 및 논리 영역(3)에서 게이트 재료 층들에 인접한 공간들은 충전 재료층(130)에 의해 (부분적으로) 충전된다. 도 2b에 도시된 바와 같이, 적층체(들) 사이의 트렌치들에서의 충전 층의 잔류 두께는 게이트 재료 층들에 이웃하는 공간들에서의 두께를 초과할 수 있으며, 예를 들면 적층체들의 높이보다 작지만 게이트 재료 층들의 두께보다 클 수 있다.
충전 재료 층(130)의 증착 이후, 충전 재료는 추가 처리를 겪을 수 있다. 예를 들면, 후처리에 대한 내성을 증가시키기 위해, 예를 들면 후처리 온도들에 대한 내성을 증가시키도록 충전 재료를 경화시키기 위해 경화가 실시될 수 있다.
도 3a의 예에 도시된 바와 같이, 상면(34)은 예를 들면 게이트 재료 층(예를 들면, 본 예에서는 제 1 폴리실리콘 층)(110) 자체일 수 있거나, 또는 도 2 및 도 4에 도시된 바와 같이, 게이트 재료 층(31)을 커버하는 층(127, 133)일 수 있다. 게이트 재료 층(110)을 커버하는 층은 예를 들면 하드 마스크 층(127)일 수 있거나, 예를 들면 도 4에 도시한 경우에서와 같이, TEOS 하드 마스크 또는 (무기) 반사 방지 코팅(예를 들면 DARC, Dielectric Anti Reflective Coating) 층(133)일 수 있다. 게이트 재료 층(110)을 커버하는 층은 예를 들면 충전 재료 층(130)이 도포되기 전에 제공될 수도 있다.
충전 재료 층(130)의 감소 이후, 논리 게이트 구조(31)는 게이트 재료 층(110)으로부터 형성될 수도 있다. 예를 들면 도 2c에 도시된 바와 같이, 상면(34)이 커버되도록 하나 이상의 게이트 재료 층들 상에 포토-레지스트 층(132)이 증착될 수 있다. 예를 들면, 포토-레지스트 층(132)은 전체 웨이퍼 영역에 걸쳐서 도포될 수 있다. 포토-레지스트 층(132)은 예를 들면 메모리 영역(1), 고 전압 영역(2) 및 논리 영역(3)의 상면을 커버할 수 있다. 포토-레지스트 층(132)은 도 2c에 도시된 바와 같이 상면(34)의 부분들이 노출되도록 논리 영역(3)에 패터닝될 수 있다.
도 2c에 도시된 바와 같이, 포토-레지스트 층(132)을 증착하기 전에, 반사 방지 코팅 층(ARC)(131)이 증착될 수도 있다. 예를 들면, 충전 재료 이전에 ARC가 전혀 증착되지 않았을 때는, BARC(bottom anti-reflective coating) 또는 DARC(dielectric ARC)층이 증착될 수도 있다. ARC 층(131)은 예를 들면 충전 재료 층(130)의 잔여부의 상면 및 노출된 상면(34) 상에 증착될 수 있다. ARC 층(131)은 논리 영역(3)에서의 상면들에 그리고 메모리 영역(1) 및 고 전압 영역(2)에서와 같은 다른 부분들에 증착될 수 있다.
포토-레지스트 층(132)은 논리 영역(3)에서의 상면(34)의 부분들이 노출되도록 패터닝될 수 있고, 게이트 재료 층은 상면이 노출되는 영역들에서 적어도 부분적으로 제거될 수 있다. 도 2d에 도시된 경우에서와 같이, 상면을 형성하는 제 1 층, 본 예에서 ARC 층(131), 및 상면(34)과 게이트 재료 층(31) 사이의 다른 층들(127)이 제거될 수 있다. 예를 들면, BARC 층(131)과 하드 마스크 층(127)은 상면(34)이 노출되는 위치들에서 제거될 수 있다.
도 2e에 도시된 바와 같이, 이후 충전 재료 층(130), ARC 층(131), 및 포토-레지스트 층(132)이 제거될 수 있다. 예를 들면, 충전 재료 층(130), ARC 층(131), 및 포토-레지스트 층(132)은 드라이 레지스트 스트리핑 매체 또는 적절한 용매 액체와 같은 적절한 스트리핑 매체에 노출될 수 있다.
도 2e에 도시된 바와 같이, 이 결과 게이트 재료는 포토-레지스트 층(132)에 의해 커버된 영역들에서 하드 마스크 층(127)에 의해 커버될 수 있다. 마스크 층(127)에 의해 커버되지 않는 논리 영역(3)에서의 게이트 재료의 부분들은 이후 에칭 매체에 노출될 수 있으며, 그 결과 게이트 재료는 이들 노출된 부분들(137)에서 제거되고 따라서 도 1j를 참조하여 설명한 바와 같이 분리된 게이트 구조들이 얻어질 수 있다. 마스크 층(127)은 이후 제거될 수 있다. 예를 들면 마스크 층을 드라이 레지스트 스트리핑 매체 또는 적절한 용매 액체와 같은 적절한 스트리핑 매체에 노출시킴으로써 제거될 수 있다.
충전 재료 층은 임의의 적합한 충전 재료일 수 있다. 충전 재료는 예를 들면 포토-레지스트 또는 유전체 수지, 또는 임의의 종류의 SOD(스핀 온 유전체(spin on dielectric)) 또는 폴리머들로 제조될 수 있다. 예를 들면, 수은-증기 램프로부터의 1-라인에서의 빛에 대해 민감한 포토-레지스트가 적절한 형태의 포토-레지스트인 것으로 밝혀졌다.
도 3a에 도시된 바와 같이, 예를 들면, 유전체 수지 층(130')이 충전 재료로서 사용될 수 있다. 적절한 유전체 수지는 The Dow Chemical Company에 의해 상표명 SiLK로 판매 중인 유전체 수지인 것으로 밝혀졌다. 도 3b에 도시된 바와 같이, 유전체 수지 층(130')의 두께를 감소시킨 후, 예를 들면 비정질 탄소 또는 기타 하드 마스크의 층(134)이 증착될 수 있다. 비정질 탄소 층(134)의 정상에는, DARC(dielectric antireflective coating)가 도포된다. 도 3b를 참조하면, DARC 층(135)의 정상에 포토 레지스트 층(136)이 증착될 수 있다. 포토 레지스트 층(136)은 소망 영역에서, 예를 들면 논리 영역(3)에서 및 이어서 포토 레지스트(136)에 의해 커버되지 않는 부분들에서 패터닝될 수 있으며, 하나 이상의 층들이 에칭 제거될 수 있다. 예를 들면, DARC 층(135) 및/또는 비정질 탄소 층(134) 및/또는 게이트 재료 층은 제거될 수 있다. 잔여 포토 레지스트(136), DARC(135), 비정질 탄소(134) 및 충전 재료(130')는 이후 드라이 레지스트 스트리핑과 같은 적절한 처리를 사용하거나 적절한 용제를 사용하여 제거될 수 있다.
이상의 명세서에서, 본 발명은 그 실시예들의 특정 예들을 참조하여 설명되었다. 그러나, 첨부된 청구항들에 나타나있는 발명의 광범위한 정신 및 범주를 벗어나지 않는 다양한 수정들 및 변경들이 이루어질 수 있음은 명백할 것이다. 예를 들면, 본 명세서에 기재된 반도체 기판은 갈륨 비소, 실리콘 게르마늄, SOI(silicon-on-insulator), 실리콘, 단결정 실리콘 등 및 그 조합들과 같은 임의의 반도체 재료 또는 재료들의 조합들일 수 있다. 또한, 패터닝된 포토-레지스트들 대신에, 패터닝될 수 있는 재료들의 다른 보호 층들이 사용될 수 있으며 이는 각각의 재료에 의해 커버되는 층들을 예를 들면 에칭 매체에 대해 보호한다. 추가로, 보호층들은 포토-리소그래피, 전자빔 리소그래피 또는 기타 적절한 패터닝 기술들과 같은 임의의 적절한 패터닝 기술을 사용하여 패터닝될 수 있다.
그러나, 다른 수정예들, 변형예들 및 대체예들도 가능하다. 따라서 명세서들 및 도면들은 제한적인 의미가 아니라 예시적인 의미로 해석되어야 한다.
청구항들에서, 괄호 사이에 기재된 임의의 참조 부호들은 청구항을 제한하는 것으로 해석되지 않아야 한다. '포함하는'이란 단어는 청구범위에 열거된 것들 이외의 다른 요소들 또는 단계들의 존재를 배제하지 않는다. 또한, 부정관사는 '단지 하나'에 제한되는 것으로 해석되지 않아야 하며, 대신에 '적어도 하나'를 의미하도록 사용되고, 복수를 배제하지 않는다. 또한, 청구항들에서 "적어도 하나" 및 "하나 이상"과 같은 도입구들의 사용은, 동일 청구항이 "하나 이상" 또는 "적어도 하나"와 같은 도입구들을 포함하고 "a" 또는 "an"과 같은 부정관사들을 포함할 때에도, 부정관사들 "a" 또는 "an"에 의한 다른 청구항 요소의 도입이 이러한 도입된 청구항 요소를 포함하는 임의의 특정한 청구항을 이러한 요소를 단지 하나 포함하는 발명들로 제한한다는 의미로 해석되지 않아야 한다. 이는 부정관사들의 사용에 있어서도 마찬가지이다. 달리 언급되지 않는 한, "제 1" 및 "제 2"와 같은 용어들은 이러한 용어들이 기술하는 요소들을 자의적으로 식별하기 위해 사용된다. 따라서, 이들 용어는 이러한 요소들의 시간적 또는 기타 우선순위를 나타내도록 반드시 의도되지는 않는다. 단지 특정한 수단들이 서로 다른 청구항들에서 인용된다는 사실이, 이들 수단의 조합이 유리하게 사용될 수 없음을 나타내는 것은 아니다.
1: 메모리 영역 2: 고 전압 영역
15: 제어 게이트 구조 31: 논리 게이트 구조
34: 상면 110, 121: 폴리실리콘 층
127: 하드 마스크 층 128: 레지스트 층
130: 충전 재료 층 131: 반사 방지 코팅 층
131': 유전체 수지 층 132: 포토-레지스트 층

Claims (10)

  1. 기판 상에 반도체 디바이스를 제조하는 방법에 있어서:
    상기 기판의 메모리 영역에 비휘발성 메모리를 형성하는 단계를 포함하고, 상기 기판 상에서의 상기 비휘발성 메모리의 형성은 플로팅 게이트 구조(floating gate structure) 및 상기 플로팅 게이트 구조와 적층 구조에 있는 제어 게이트 구조(control gate structure)를 상기 메모리 영역에 형성하는 단계를 포함하는, 상기 방법은:
    상기 기판의 논리 영역에 적어도 하나의 게이트 재료 층을 형성하는 단계;
    상기 제어 게이트 구조 및 상기 게이트 재료 층의 형성 후, 상기 논리 영역 및 상기 메모리 영역 위에 충전 재료 층을 증착하는 단계;
    상기 논리 영역에서 적어도 하나의 상기 게이트 재료 층의 상면이 적어도 노출될 때까지, 상기 논리 영역 및 상기 메모리 영역에서의 상기 충전 재료 층의 두께를 감소시킴으로써, 상기 충전 재료 층을 부분적으로 제거하는 단계; 및
    상기 논리 영역에 논리 디바이스들을 형성하는 단계로서, 상기 논리 디바이스들 형성 단계는 상기 게이트 재료 층으로부터 논리 게이트 구조를 형성하는 단계를 포함하는, 상기 논리 디바이스들 형성 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 재료 층으로부터 상기 논리 게이트 구조를 형성하는 단계는,
    상기 논리 영역 및 상기 메모리 영역에 포토-레지스트(photo-resist) 층을 증착하는 단계;
    상기 상면의 부분들이 노출되도록 상기 논리 영역에서 상기 포토-레지스트 층을 패터닝(patterning)하는 단계; 및
    상기 상면이 노출되는 곳에서 상기 게이트 재료 층을 적어도 부분적으로 제거하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 게이트 재료 층으로부터 논리 게이트를 형성하는 단계는 상기 포토-레지스트 층을 증착하기 전에, 상기 충전 재료 층의 잔여부 상에 및 상기 노출된 상면 상에 반사-방지 코팅 층을 증착하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  4. 제 2 항에 있어서,
    상기 상면이 노출되는 곳에서, 상기 게이트 재료 층과 상기 상면 사이의 하나 이상의 층들을 제거하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 충전 재료 층을 증착하기 전에, 상기 제어 게이트 구조 및 상기 게이트 재료의 적어도 하나의 층 상에 하드 마스크를 증착하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 게이트 재료 층으로부터 상기 논리 게이트 구조를 형성하는 단계는 상기 게이트 재료 층을 패터닝하는 단계를 포함하고,
    상기 방법은 상기 게이트 재료 층의 패터닝 후에 유체를 이용하여 상기 충전 재료 층을 제거하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 충전 재료 층은 포토-레지스트, 유전체 수지, 스핀 온 유전체(spin on dielectric; SOD), 유기 폴리머(organic polymer)로 구성되는 그룹 내의 하나 이상의 재료들로 만들어지는, 반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 게이트 재료 층으로부터 상기 논리 게이트를 형성하는 단계는,
    상기 충전 재료 층의 잔여부 상에 및 상기 노출된 상면 상에 비정질 탄소 층을 증착하는 단계;
    유전체 반사-방지 코팅 층을 증착하는 단계; 및
    포토 레지스트 층을 증착하는 단계 중 하나 이상의 단계들을 포함하는, 반도체 디바이스 제조 방법.
  9. 제 1 항에 있어서,
    상기 기판 상에 고전압 디바이스들을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  10. 제 1 항에 청구된 반도체 디바이스 제조 방법으로 획득가능한 반도체 디바이스.
KR1020107002371A 2007-08-01 2007-08-01 반도체 디바이스를 제조하는 방법 및 이 방법으로 획득가능한 반도체 디바이스 KR101374579B1 (ko)

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