KR20080094249A - 비휘발성 기억 장치의 제조 방법 - Google Patents

비휘발성 기억 장치의 제조 방법 Download PDF

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김광수
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Abstract

비휘발성 기억 장치의 형성 방법이 제공된다. 이 방법은 반도체 기판 상에 도전막 및 하드 마스크막을 형성하는 단계, 하드 마스크막 및 도전막을 패터닝하여,제 1 활성영역들을 가로질러 제 1 활성영역들을 소오스 영역들과 드레인 영역들로 나누는 복수개의 평행한 워드 라인들을 형성하는 단계, 소오스 영역들 사이의 소자분리막, 워드 라인 상부의 하드 마스크막 및 주변영역의 하드 마스크막을 제거하는 단계; 및 주변영역의 도전막을 패터닝하여 주변 게이트 패턴을 형성하는 단계를 포함한다.
Figure P1020070038419
하드마스크, 공통 소오스 영역, 노어 플래시 기억 장치

Description

비휘발성 기억 장치의 제조 방법{METHOD OF FABRICATING NON-VOLATILE MEMORY DEVICE}
도 1은 본 발명의 실시예에 따른 비휘발성 기억 장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예에 따른 비휘발성 기억 장치를 설명하기 위해 도 1에 도시된 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선,및 Ⅲ-Ⅲ'선으로 자른 단면도이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 비휘발성 기억 장치의 제조 방법을 설명하기 위해 도 1에 도시된 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선,및 Ⅲ-Ⅲ'선으로 자른 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 비휘발성 기억 장치의 제조 방법에 관한 것이다.
비휘발성 기억 장치는 디램 이나 에스램에 비해 단위 셀의 수평구조가 단순하여 셀 어레이의 집적도가 높은 이점이 있다. 플래시 기억 장치인 경우, 셀 트랜지스터의 수평 구조는 모스 트랜지스터의 구조를 가진다. 셀 트랜지스터의 집적도 가 보다 더 향상되도록, 비휘발성 기억 장치는 셀 어레이 내에 형성되는 콘택 패턴의 수를 대폭 감소하여 콘택 패턴을 위한 공간 및 콘택 패턴과 게이트 패턴 간의 이격 공간을 줄이고 있다.
비휘발성 기억 장치의 셀 어레이에서, 소오스 영역들은 게이트 패턴과 평행하게 신장된 공통 소오스 구조를 가진다. 따라서, 게이트 패턴들 사이의 소오스 영역의 폭을 최소화하고 셀 어레이의 일부 영역에서만 소오스 영역을 확장하여 콘택 패턴이 접속되도록 함으로써 셀 어레이의 면적을 대폭 축소할 수 있었다.
한편, 반도체 장치의 동작속도를 향상시키기 위해서 반도체 금속화 공정, 예컨대 실리사이드화 공정이 도전 패턴에 적용될 수 있다. 그러나, 하드 마스크를 사용하여 도전 패턴을 형성하는 경우 도전 패턴 상에 잔존하는 하드 마스크 때문에 금속 실리사이드를 형성하는데 어려움이 있다. 예를 들면, 노어 플래시 기억 장치의 경우, 셀 영역의 제어 게이트 전극 상에 잔존하는 하드 마스크로 인해 금속 실리사이드가 제어 게이트 전극의 상면 일부에 형성될 수 있다. 게다가, 노어 플래시 셀을 구동시키는 트랜지스터등이 형성되는 주변 영역의 게이트 전극 상면을 덮는 하드 마스크로 인해 금속 실리사이드가 형성되지 못할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 도전막의 금속화 공정 이전에 도전막 상부의 하드 마스크막을 용이하게 제거할 수 있는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 비휘발성 기억 장치의 워드 라인 및 주변 게이트 패턴 상부의 하드 마스크막을 제거하는 방법을 제공하는데 있 다.
상기 기술적 과제를 달성하기 위하여 본 발명은 비휘발성 기억 장치의 제조 방법을 제공한다. 이 방법은 반도체 기판에 셀 영역 및 주변 영역을 정의하는 단계; 상기 셀 영역에 복수개의 제 1 활성영역들을 한정하고, 상기 주변 영역에 제 2 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체 기판 상에 도전막 및 하드 마스크막을 형성하는 단계; 상기 하드 마스크막 및 상기 도전막을 패터닝하여, 상기 제 1 활성영역들을 가로질러 상기 제 1 활성영역들을 소오스 영역들과 드레인 영역들로 나누는 복수개의 평행한 워드 라인들을 형성하는 단계; 상기 소오스 영역들 사이의 소자분리막, 상기 워드 라인 상부의 하드 마스크막 및 상기 주변영역의 하드 마스크막을 제거하는 단계; 및 상기 주변영역의 도전막을 패터닝하여 주변 게이트 패턴을 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 소자분리막 및 상기 하드 마스크막을 제거하는 단계는: 상기 소오스 영역들 사이의 소자분리막, 상기 워드 라인 상부의 하드 마스크막 및 상기 주변영역을 하드 마스크막을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 노출된 소자분리막 및 하드 마스크막을 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 포토레지스트 패턴을 형성하는 단계는: 상기 워드 라인들 사이에 상기 워드 라인과 평행하게 배치되어 상기 드레인 영역들, 상기 드레인 영역들 사이의 소자분리막 및 양측의 워드 라인들의 일부를 덮은 포토 레지스트막을 형성하는 단계; 및 상기 포토레지스트막을 부분 에슁하여 상기 워드 라인 상부의 하드 마스크막을 노출시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 소자분리막 및 상기 하드 마스크막은 상기 도전막 패턴 및 상기 반도체 기판에 대해 식각선택성을 갖는 물질로 형성할 수 있다. 상기 소자분리막 및 상기 하드 마스크막을 실리콘 산화막일 수 있다.
본 발명의 실시예에 따르면, 상기 소자분리막 및 상기 하드 마스크막을 제거하는 단계에서, 상기 워드 라인들과 평행하게 반도체 기판이 노출된 공통소오스 영역이 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 워드 라인 및 상기 주변 게이트 패턴의 도전막들을 금속화하는 단계가 더 포함될 수 있다. 상기 금속화하는 단계는: 상기 워드 라인들 및 상기 주변 게이트 패턴의 측벽들을 덮는 스페이서 패턴을 형성하는 단계; 및 상기 스페이서 패턴을 금속화 방지막으로 사용하여 상기 워드 라인 및 상기 주변 게이트 패턴을 금속화하는 단계를 포함할 수 있다. 상기 금속화 단계에서: 상기 제 1 활성영역 및 상기 제 2 활성영역의 일부도 금속화할 수 있다. 상기 금속화 단계는 코발트를 사용할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역 들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 비휘발성 기억 장치를 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예에 따른 비휘발성 기억 장치를 설명하기 위해 도 1에 도시된 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'선으로 자른 단면도이다. C는 셀 영역이고, P는 주변영역일 수 있다. 셀 영역(C)은 제 Ⅰ영역 및 제 Ⅱ 영역을 포함하고, 주변 영역(P)은 Ⅲ 영역을 포함한다. 상기 Ⅰ영역은 Ⅰ-Ⅰ'선으로 자른 단면 영역이고, 상기 제 Ⅱ 영역은 Ⅱ-Ⅱ' 선으로 자른 단면 영역이다. 상기 제 Ⅲ 영역은 Ⅲ-Ⅲ'선으로 자른 단면 영역이다.
도 1 및 도 2를 참조하면, 셀 영역(C) 및 주변 영역(P)을 포함하는 반도체 기판(100)을 제공한다. 상기 셀 영역(C)의 반도체 기판(100)에 형성된 셀 소자 분리막(102)이 제 1 활성영역(101)을 한정한다. 상기 주변 영역(P)의 반도체 기판(100)에 형성된 주변 소자 분리막(152)이 제 2 활성영역(151)을 한정한다. 상기 제 1 활성영역(101) 상에 셀 게이트 절연막(104)이 형성되어 있다. 상기 제 2 활성영역(151) 상에 주변 게이트 절연막(154)이 형성되어 있다.
상기 셀 영역(C)의 반도체 기판(100) 상에 형성된 워드 라인들(112)은 상기 셀 소자 분리막(102)과 상기 제 1 활성영역(101)들을 가로지른다. 상기 워드 라 인(112)은 부유 게이트(106a), 상기 부유 게이트(106a) 상의 제어 게이트 전극(110a), 및 상기 부유 게이트(106a)과 상기 제어 게이트 전극(110a) 사이에 개재된 게이트간 유전막(108a)으로 구성될 수 있다. 상기 제어 게이트 전극(110a)의 상부(116gs)는 금속화된 것일 수 있다. 예컨대, 상기 제어 게이트 전극(110a)을 실리콘막으로 형성하는 경우, 상기 제어 게이트 전극(110a) 상에 금속 실리사이드막(116gs)이 형성될 수 있다. 상기 주변 영역(P)의 반도체 기판(100) 상에 형성된 주변 게이트 전극(156)은 상기 제 2 활성영역(151)을 가로지른다. 상기 제어 게이트 전극(110a)과 마찬가지로, 상기 주변 게이트 전극(156) 상에도 금속 실리사이드(159gs)가 형성될 수 있다.
상기 셀 영역(C)의 반도체 기판(100)에 형성된 공통 소오스 라인들(114)이 상기 워드 라인들(112) 사이에 평행하게 신장되어있다. 노어형 셀 어레이에서, 상기 공통 소오스 라인(114)은 두 개의 워드 라인들(112) 사이에 배치되어 한 쌍을 이룰 수 있다. 상기 공통 소오스 라인(114)은 소오스 영역들(114S) 및 상기 소오스 영역들(114S)을 연결하는 소오스 연결부들(114SC)로 구성된다. 상기 공통 소오스 라인(114)이 형성되지 않은 상기 워드 라인(112) 측부의 제 1 활성영역(101)에 드레인 영역들(114d)이 형성되어 있다. 상기 주변 게이트 전극(156) 양측의 제 2 활성영역(151)에 주변 소오스 영역 및 주변 드레인 영역(153)이 형성되어 있다.
상기 워드 라인들(112)을 덮는 셀 층간 절연막(120)이 형성되어 있다. 상기 셀 층간 절연막(120) 상에 비트 라인(미도시)이 상기 워드 라인(112)과 직교하는 방향으로 형성될 수 있다. 셀 영역(C)의 콘택들(118)이 상기 셀 층간 절연막(120) 을 관통하여 상기 드레인 영역(114d)과 상기 비트 라인(미도시)을 전기적으로 연결시킨다. 상기 주변 게이트 전극(156)을 덮는 주변 층간 절연막(160)이 형성되어 있다. 상기 주변 영역(P)의 콘택들(159)은 상기 주변 층간 절연막(160)을 관통하여 상기 소오스 영역 및 상기 주변 드레인 영역(153)과 접촉한다.
도 2에서 미 설명부호인 116a 및 116b는 상기 드레인 영역(114d) 상면의 금속 실리사이드(116d) 및 상기 제어 게이트 전극(110a) 상면의 금속 실리사이드(116gs)를 형성하기 위해 형성된 스페이서 패턴이다. 도 2에서 미 설명부호인 158은 상기 주변 소오스 영역(153)의 상면 및 상기 주변 드레인 영역(153)의 상면에 금속 실리사이드(159s)를 형성하기 위해 형성된 스페이서 패턴이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 비휘발성 기억 장치의 제조 방법을 설명하기 위해 도 1에 도시된 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선, 및 Ⅲ-Ⅲ'선으로 자른 단면도들이다. C는 셀 영역이고, P는 주변영역일 수 있다. 셀 영역(C)은 제 Ⅰ영역 및 제 Ⅱ 영역을 포함하고, 주변 영역(P)은 Ⅲ 영역을 포함한다. 상기 Ⅰ영역은 Ⅰ-Ⅰ'선으로 자른 단면 영역이고, 상기 제 Ⅱ 영역은 Ⅱ-Ⅱ' 선으로 자른 단면 영역이다. 상기 제 Ⅲ 영역은 Ⅲ-Ⅲ'선으로 자른 단면 영역이다.
도 3a를 참조하면, 셀 영역(C) 및 주변 영역(P)을 포함하는 반도체 기판(100)을 제공한다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 셀 영역(C)의 반도체 기판(100)에 셀 소자 분리막(102)을 형성하여 제 1 활성영역(101)을 한정한다. 상기 주변 영역(P)의 반도체 기판(100)에 주변 소자 분리막(152)을 형성하여 제 2 활성영역(151)을 한정한다. 상기 셀 소자 분리막(102)은 상기 반도 체 기판(100)과 식각 선택성이 있는 물질로 형성될 수 있다. 상기 셀 소자 분리막(102) 및 상기 주변 소자 분리막(152)은 얕은 트렌치 분리 공정을 수행하여 형성된 실리콘 산화막일 수 있다. 상기 제 1 활성영역(101) 상에 셀 게이트 절연막(104)을 형성한다. 상기 제 2 활성영역(151) 상에 주변 게이트 절연막(154)을 형성한다.
상기 셀 게이트 절연막(104) 상에 상기 제 1 활성영역(101)과 평행한 부유 도전 패턴(106)을 형성하고, 상기 부유 도전 패턴(106) 상에 상기 셀 영역(C)을 덮는 게이트간 절연막(108) 및 제어 게이트막(110)을 형성한다. 상기 주변 영역(P)에 주변 게이트막(156)을 형성한다.
상기 부유 도전 패턴(106)은 상기 반도체 기판(100)의 전면에 도전막을 형성하고 패터닝하여 형성할 수 있다. 상기 주변 게이트막(156)은 상기 주변 영역(P)에 남은 상기 도전막일 수 있다. 이와 달리, 상기 주변 게이트막(156)은 상기 제어 게이트막(110)과 함께 형성될 수도 있다. 상기 부유 도전 패턴(106), 상기 제어 게이트막(110), 및 상기 주변 게이트막(156)은 도핑된 폴리 실리콘막일 수 있다.
도 3b를 참조하면, 상기 반도체 기판(100)의 전면에 하드 마스크막을 형성한다. 상기 하드 마스크막은 상기 반도체 기판(100), 상기 부유 도전 패턴(106), 상기 제어 게이트막(110), 및 상기 주변 게이트막(156)에 대하여 식각 선택성을 가지는 물질로 형성될 수 있다. 상기 하드 마스크막은 상기 셀 소자 분리막(102)에 대하여 유사한 식각 선택성을 가질 수 있고, 상기 셀 소자 분리막(102)보다 두꺼울 수 있다. 상기 하드 마스크막은 실리콘 산화막일 수 있다.
상기 셀 영역(C)의 하드 마스크막을 패터닝하여 하드마스크 패턴(HD)을 형성한다. 상기 하드마스크 패턴(HD)은 상기 제 1 활성영역(101)의 상부를 가로지르고, 상기 주변 영역(P)의 주변 게이트막(156)을 덮는다.
도 3c를 참조하면, 상기 하드마스크 패턴(HD)을 식각 마스크로 사용하여 상기 부유 도전 패턴(106), 상기 게이트간 절연막(108), 및 상기 제어 게이트막(110)을 이방성 식각하여 부유 게이트(106a), 게이트간 유전막(108a), 및 제어 게이트 전극(110a)을 형성한다. 상기 부유 게이트(106a), 상기 게이트간 유전막(108a), 및 상기 제어 게이트 전극(110a)은 워드 라인(112)을 구성한다. 상기 워드 라인(112)은 상기 제 1 활성영역(101) 및 상기 셀 소자 분리막(102)의 상부를 가로지른다.
도 3d를 참조하면, 상기 워드 라인(112) 양측의 제 1 활성영역(101)에 각각 소오스 영역(CS1) 및 드레인 영역(D)이 정의된다. 즉, 상기 워드 라인들(112)은 상기 제 1 활성영역들(101)을 소오스 영역들(CS1)과 드레인 영역들(D)로 나눈다.
상기 워드 라인들(112) 사이에 상기 워드 라인(112)과 평행하게 포토레지스트막(113)을 형성하여, 상기 드레인 영역들(D) 및 상기 드레인 영역들(D) 사이의 셀 소자분리막(102)를 덮고, 양측의 워드 라인들(112)의 일부를 덮는다. 즉, 상기 포토레지스트막(113)은 공통 소오스 라인들이 형성될 영역(CS1, CS2)을 노출하고 상기 공통 소오스 라인들이 형성될 영역(CS1, CS2)에 인접한 상기 하드마스크 패턴(HD)의 상부면 일부분을 노출하며 상기 셀 드레인들이 형성될 영역(D)을 덮는다.
도 3e를 참조하면, 상기 포토레지스트막(113)의 일부분을 제거하여 상기 하드마스크 패턴(HD)의 상부면 전부를 노출한다. 상기 포토레지스트막(113)은 부분 에슁으로 제거할 수 있다.
도 3f를 참조하면, 상기 하드마스크 패턴(HD)을 제거하며, 동시에 상기 공통 소오스 라인이 형성될 영역(SC2)의 셀 소자분리막(102)을 제거한다. 상기 제거 공정은 에치백 공정일 수 있다.
상기 하드마스크 패턴(HD)이 제거되어 상기 제어 게이트 전극(110a)의 상부면이 노출된다. 상기 셀 소자분리막(102)이 제거되어 상기 워드 라인들(112)과 평행하게 반도체 기판(100)이 노출된 공통 소오스 영역(CS1, CS2)이 형성된다. 상기 하드 마스크막(HD2)이 제거되어 상기 주변 게이트막(156)이 노출된다.
상기 하드마스크 패턴(HD)과 상기 셀 소자분리막(102)은 상기 제어 게이트 전극(110a), 상기 주변 게이트막(156)및, 상기 반도체 기판(110)에 대해 식각선택성을 가지므로 상기 에치백 공정에 의해 상기 하드마스크 패턴(HD)과 상기 셀 소자분리막(102)을 함께 제거할 수 있다.
상기 하드마스크 패턴(HD)은 상기 셀 소자 분리막(102)보다 두꺼울 수 있으므로 상기 공통 소오스 영역(CS2)은 상기 셀 소자 분리막(102)보다 깊게 형성될 수도 있다.
도 3g를 참조하면, 상기 포토레지스트막(113)을 제거한 후, 이온 주입 공정을 수행하여 상기 제 1 활성영역(101)에 불순물을 주입하여 공통 소오스 라인(114) 및 드레인 영역들(114d)을 형성한다. 상기 공통 소오스 라인(114)은 소오스 영역들(114S) 및 상기 소오스 영역들(114S)을 연결하는 소오스 연결부들(114SC)로 구성된다.
도 3h를 참조하면, 상기 셀 영역(C)을 덮고, 상기 주변 게이트막(156)의 일부를 덮는 게이트 마스크 패턴(157)을 형성한다. 상기 게이트 마스크 패턴(157)은 포토레지스트막으로 형성될 수 있다.
상기 게이트 마스크 패턴(157)을 식각마스크로 사용하여 상기 주변 게이트막(156)을 식각하여 주변 게이트 전극(156a)을 형성한다. 상기 게이트 마스크 패턴(157)을 이온 주입 마스크로 사용하여 불순물을 주입하여 상기 주변 게이트 전극(156) 양측의 제 2 활성영역(151)에 주변 소오스 영역 및 주변 드레인 영역(153)을 형성할 수 있다. 이와 달리, 상기 게이트 마스크 패턴(157)을 제거하고 이온주입 공정을 실시하여, 상기 제 1 활성영역(101) 및 상기 제 2 활성영역(151)에 불순물을 주입할 수도 있다.
도 3i를 참조하면, 상기 셀 게이트 마스크 패턴(157)을 제거한 후, 상기 셀 영역(C) 및 상기 주변 영역(P)의 반도체 기판(100) 상에 스페이서 패턴막을 형성한다. 상기 스페이서 패턴막을 상기 제어 게이트 전극(110a)이 노출될 때까지 이방성 식각하여 제 1 스페이서 패턴(116a, 116b)를 형성한다. 상기 공통 소오스 라인(114)에 근접한 워드 라인들(112) 측벽(S1, S3) 사이에 형성된 제 1 스페이서 패턴(116b)는 상기 공통 소오스 영역(114)에 근접한 워드 라인들(112) 측벽(S1, S3) 사이의 갭을 채우는 형상을 갖는다. 상기 드레인 영역(114d)에 근접한 워드 라인들(112) 측벽(S2, S4)에 형성된 제 1 스페이서 패턴(116b)은 상기 드레인 영역(114d)을 노출한다.
상기 스페이서 패턴막의 이방성 식각에 의하여, 상기 주변 게이트 전극(156) 양측벽에 제 2 스페이서 패턴(158)를 형성하여 상기 소오스 영역 및 상기 주변 드레인 영역(153)을 노출한다.
도 3j를 참조하면, 세정 공정을 수행하여 상기 노출된 제어 게이트 전극(110a)의 상면, 상기 노출된 드레인 영역(114d)의 상면, 상기 노출된 주변 소오스 영역(153)의 상면, 및 상기 노출된 주변 드레인 영역(153)의 상면을 세정할 수 있다. 상기 세정된 제어 게이트 전극(110a)의 상면, 상기 세정된 드레인 영역(114d)의 상면, 상기 세정된 주변 소오스 영역(153)의 상면, 및 상기 세정된 주변 드레인 영역(153)의 상면에 금속막을 형성한다. 상기 금속막은 코발트(Co), 니켈(Ni), 티탄늄(Ti), 탄탈늄(Ta) 또는 텅스텐(W)을 포함할 수 있다. 바람직하게, 상기 금속막은 코발트(Co)막일 수 있다. 상기 금속막을 형성한 후, 상기 반도체 기판(100)에 실리사이드화 공정을 수행하여 상기 제어 게이트 전극(110a)의 상면, 상기 드레인 영역(114d)의 상면, 상기 주변 소오스 영역(153)의 상면, 및 상기 주변 드레인 영역(153)의 상면에 금속 실리사이드막(116gs,116d, 210gs)을 형성한다. 이어서, 미반응된 금속막을 제거한다.
상기 셀 영역(C)의 결과물 상에 도 2에 도시된 것과 같은 평탄화된 셀 층간 절연막(120)을 형성한다. 상기 셀 층간 절연막(120)을 관통하는 셀 영역(C)의 콘택들(118)을 형성한다. 상기 셀 영역(C)의 콘택들(118)은 상기 드레인 영역(114d)의 상면에 형성된 금속 실리사이드(116d)와 접촉한다. 상기 셀 층간 절연막(120) 상에 비트 라인(미도시)을 형성하여 상기 셀 영역(C)의 콘택들(118)과 연결된다. 상기 비트 라인(미도시)은 상기 워드 라인(112)과 직교하는 방향으로 형성된다.
상기 주변 영역(P)의 결과물 상에 도 2에 도시된 것과 같은 평탄화된 주변 층간 절연막(160)을 형성한다. 상기 주변 층간 절연막(160)을 관통하는 주변 영역(P)의 콘택들(159)을 형성한다. 상기 주변 영역(P)의 콘택들(159)은 상기 주변 소오스 영역(153)의 상면과 상기 주변 드레인 영역(153)의 상면에 형성된 금속 실리사이드(159gs)와 접촉한다.
본 발명의 실시예를 따르면, 상기 금속화 공정에서, 상기 하드마스크 패턴(HD)이 잔존하지 않으므로, 상기 제어 게이트 전극(110a)의 상면 전부 및 상기 주변 게이트 전극(156)의 상면을 모두 금속화할 수 있다. 또한, 자기정렬 소오스 형성 공정에서 상기 셀 소자분리막(102)과 함께 상기 하드마스크 패턴(HD)을 제거하여 상기 제어 게이트 전극(110a) 상부면 및 상기 주변 게이트 전극(156)의 상부면을 동시에 노출시킬수 있다. 따라서, 상기 셀 소자분리막(102)의 제거와 상기 하드마스크 패턴(HD)의 제거를 각각 실시하는 것에 비해 공정을 단순화할 수 있는 이점이 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따르면, 하드마스크 패턴이 잔존하지 않으므 로, 제어 게이트 전극의 상면 전부 및 주변 게이트 전극의 상면을 모두 금속화할 수 있다. 또한, 자기정렬 소오스 형성 공정에서 소자분리막과 함께 하드마스크 패턴을 제거하여 제어 게이트 전극의 상부면 및 주변 게이트 전극의 상부면을 동시에 노출시킬 수 있다. 따라서, 소자분리막의 제거와 하드마스크 패턴의 제거를 각각 실시하는 것에 비해 공정을 단순화할 수 있는 이점이 있다.

Claims (10)

  1. 반도체 기판에 셀 영역 및 주변 영역을 정의하는 단계;
    상기 셀 영역에 복수개의 제 1 활성영역들을 한정하고, 상기 주변 영역에 제 2 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 반도체 기판 상에 도전막 및 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막 및 상기 도전막을 패터닝하여, 상기 제 1 활성영역들을 가로질러 상기 제 1 활성영역들을 소오스 영역들과 드레인 영역들로 나누는 복수개의 평행한 워드 라인들을 형성하는 단계;
    상기 소오스 영역들 사이의 소자분리막, 상기 워드 라인 상부의 하드 마스크막, 및 상기 주변영역의 하드 마스크막을 제거하는 단계; 및
    상기 주변영역의 도전막을 패터닝하여 주변 게이트 패턴을 형성하는 단계를 포함하는 비휘발성 기억 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소자분리막 및 상기 하드 마스크막을 제거하는 단계는:
    상기 소오스 영역들 사이의 소자분리막, 상기 워드 라인 상부의 하드 마스크막, 및 상기 주변영역의 하드 마스크막을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 노출된 소자분리막 및 하드 마스크막을 제거하는 단계를 포함하는 비휘발성 기억 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계는:
    상기 워드 라인들 사이에 상기 워드 라인과 평행하게 배치되어 상기 드레인 영역들, 상기 드레인 영역들 사이의 소자분리막, 및 양측의 워드 라인들의 일부를 덮는 포토레지스트막을 형성하는 단계; 및
    상기 포토레지스트막을 부분 에슁하여 상기 워드 라인 상부의 하드 마스크막을 노출시키는 단계를 포함하는 비휘발성 기억 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 소자분리막 및 상기 하드 마스크막은 상기 도전막 패턴 및 상기 반도체 기판에 대해 식각선택성을 갖는 물질로 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 소자분리막 및 상기 하드 마스크막을 실리콘 산화막인 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소자분리막 및 상기 하드 마스크막을 제거하는 단계에서,
    상기 워드 라인들과 평행하게 반도체 기판이 노출된 공통소오스 영역이 형성되는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 워드 라인 및 상기 주변 게이트 패턴의 도전막들을 금속화하는 단계를 더 포함하는 비휘발성 기억 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 금속화하는 단계는:
    상기 워드 라인들 및 상기 주변 게이트 패턴의 측벽들을 덮는 스페이서 패턴을 형성하는 단계; 및
    상기 스페이서 패턴을 금속화 방지막으로 사용하여 상기 워드 라인 및 상기 주변 게이트 패턴을 금속화하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 금속화 단계에서:
    상기 제 1 활성영역 및 상기 제 2 활성영역의 일부도 금속화하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 금속화 단계는 코발트를 사용하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
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