JP4275200B2 - 低パワーメモリ装置用スペーサ型薄膜ポリシリコントランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、大略、集積回路メモリ装置に関するものであって、更に詳細には、薄膜トランジスタ(TFT)技術を使用する集積回路メモリ装置に関するものである。
【0002】
【従来の技術】
薄膜トランジスタ(TFT)は、特にスタティックランダムアクセスメモリ(SRAM)セルにおいて多数の集積回路メモリ装置において選択される負荷装置となりつつある。TFTは本来的にオフ電流が低いという利点を有しており、それはバッテリ動作を長期化させることを特徴とする低パワー及びゼロパワーのSRAM適用例において特に重要であるという点において、TFTは標準的なポリシリコン抵抗負荷装置よりも勝れたものである。然しながら、このような利点にも拘らず、現在の技術水準における技術で設計され且つ製造されたTFTのビット線から供給電圧(Vcc)へのリークは長時間にわたって例えばSRAMなどの高密度メモリ装置のバッテリ動作を可能とするのには尚且つ大き過ぎるものである。
【0003】
このビット線から供給電圧へのリークを減少させるためにとられた最も一般的なアプローチは、例えばTFTチャンネルを可及的に薄く且つ幅狭に形成するなどのTFTチャンネルの断面積を減少させることであった。この目的のために、例えば約100Åの厚さをもった極めて薄いポリシリコン層を付着形成することの可能な技術が開発されている。然しながら、これらの層の結果的に得られるポリシリコンのグレイン(粒界)寸法も非常に小さなものである。一方、メモリセルのTFTの幅は、回路内のその他の臨界的寸法(CD)よりも著しく小さなものとさせることが可能である。従って、他の全てのCDが0.5μm又はそれ以上であるが、0.3乃至0.4μmのチャンネル幅を持ったTFTを特徴とする製品が現在入手可能である。この幅寸法とメモリ装置のその他のCDとの間のこのような差は製造上のホトリソグラフィの側面にかなりの圧力を与え、従ってこのような幾何学的形状を使用する装置を製造することを非常に困難なものとさせている。更に、装置のゲートによってTFTチャンネルを完全に取囲むプロセスが存在している。このことは、プロセスを複雑化させ、妥当な製造上のアプローチを生みだすものではない。
【0004】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、薄膜トランジスタ(TFT)のビット線から供給電圧(Vcc)へのリークを最小とさせることを目的とする。更に、本発明の別の目的とするところは、薄膜トランジスタ(TFT)のビット線から供給電圧(Vcc)へのリークを最小とさせるためにTFTチャンネルの断面積を減少させることを可能とする技術を提供することを目的とする。
【0005】
【課題を解決するための手段】
本発明によれば、薄膜トランジスタ(TFT)のビット線から供給電圧へのリークを最小とさせるために、TFTの断面積を減少させている。このことは、制御可能な態様で非常に幅狭で薄いチャンネルを持ったTFTを製造するためのスペーサエッチプロセスを使用することによって達成される。TFTのスペーサ寸法は、単にポリシリコンゲート及びチャンネルポリシリコンの厚さを変更することによって調節することが可能である。チャンネル厚さは、付着形成したチャンネルポリシリコンの厚さによって制限され、該ポリシリコンは約300Å乃至500Å程度の薄さとすることが可能であり、且つTFTのチャンネル幅は装置のポリシリコンゲートに沿ってエッチングしたスペーサの高さに対応しており、それは約0.15乃至0.25μm程度に小さくすることが可能である。
【0006】
本発明の第一好適実施例では、スペーサエッチプロセスを行なうために少なくとも2つのポリシリコン層を使用し、該プロセスはTFTのトランジスタチャンネルの断面積を制御可能な態様で最小とすることを可能とし、その際にTFTのビット線から供給電圧へのリークを減少させている。この第一好適実施例ではオプションとして平坦化を与える。本発明の第二好適実施例も所望のチャンネル長さを得るために第一ポリシリコンゲート層の周りに形成したスペーサ−TFT負荷構成体のポリシリコンスペーサを選択的にエッチングすることによってスペーサエッチプロセスを利用している。この第二好適実施例は単に2つのポリシリコン層を必要とするに過ぎない利点を提供しており、平坦化は必要ではない。
【0007】
【発明の実施の形態】
本発明は、TFTのトランジスタチャンネルを制御可能な態様で非常に幅狭で且つ薄くさせるスペーサエッチプロセスを利用している。チャンネル厚さは付着形成したチャンネルポリシリコンの厚さによって制限され、それは約300乃至500Å程度に小さくすることが可能であり、且つチャンネル幅は装置のポリシリコンゲートに沿ってエッチングしたスペーサの高さに対応している。該スペーサの高さは約0.15乃至0.25μm程度とすることが可能である。本発明において可能なこれらの幾何学的形状は、標準的な製品を製造するために使用される光学的リソグラフィ技術の能力の2倍を超える改良を表わしている。TFTのスペーサ寸法は、単に、ポリシリコンゲート及びチャンネルポリシリコンの厚さを変更することによって調節することが可能である。
【0008】
本発明の第一好適実施例は、非常に幅狭で且つ薄いチャンネルを持ったTFT装置を提供し、ビット線から供給電圧へのリークが著しく減少されるようにTFTチャンネルの断面積が小さくされる。図1乃至14は本発明の第一好適実施例の方法及び構成体(装置)を示している。
【0009】
TFTを形成する前に、当該技術分野において公知の集積回路装置用の標準的な層の付着形成及びコンタクトのエッチングが行なわれる。これらの標準的な処理ステップは、典型的に、集積回路メモリ装置が形成される箇所のシリコン基板の上部上に1つ又は2つのポリシリコン(ポリ)層を形成することを包含する。これらの標準的なステップに続いて、図1のTFT構成体10において示したように、装置基板12の平坦化を行なう。図1に示した装置基板12の平坦化はオプションのステップである。然しながら、ストリンガーが形成されることを回避するようにTFT用の平坦なベースを与えるためには平坦化を行なうことが望ましい場合がある。約1500Å乃至2500Åの厚さを有するTFTポリシリコンゲート層14を、図2に示した如く、基板12の上に形成する。TFTポリシリコンゲート層14は、例えば多結晶又は後の段階で再結晶化させることの可能なアモルファスシリコン等の典型的に導電性物質の付着形成によって形成する。TFTポリシリコンゲート層14の付着速度は、それが付着形成される温度に依存し、それは、付着形成した物質の好適な構造に依存して約520℃乃至620℃の間で変化することが可能である。次いで、TFTポリシリコンゲート層14を、図3に示したように、パターン形成及びエッチングステップを行なってTFTポリシリコンゲート15を形成する。
【0010】
図4を参照すると、TFTポリシリコンゲート15及び基板12の上に約100乃至300Åの厚さをもったゲート酸化物層16の付着形成を行なう。ゲート酸化物層16は、テトラエチルオルトシリケート(TEOS)又は例えば高温度酸化物(HTO)等のその他のゲート酸化物物質とすることが可能である。ゲート酸化物層16の付着速度は約10Å/分乃至100Å/分である。次いで、図5に示したように、窒化物付着ステップを行なう。約100乃至300Åの窒化物18を約10Å/分乃至100Å/分の付着速度でゲート酸化物16の上に付着形成し、且つ爾後のエッチングステップ期間中にストリンガーが形成されることを回避するための過剰エッチ保護層として作用する。この窒化物の付着形成はオプションの処理ステップであり、且つストリンガーが形成されることが問題でない箇所においては必要でない場合がある。
【0011】
次いで、TFTチャンネルを形成する。図6を参照すると、TFTチャンネルアモルファスシリコン付着ステップが行なわれる。約200Å乃至500ÅのTFTチャンネルアモルファスシリコン20を窒化物18の上に付着形成させる。TFTチャンネルアモルファスシリコン20の付着形成は、TFTポリシリコンゲート14を形成する場合に上述した条件と類似した条件の下で行なうことが可能である。TFTチャンネルアモルファスシリコン20を付着形成した後に、通常、適切なグレイン寸法を有するポリシリコン層を形成するために、約8乃至150時間の間約550℃乃至700℃においてTFTチャンネルアモルファスシリコン20の再結晶化アニーリングを行なう。例えば、典型的な再結晶化アニーリングステップは、24時間の間600℃で行なうことが可能である。グレイン寸法が問題ではない場合には、窒化物18の上に200Å乃至500ÅのTFTチャンネルポリシリコン20を付着形成し且つ再結晶化アニーリングステップを行なわないことが可能である。図7を参照すると、TFT装置10をパターン形成し且つ異方性エッチングを行なって、チャンネル20a及びストリンガーと呼ばれる第二の寄生スペーサ20bを図示した如くTFTポリシリコンゲート側部に隣接して形成する。次いで、ストリンガー20bのようなストリンガーの除去を付加的なマスキングステップを介して行なう。それに続いて、適宜のイオン注入によってTFTのVT(スレッシュホールド電圧)の調節を行なうか、又は本来的なTFTのVTを使用することが可能である。従って、装置のTFTのVT(スレッシュホールド電圧)を調節することが望ましい場合には、約20乃至40KeVのエネルギにおいて約1乃至10e12のドーズで燐、砒素又はBF2を使用してイオン注入することが可能である。最後に、ソース/ドレインマスク及びイオン注入を行なって、図8のメモリ装置とさせる。更に、所望により標準的なTFT後処理ステップを実施する。これらの付加的な処理ステップとしては、TFTを保護するか又は封止するステップ等がある。
【0012】
図8の最終的なTFT構成体10は図9に平面図で示した従来のTFT構成体と著しく異なっている。図9の平面図レイアウトはSRAM又はその他の集積回路メモリ装置におけるTFTに対して典型的なものである。本発明の利点は、図9の従来技術を図10に示した本発明のTFTの平面図と比較することによって明らかなものとなる。図10の本発明のTFTチャンネルは図9の従来のTFTチャンネルよりも小さな断面積を有している。本発明のTFTチャンネルは従来技術のTFTチャンネルよりも著しく幅狭で且つ厚さが薄いものである。このように小さな断面積は、ビットラインから供給電圧(Vcc)へのリークを減少させる効果を有している。例えば高密度SRAM等の集積回路メモリ装置を長期間の間バッテリ動作させるためにはビットラインから供給電圧のリークが非常に小さなものであることが重要である。
【0013】
図11を参照すると、チャンネルポリシリコンマスクと図2のTFTポリシリコンゲート付着に対応するポリシリコンゲートマスクとの間のマスク整合が示されている。TFTチャンネルポリシリコンパターン形成ステップの後に、TFTチャンネルはエッチングされ且つスペーサ及びストリンガーがTFTゲートの端部に沿って形成される。図12に示したように、これらの不所望のスペーサ又はストリンガーは点線で示した別個のマスキングステップを使用して除去される。
図13の従来のTFT構成体の断面図を図14に示した本発明の断面図と比較することによって、本発明の第一好適実施例をよりよく理解することが可能である。従来のTFTチャンネルの断面積は約0.3乃至0.5μm×約300乃至500Åとして示してあり、それは上述したように特別のリソグラフィ装置を必要とする。本発明の第一実施例のTFTのチャンネルの断面積はそれよりかなり小さく、即ち約0.15乃至0.2μm×約300乃至500Åである。これは何らリソグラフィに関連した拘束条件なしで達成される。
【0014】
図1乃至14に示した本発明の第一好適実施例の処理ステップ及び構成体は、幅及び厚さの両方が非常に小さなチャンネルを有するTFT装置を示している。然しながら、本発明の第一好適実施例は、少なくとも2つのポリシリコン層を必要としており、即ち、図1のオプションとしての平坦化の前に実施される標準的な処理ステップにおいて形成される1つ又は2つのポリシリコン層と、図2に示したTFTゲートポリシリコン付着である。
【0015】
図15乃至25を参照すると、単に2つのポリシリコン層を必要とするに過ぎず平坦化を必要とすることのない本発明の第二好適実施例が示されている。この第二好適実施例のTFT構成体30は、第一ポリシリコン(ゲート)層の周りに形成されており且つ選択的にエッチングされて必要なチャンネル長を与えるスペーサ−TFT負荷構成体のポリシリコンスペーサを特徴としている。TFTは構成体30のフィールド酸化膜の上に形成されており、従って、それは標準的なスペーサ酸化物エッチング及び基板内のトランジスタの形成と干渉することはない。
【0016】
TFTスペーサの画定を行なう前に、最初に、幾つかの標準的な処理ステップを行なう。最初に、図15を参照すると、活性領域32及び活性領域23に隣接する分離領域34の画定を行なう。この活性領域及び分離領域の画定に続いて、当該技術分野において公知の埋込コンタクトをオプションとして形成することが可能であり、埋込コンタクトマスク/イオン注入に続いて埋込コンタクト開口を形成する。一方、レイアウトに依存して、共用コンタクトを使用することも可能であり、その場合には、ゲート酸化膜を成長させ且つパターン形成した後にポリシリコンの第一層(ポリ1)を直接的に付着形成する。共用コンタクトを有するレイアウトは多少より多くの面積を使用する場合がある。図16を参照すると、ゲート36を標準的な方法で形成することが可能であり、例えば、約1000乃至2000Åの厚さで約620℃においてポリシリコンを付着形成し、次いで燐(POCl)付着及びドライブイン(例えば、約30分間の間900℃)又はイオン注入(例えば、約30乃至50KeVのエネルギレベルにおいて約10乃至10e15のドーズでP31)を行ない、次いで約800乃至900℃において約30分間の間アニールを行なうことが可能である。
【0017】
ポリシリコンの抵抗値を減少させるために、ポリサイド層を、通常、付着形成させるか又はサリサイド(自己整合型シリサイド)プロセスによって形成する。噴出を回避するためには、このゲートポリサイドは、TaSi2 (タンタルシリサイド)ではなくWSi2 (タングステンシリサイド)とすべきである。ポリサイドの厚さは約1000乃至2000Åとすることが可能である。ポリサイド又はサリサイドの形成に続いてエッチングステップを行なうことが可能である。図16のゲートポリシリコン層36を形成した後に、構成体30のゲートポリシリコン層36及び分離領域34を適宜のマスクを使用してN−/P−イオン注入に露呈させる。N−ドーパントは、例えば、約25乃至45KeVのエネルギレベルにおける約1乃至10e13のドーズの燐であり、且つP−ドーパントは、例えば、約30乃至50KeVのエネルギレベルにおける約1乃至10e13のドーズにおいてのBF2か又はB11である。セル区域においてはN−イオン注入のみが実施され、従って、マスキングステップは添付の図面には示していない。N−/P−イオン注入に続いて、ゲートポリシリコン層36の端部及び分離領域34の一部の上に窒化物ライナー38を付着形成し、その後にパターン形成する。図17を参照すると、窒化物ライナー38を約10乃至100Å/分の付着速度で約100乃至300Åの厚さに付着形成し、下側に存在するフィールド酸化膜を酸化物スペーサ除去期間中に過剰にエッチングされることから保護する。次いで、後の段階で形成されるバルクトランジスタ領域内の酸化物スペーサの下側において不所望のものである場合には、窒化物ライナーをパターン形成する。このオプションとしてのパターン形成のために使用されるマスクを図25に示してある。窒化物ライナー38を付着形成することはオプションのステップであり、それは後の酸化物スペーサの過剰エッチングに対する保護を与えるものである。次いで、スペーサ酸化物層を付着形成し、次いでエッチングを行なってゲートポリシリコン層36の端部に隣接した酸化物スペーサ40を形成することによって、酸化物スペーサ40を形成する。酸化物スペーサ40は、使用されるポリ1ゲート36の種類、即ちWSi2 又はTaSi2 に依存して単一層又は二重層として、例えば、約50乃至250Å/分の高速付着速度で約700℃においてTEOSから付着形成させる。これに続いて標準的なスペーサ酸化物エッチングを行なってスペーサを形成する。
【0018】
次に、適宜のマスクを使用して、N+及びP+イオン注入によってバルクトランジスタ形成を完了することが必要であり、この場合にも、P+イオン注入はセル区域の周辺部においてのみ行なわれ、従ってマスクは図面中に示していない。N+イオン注入は、設計基準及び回路の所望の最終的な電気的特性に依存して、当該技術分野において公知の如く、約30乃至50KeVのエネルギにおいて、1乃至10e15のドーズでの砒素とそれに続く1乃至10e14のドーズでの燐で実施することが可能である。P+イオン注入は、この場合にも、所望の接合深さ/駆動電流等に依存して、例えば30KeVの適宜のエネルギで1−10e15のドーズでのBF2又はボロンとすることが可能である。図15乃至17に関連して説明し且つ図示した処理ステップに対応するマスク層を図18に示してある。ポリ1ゲート層36及び活性領域32の両方が示されている。
【0019】
図19を参照すると、第一ポリシリコンゲート層36のパターンを上側に存在する第二ポリシリコン層から分離するために(特に、供給電圧Vccからワード線を分離するために)、図示したように、ポリシリコンゲート層36及び分離領域34の上にIPO(ポリシリコン間酸化物)層42を付着形成させることが可能である。これはオプションであるが推奨される処理ステップである。そうでない場合には、薄いTFTゲート酸化膜がポリ1をポリ2から分離するが、このような分離は不充分な場合がある。
【0020】
図20を参照すると、厚いIPO酸化物層42及びスペーサ40は、ポリシリコンスペーサがTFTチャンネルとして作用すべく形成される箇所の領域から局所的に除去されねばならない。従って、IPO酸化物層42及びスペーサ42の一部が除去されてポリシリコンゲート層36の端部に隣接した分離領域34上においてIPO酸化物層42内に開口43を形成する。この目的のためのマスクを図18に示してある。フィールド酸化膜領域においては、エッチングは窒化物ライナー38において停止する。共用コンタクト用の開口も設けられている。窒化物ライナー38はTFTゲート酸化膜の所望の目標とする厚さに依存して、この時点で除去することが可能である(オプションとしての処理ステップ)。窒化物ライナー38が薄いので、窒化物ライナー38を除去するのにドライ又はウエットの剥離プロセスで充分である。
【0021】
次に、本発明の第二好適実施例に基づいて、TFT用のポリシリコンスペーサを形成するのに必要な処理ステップが実施される。図21を参照すると、ポリシリコンゲート36、IPO酸化物層42及び開口43上に酸化物を付着形成させてTFTゲート酸化物層44を形成する。次いで、図22に示したように、共用コンタクト開口を形成する。TFTゲート酸化物層44の上にTFTチャンネルポリシリコン層46を付着形成する。次いで、直列抵抗を減少させるためにTFTチャンネルポリシリコン層46の上にタンタル(Ta)を付着形成し、そのタンタルは、電圧供給線Vss及びVcc上のものを除いて全ての箇所においてマスクを使用して後にエッチング除去する。次いで、タンタルが付着形成されている箇所においてRTA(迅速熱アニール)によってTaSi2 層を形成することが可能である。同時的にサリサイド化させたVss及びVcc供給線は直列抵抗を減少させることを可能とする。最後に、TFTチャンネルポリシリコン層46をパターン形成する。図23を参照すると、次いで、TFTチャンネルポリシリコン層46をエッチングしてポリシリコンスペーサ48a及び第二寄生(不所望の)スペーサ48b(ストリンガーと呼ばれる)を形成する。次いで、図24に示したように、付加的なマスキングステップによってストリンガーを除去する。従って、ストリンガー48bは除去される。これに続いて、約30乃至40KeVのエネルギで1乃至10e11のドーズで燐、砒素又はBF2で本装置のTFT VT(スレッシュホールド電圧)イオン注入を行なうことが可能である。最後に、この段階においてか又はタンタル付着直前の早い段階においてソース/ドレインマスク及びソース/ドレインイオン注入を実施する。所望により、付加的な標準的TFT後処理ステップを実施する。これらの付加的な処理ステップは、TFTを保護するか又は封止することを助けるために行なうことが可能である。例えば、上述したステップに続いて標準的な平坦化処理を行なうことが可能である。第二好適実施例のTFTスペーサ構成体30は図25のマスクレイアウトの平面図にも示してある。
【0022】
3つのポリシリコン層ではなく単に2つのポリシリコン層を使用し且つ平坦化を必要としないことに加えて、本発明のこの第二実施例はその他の効果を提供している。即ち、第二好適実施例の同時的にサリサイド化したVss及びVcc電圧供給線は直列抵抗を減少させることを可能としている。更に、TaSi又はWSi層を介してプルダウンゲート(N+)へ接続しているTFTソース(P+)は、問題と成りうるN+/P+寄生接合が存在しないことを確保している。
【0023】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図1】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図2】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図3】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図4】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図5】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図6】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図7】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図8】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図9】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図10】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図11】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図12】 本発明の第一好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図13】 従来のTFT構成体のTFTチャンネルの断面積を示した概略図。
【図14】 本発明の第一好適実施例に基づくTFT構成体の断面積を示した概略図。
【図15】 本発明の第二好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図16】 本発明の第二好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図17】 本発明の第二好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図18】 本発明の第二好適実施例に基づくTFT構成体のマスクレイアウトを示した概略図。
【図19】 本発明の第二好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図20】 本発明の第二好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図21】 本発明の第二好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図22】 本発明の第二好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図23】 本発明の第二好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図24】 本発明の第二好適実施例に基づいてTFT構成体を製造する方法の一段階における状態を示した概略図。
【図25】 本発明の第二好適実施例に基づくTFT構成体のマスクレイアウトを示した概略図。
【符号の説明】
10 TFT構成体
12 基板
14 TFTポリシリコンゲート層
15 TFTポリシリコンゲート
16 ゲート酸化物層
18 窒化物
20 TFTチャンネルアモルファスシリコン
20a チャンネル
20b ストリンガー
Claims (25)
- 薄膜トランジスタ(TFT)のビット線から供給電圧へのリークを最小とするためにTFTのチャンネルの断面積を最小とする方法において、
活性領域に隣接して分離領域を画定し、
前記活性領域及び前記分離領域の第一部分の上にポリシリコンゲート領域を形成し、尚活性領域は前記分離領域の第一部分に隣接しており、
前記ポリシリコンゲート領域及び前記ポリシリコンゲート領域によって被覆されていない前記分離領域をN−/P−注入物でイオン注入し、
前記ポリシリコンゲート領域及び前記分離領域の上に第一酸化物層を付着形成し、
前記第一酸化物層を選択的にエッチングして前記ポリシリコンゲート領域の端部に隣接する酸化物スペーサを形成し、
前記ポリシリコンゲート領域、前記酸化物スペーサ及び前記分離領域をN+/P+注入物でイオン注入し、
前記ポリシリコンゲート領域、前記酸化物スペーサ及び前記分離領域の上に第二酸化物層を付着形成し、
前記第二酸化物層の一部及び前記酸化物スペーサを選択的に除去して前記ポリシリコンゲート領域の端部に隣接する分離領域の第二部分上で前記第二酸化物層内に開口を形成し、
前記第二酸化物層、前記ポリシリコンゲート領域及び前記第二酸化物層内の開口上に第三酸化物層を形成し、
前記第三酸化物層の上にTFTチャンネルポリシリコン層を付着形成し、
前記TFTチャンネルポリシリコン層を選択的にパターン形成すると共にエッチングして前記ポリシリコンゲート領域の端部に隣接して前記第二酸化物層の開口内にTFTポリシリコンスペーサを形成する、
上記各ステップを有することを特徴とする方法。 - 請求項1において、活性領域に隣接して分離領域を画定するステップの後に、埋込コンタクトを形成することを特徴とする方法。
- 請求項1において、活性領域に隣接して分離領域を画定するステップの後に、共用コンタクトを形成することを特徴とする方法。
- 請求項1において、前記ポリシリコンゲート領域を形成するステップを約1000乃至2000Åの厚さで約620℃におけるポリシリコン付着によって実施し、次いで燐を付着形成し且つ約30分間の間約900℃においてドライブインを行なうか又は約30乃至50KeVのエネルギにおいて約1乃至10e15のドーズにおいてP31をイオン注入し、次いで約800乃至900℃において約30分間の間アニールを行なうことを特徴とする方法。
- 請求項1において、前記活性領域及び前記分離領域の第一部分の上に前記ポリシリコンゲート領域を形成するステップの後に、前記ポリシリコンゲート領域の上にポリサイド層を形成することを特徴とする方法。
- 請求項5において、前記ポリサイド層を形成するステップが前記ポリシリコンゲート領域の抵抗を減少させることを特徴とする方法。
- 請求項5において、前記ポリサイド層がタングステンシリサイド(WSi2)であることを特徴とする方法。
- 請求項5において、前記ポリサイド層の厚さが約1000Å乃至2000Åであることを特徴とする方法。
- 請求項5において、前記ポリサイド層が付着形成によって形成されることを特徴とする方法。
- 請求項5において、前記ポリサイド層がサリサイドプロセスによって形成されることを特徴とする方法。
- 請求項1において、前記N−/P−イオン注入が約25乃至45KeVのエネルギレベルにおいて約1乃至10e13のドーズで燐のN−ドーパント及び約30乃至50KeVのエネルギレベルにおいて約1乃至10e13のドーズでのBF2又はB11のP−ドーパントから構成されることを特徴とする方法。
- 請求項1において、前記ポリシリコンゲート領域及び前記ポリシリコンゲート領域によって被覆されていない前記分離領域をN−/P−注入物でイオン注入するステップの後に、前記ポリシリコンゲート領域の端部に隣接した前記ポリシリコンゲート領域の上表面の一部及び前記ポリシリコンゲート領域の端部を窒化物層で被覆するように前記ポリシリコンゲート領域の端部の上に窒化物層を付着形成すると共に前記ポリシリコンゲート領域の端部に隣接する前記分離領域の第三部分の上に窒化物層を付着形成することを特徴とする方法。
- 請求項12において、前記窒化物層が約100Å乃至300Åの厚さであることを特徴とする方法。
- 請求項12において、前記窒化物層を付着形成するステップを約10Å/分乃至100Å/分の付着速度において実施することを特徴とする方法。
- 請求項1において、前記第一酸化物層が約50Å/分乃至250Å/分の高速付着速度で約700℃においてWSi2又はTaSi2として前記第一酸化物層を付着形成させることを特徴とする方法。
- 請求項1において、前記N+/P+イオン注入が、約1乃至10e15のドーズでの砒素及びそれに続く約30乃至50KeVのエネルギでの約1乃至10e14のドーズでの燐のN+イオン注入及び約30KeVのエネルギでの約1乃至10e15のドーズでのBF2又はボロンの前記ポリシリコンゲート領域、前記酸化物スペーサ及び前記分離領域の周辺部におけるP+イオン注入を有することを特徴とする方法。
- 請求項1において、前記第二酸化物層がポリシリコン間酸化物(IPO)層であることを特徴とする方法。
- 請求項1において、TFTポリシリコンスペーサを形成するために前記TFTチャンネルポリシリコン層を選択的にパターン形成すると共にエッチングするステップの後に、前記TFTをスレッシュホールド電圧(VT)注入物でイオン注入することを特徴とする方法。
- 請求項18において、前記TFTを約30乃至40KeVのエネルギにおいて約1乃至10e11のドーズで燐をイオン注入することを特徴とする方法。
- 請求項18において、前記TFTを約30乃至40KeVのエネルギにおいて約1乃至10e11のドーズで砒素でイオン注入することを特徴とする方法。
- 請求項18において、前記TFTを約30乃至40KeVのエネルギにおいて約1乃至10e11のドーズでBF2でイオン注入することを特徴とする方法。
- 請求項1において、前記第三酸化物層の上に前記TFTチャンネルポリシリコン層を付着形成するステップの後で且つ前記ポリシリコンゲート領域の端部に隣接する前記第二酸化物層の開口内にTFTポリシリコンスペーサを形成するために前記TFTチャンネルポリシリコン層を選択的にパターン形成し且つエッチングするステップの前に、
前記TFTチャンネルポリシリコン層の上にタンタル層を付着形成し、
第一電圧供給領域及び第二電圧供給領域を除いて前記タンタル層をエッチング除去し、
第一電圧供給領域及び第二電圧供給領域を同時的にサリサイド化させるために前記タンタル層を迅速熱アニール(RTA)へ露呈させる、
上記各ステップを有することを特徴とする方法。 - 薄膜トランジスタ(TFT)のビット線から供給電圧へのリークを最小とさせるためにチャンネル区域の断面積を減少させたTFT構成体において、
活性領域に隣接して分離領域が設けられており、
ポリシリコンゲート領域が前記活性領域及び前記分離領域の第一部分の上に形成されており、尚前記活性領域は前記分離領域の第一部分と隣接しており、
第一酸化物層が前記活性領域の第一部分の上及び前記分離領域の第二部分の上に形成されており、
前記ポリシリコンゲート領域の端部に隣接した前記分離領域の第三部分の上側において前記第一酸化物層内に開口が形成されており、
前記第一酸化物層、前記ポリシリコンゲート領域及び前記第一酸化物層内に形成した前記開口上に第二酸化物層が形成されており、
TFTポリシリコンチャンネルが前記ポリシリコンゲート領域の端部に隣接する前記第一酸化物層の開口内に形成されており、尚前記TFTポリシリコンチャンネルは選択的に除去された付着形成したチャンネルポリシリコン層の厚さによって制限されるチャンネル厚さを有していることを特徴とする構成体。 - 請求項23において、前記チャンネル厚さが約300乃至500Åであり且つ前記TFTポリシリコンチャンネルのチャンネル幅が約0.15乃至0.25μmであることを特徴とする構成体。
- 請求項23において、前記TFTポリシリコンチャンネルのチャンネル厚さ及びチャンネル幅は前記ポリシリコンゲート領域の厚さを変更することによって調節することが可能であることを特徴とする構成体。
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