JP3148977B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子に係り、
特にＳＯＩ構造を用いて高集積化に適し、かつ漏洩電流
発生を抑制できるＤＲＡＭ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭは大容量メモリに適し
たセル構造を取っており、大型コンピュータの主記憶メ
モリだけでなく、パソコンなどのメモリとして大量に用
いられる半導体メモリ素子である。ＤＲＡＭセルは一つ
のキャパシタと一つのＭＯＳトランジスタとで構成され
ているので、ＳＲＡＭに比べて１ビット当たりコースが
低く、高集積化が可能である。そのためメモリ素子とし
てよく用いられている。現在、ＤＲＡＭのキャパシタが
形成されるメモリセル部はキャリヤの移動度の高いＮＭ
ＯＳを使用しており、一方周辺回路部では、消費電力が
極めて低いＣＭＯＳを使用している。
【０００３】半導体メモリ素子の中で、このようなＤＲ
ＡＭはＭＯＳメモリ素子として区分されている。このＭ
ＯＳメモリは前記ＮＭＯＳとＣＭＯＳとを分けて使用し
ている。このＣＭＯＳは、半導体素子が半導体基板自体
に構成されるバルクＣＭＯＳと、絶縁層上にシリコン単
結晶薄膜を形成し、その上に半導体素子を形成するＳＯ
ＩＣＭＯＳに区分される。ＳＯＩ構造は、基板に関わる
寄生容量の効果を無視することができるので、素子分離
構造に現れるラッチアップを防止することができ、かつ
やソフトエラーに対する耐性が向上したＣＭＯＳ回路を
構成し得るという利点がある。
【０００４】ＳＯＩを技術的な面から分類すると、サフ
ァイアなどの単結晶絶縁層上に単結晶を成長させるエピ
タキシャル成長法、絶縁膜の酸化膜上に多結晶または非
晶質シリコン薄膜を堆積し、このシリコン薄膜を横方向
に溶融再結晶させるか或いは固相成長させる堆積膜再結
晶化法、及び半導体基板中に酸化膜などの絶縁層を埋め
込む単結晶分離法などがある。特に、エピタキシャル成
長法としてはＳＯＳが代表的である。そして、堆積膜再
結晶化法のうち、溶融再結晶化法は酸化膜上にＣＶＤ法
などによって堆積した多結晶シリコン薄膜の一部をレー
ザビームや電子ビームなどのエネルギービームで加熱及
び溶融し、その溶融領域をウェーハ上で再結晶化して単
結晶薄膜を得る方法であり、固相成長法は基板上で絶縁
膜のいろいろの結晶領域に非晶質シリコン膜を堆積し、
アニーリングしてエピタキシャルを成長させる方法、い
わゆる固層エピタキシである。最後に、単結晶分離法
は、単結晶シリコン基板中に酸素イオンまたは窒素イオ
ンをイオン注入して表面層の単結晶シリコン層を残し、
内部に酸化膜層または窒化膜層を埋め込んでＳＯＩ構造
として用いる方法である。特に、酸素イオンを注入する
方式はＳＩＭＯＸといわれている。このように完全な分
離構造を有するＳＯＩ構造はいろいろの利点があるが、
特にＳＯＩＣＭＯＳはバルクＣＭＯＳに比べて低消費電
力、高集積度、耐ソフトエラー、耐ラッチアップ、高速
動作などに優れている。
【０００５】以下、添付図面を参照してＳＯＩを用いた
従来のＤＲＡＭ及びその製造方法を説明する。図１はＳ
ＯＩを用いた従来のＤＲＡＭの断面構造図である。従来
のＳＯＩを用いたＤＲＡＭは、図１に示すように、ＳＩ
ＭＯＸで形成したＳＯＩ基板上にスタック形状のキャパ
シタを設けた構造である。半導体基板１に埋込酸化膜２
が形成され、その上にＳＯＩ層３が形成されている。こ
のＳＯＩ層３の素子隔離領域には一定の間隔でフィール
ドシールド４が形成され、活性領域と素子隔離領域とに
区画する。フィールドシールド４で区画された活性領域
には第１ゲート電極６ａ及び第２ゲート電極６ｂが形成
されている。この第１，第２ゲート電極６ａ，６ｂの両
側のＳＯＩ層３内にはトランジスタのソース／ドレイン
として使用する第１，第２，第３不純物拡散領域７ａ，
７ｂ，７ｃが形成されている。
【０００６】第１ゲート電極６ａと一方の側のフィール
ドシールド４との間の第１不純物拡散領域７ａの上であ
って第１ゲート６ａから隣接するフィールドシールド４
にかけてストレージノード１０，誘電膜１１及びプレー
トノード１２から構成されたキャパシタが形成されてい
る。このキャパシタは第１不純物領域７ａと電気的に接
続されている。このような構造のキャパシタは第２ゲー
ト電極６ｂと他側のフィールドシールド４との間の第３
不純物拡散領域７ｃの上にも形成されている。そして、
第１，第２ゲート電極６ａ，６ｂの間の第２不純物拡散
領域７ｂの上にはビットライン連結用ポリシリコンパッ
ド１４がキャパシタ絶縁膜１３の上層として形成されて
いる。このポリシリコンパッド１４を含んだキャパシタ
絶縁膜１３の上には平坦層１５が形成され、その平坦層
１５に形成させたコンタクトホールを通じてビットライ
ン１６がポリシリコンパッド１と連結されている構造で
ある。図中参照符号５，８及び９は絶縁膜を示す。
【０００７】次に、このような構造の従来のＤＲＡＭの
製造方法を添付図２〜５を参照して説明する。まず、図
２ａに示すように、隔離領域となる部分Ｆと活性領域と
なる部分Ａを有する半導体基板１内にＳＩＭＯＸ法で酸
素イオンを注入した後、熱処理して基板内に埋込酸化膜
２を形成する。半導体基板１は単結晶シリコン基板であ
り、イオン注入後熱処理してできた埋込酸化膜２の上に
基板と分離された単結晶のＳＯＩ層３を形成する。図２
ｂに示すように、ＳＯＩ層３上の隔離領域Ｆにフィール
ドシールド４と第１酸化膜５を順次形成する。その全
面、すなわち露出されたＳＯＩ層３と第１酸化膜５の表
面にポリシリコンを形成した後、図３ｃに示すように、
選択的にパターニング（フォトリソグラフィ工程＋エッ
チング工程）して第１，第２ゲート電極６ａ，６ｂを形
成して、これらのゲート電極を保護するためそれらをそ
れぞれ第２酸化膜８で覆う。その後、ＳＯＩ層３の第
１，第２ゲート電極６ａ，６ｂの両側に、第１，第２ゲ
ート電極６ａ，６ｂをマスクとしたイオン注入工程で不
純物イオンを注入して活性化してソース／ドレインとし
て使用する第１，第２，第３不純物拡散領域７ａ，７
ｂ，７ｃを形成する。
【０００８】図３ｄに示すように、第１，第２ゲート電
極６ａ，６ｂを含んだ基板の全面に第３酸化膜９を形成
した後、第１，第３不純物拡散領域７ａ，７ｃの上の第
３酸化膜９を選択的に除去して、第１，第３不純物拡散
領域７ａ，７ｃの上側にノードコンタクトホール１７を
形成する。その後図４ｅに示すようにキャパシタを形成
する。その際、ノードコンタクトホール１７を含んだ基
板の全面にポリシリコン層を形成した後選択的に除去し
てストレージノード１０を形成し、次に、前記ストレー
ジノード１０の表面に誘電膜１１を形成し、その誘電膜
１１を含んだ全面にポリシリコン層を形成した後エッチ
ングしてプレートノード１２を形成する。
【０００９】キャパシタを形成した後、ポリシリコンパ
ッド１４を形成する。そのため、図４ｆに示すように、
プレートノード１２を含んだ全面に第４酸化膜１３を形
成した後、第１，第２ゲート電極６ａ，６ｂの間に形成
された第２不純物拡散領域７ｂ上の第４酸化膜１３及び
第３酸化膜９を選択的に除去してビットラインコンタク
トホール１８を形成し、図５ｇに示すように、ビットラ
インコンタクトホール１８を含んだ全面にパッド用ポリ
シリコン層を形成した後選択的にパターニングして、第
２不純物拡散領域７と接触するポリシリコンパッド１４
を形成する。
【００１０】最後に、図５ｈに示すように、前記ポリシ
リコンパッド１４を含んだ第４絶縁膜１３の全面に平坦
層１５を形成した後、第４酸化膜１３上のポリシリコン
パッド１４が部分的に露出するようにコンタクトホール
を形成し、そのコンタクトホールを含んだ平坦層１５の
全面にポリシリコン層を堆積してビットライン１６を形
成する。
【００１１】
【発明が解決しようとする課題】従来のＤＲＡＭは、キ
ャパシタのストレージノードの上にビットラインを形成
しているので、ビットラインコンタクトはキャパシタの
下側まで伸ばさなければならないので、ビットラインコ
ンタクトにじゃまされてストレージノードの面積拡張が
制限を受けていた。また、ＳＩＭＯＸを用いて基板内に
酸化膜を形成するので、酸素イオン注入工程及び熱処理
工程時に、酸化膜の上のＳＯＩ層に結晶欠陥が生じるお
それがあって、ウェーハの歩留まり向上に制限があっ
た。本発明はかかる従来の半導体素子の問題点を解決
し、かつ、高集積化及び漏洩電流発生抑制に適したＤＲ
ＡＭ及びその製造方法を提供することを課題とするもの
である。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体素子は、半導体基板上の酸化膜の表
面に固相成長法を利用して半導体層を形成して、それを
区画してパターン化された半導体層を形成させ、その半
導体パターンに形成された二つの不純物領域から下に基
板内にまで延びるトレンチにキャパシタを形成させる一
方、ビットラインを他の一つの不純物領域に接触させて
ゲート電極の上側に平坦層を介して形成させたことを特
徴とするものである。
【００１３】本発明の半導体素子の製造方法は、半導体
基板上に絶縁膜を形成し、その絶縁膜上に固相成長法を
利用して半導体層パターンを形成し、半導体層パターン
上にゲート絶縁膜とその上に第１導電層を形成し、第１
導電層、ゲート絶縁膜、半導体層パターン、絶縁膜、半
導体基板にまで延びるトレンチを形成し、トレンチの半
導体基板の表面に誘電膜を形成し、その誘電膜上に第２
導電層を形成し、トレンチ内と第１導電層上に第３導電
層を形成し、第１及び第３導電層をパターニングしてゲ
ート絶縁膜上に第１及び第３導電層からなるゲート電極
を形成し、トレンチ内の第２導電層上に第３導電層を残
留させ、ゲート電極の両側の半導体層パターンに不純物
領域を形成することを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明実施形態による半導
体素子及びその製造法を添付図面を参照して詳細に説明
する。図６ａは本実施形態ＤＲＡＭのレイアウト図であ
り、図６ｂはその構造断面図である。本実施形態による
半導体素子は、半導体基板２０がキャパシタ第１電極と
しての機能を果たす。その半導体基板の上に絶縁膜２
１、その上に半導体層としてのポリシリコン層２４が形
成されている。このポリシリコン層は以下の製造法の箇
所で詳しく述べるが、所定の形状に区画されてパターン
化されている。このパターン化されたポリシリコン層２
４の上にゲート絶縁膜２６を介して二つのゲート電極３
２ａ、３２ｂが所定の間隔離して形成されている。その
間隔は、同図ａに示すように素子の位置によって異なっ
ている。前記ポリシリコン層２４には二つのゲート電極
の外側に不純物領域３４、３６が形成されると共に、ゲ
ート電極の間にも不純物領域が形成されている。本実施
形態に置いてはこれらの不純物領域は低濃度３４と高濃
度３６不純物領域として形成されている。
【００１５】本実施形態においては、二つのゲート電極
の外側の不純物領域から下へ基板内にまで達するトレン
チ２８が形成され、その内面に沿って誘電膜２９が形成
され、その内側にストレージノード３３が形成されてい
る。誘電膜２９はトレンチ２８内で絶縁膜２１にまで延
び絶縁膜２１の上端よりは低く絶縁膜２１の下端よりは
高い位置までに形成されている。ストレージノード３３
はキャパシタの第２電極となるもので、それぞれの不純
物領域にそれぞれ電気的に接触している。
【００１６】以下、前記構造の本実施形態による半導体
素子の製造方法を図７〜１１に基づいて説明する。ま
ず、図７ａに示すように、半導体基板２０上に絶縁膜２
１と感光膜ＰＲ20を順次形成する。絶縁膜２１は１０〜
３００ｎｍの厚さに形成し、酸化膜と窒化膜のいずれか
一つで形成する。酸化膜で形成する場合には基板を熱酸
化して形成するか、或いはＣＶＤ法を用いて形成する。
ストレージノード形成領域を区画して露光及び現像工程
で感光膜ＰＲ20をパターニングした後、そのパターニン
グされた感光膜ＰＲ20をマスクとしたエッチング工程で
絶縁膜２１を選択的に除去して複数のホール２２を形成
して絶縁膜２１のパターンを形成する。そのホールには
基板２０の表面が露出している。
【００１７】感光膜ＰＲ20を除去した後、図７ｂに示す
ように、ホール２２を含んだ絶縁膜２１の全面に第１半
導体層２３を形成する。この第１半導体層２３は非晶質
シリコンで、ＣＶＤ法を用いて６００℃以下で１０〜５
００ｎｍの厚さに形成する。そして、非晶質シリコン内
に非晶質シリコンの固相成長を容易にするためにシリコ
ンイオンを１０〜１００ＫｅＶのエネルギーと１０12〜
１０16のドーズで注入する。第１半導体層２３を５７０
〜６５０℃で熱処理すると、図７ｃに示すように、第１
半導体層２３が固相成長して結晶粒界２５が形成された
ポリシリコン層２４に変わる。この結晶粒界２５はホー
ル２２とホールの間に出来る。
【００１８】図８ｄに示すように、ポリシリコン層２４
の全面に感光膜ＰＲ21を形成した後、露光及び現像工程
で感光膜ＰＲ21をパターニングする。この際、パターニ
ングは、ポリシリコン層を所定のパターンに区切るため
におこなわれるもので、結晶粒界２５に沿って予め定め
た幅で感光膜ＰＲ21を除去する。その際、ビットライン
コンタクトホール形成領域の結晶粒界２５の部分は除去
せずにそのまま残し、かつ、ホール２２上層の感光膜Ｐ
Ｒ21は除去されないようにする。
【００１９】図８ｅに示すように、パターニングされた
感光膜ＰＲ21をマスクとしたエッチング工程で結晶粒界
２５の形成されたポリシリコン層２４を所定の幅で除去
してポリシリコン層２４をそれぞれのポリシリコン層パ
ターン２４ａに形成する。その際、ビットラインコンタ
クトホール形成領域の結晶粒界２５の部分のポリシリコ
ンは除去されないのはいうまでもない。レイアウト図に
示すように、ポリシリコン層２４は一つの結晶粒界２５
を含んだそれぞれのポリシリコン層パターン２４ａに形
成される。その後、前記感光膜ＰＲ21を除去する。
【００２０】図８ｆに示すように、結晶粒界２５の除去
によって一部露出した絶縁膜２１を含んだポリシリコン
層パターン２４ａの全面にゲート絶縁膜２６及び第１導
電層２７を形成する。ゲート絶縁膜２６を形成する物質
は酸化膜と窒化膜のいずれか一つで形成し、その形成方
法はポリシリコン層パターン２４ａを熱酸化して形成す
るか、或いはＣＶＤ法で絶縁膜を堆積して形成する。ま
た、第１導電層２７はポリシリコン層、シリサイド、及
び高融点金属のいずれか一つを使用して形成する。
【００２１】図９ｇに示すように、第１導電層２７の全
面に感光膜ＰＲ22を形成し、露光及び現像工程でホール
２２領域上の感光膜ＰＲ22を選択的にパターニングした
後、パターニングされた感光膜ＰＲ22をマスクとしたエ
ッチング工程で第１導電層２７、ゲート絶縁膜２６、ホ
ール２２内のポリシリコン層パターン２４ａ及び半導体
基板２０を一定の深さにエッチングして第１、第２トレ
ンチ２８ａ，２８ｂを形成する。この第１、第２トレン
チ２８ａ，２８ｂはそれぞれの残された結晶粒界２５を
中心としてその結晶粒界２５の左右に対称的に形成され
る。図９ｈに示すように、感光膜ＰＲ22を除去した後、
第１、第２トレンチ２８ａ，２８ｂを含む第１導電層２
７の全面に誘電膜２９を薄く形成させ、その上に第２導
電層３０を形成する。第２導電層３０はポリシリコンを
用いて形成する。図９ｉに示すように、第１、第２トレ
ンチ２８ａ，２８ｂの部分の第２導電層３０を絶縁膜２
１の側面が一部露出されるようにエッチバックする。こ
の時、ポリシリコン層パターン２４ａの上の誘電膜２９
の表面にある第２導電層３０は完全に除去される。その
後、誘電膜２９も第１、第２トレンチ２８ａ，２８ｂ内
の絶縁膜２１の側面が露出されるようにエッチングす
る。この際、ウェットエッチング法を用いて除去する。
この工程で、誘電膜２９と第２導電層３０の上端は、絶
縁膜２１の上端よりは低く絶縁膜２１の下端よりは高い
位置で終わるように形成する。
【００２２】図１０ｊに示すように、ポリシリコンパタ
ーンの上の第１導電層２７とトレンチ２８の第２導電層
３０及び誘電膜２９の全面に第３導電層３１及び感光膜
ＰＲ23を順次形成する。その後、露光及び現像工程でゲ
ート電極形成領域に該当する部分にのみ感光膜ＰＲ23が
残るようにパターニングする。この第３導電層３１はポ
リシリコンを用いて形成する。図１０ｋに示すように、
パターニングされた感光膜ＰＲ23をマスクとしたエッチ
ング工程で第３導電層３１及び第１導電層２７を順次エ
ッチングして第１、第２ゲート電極３２ａ，３２ｂを形
成する。このとき、ドライエッチング法でエッチングす
る。したがって、第３導電層は、ゲート絶縁膜２６の上
層では第１，第２ゲート電極３２ａ，３２ｂとして形成
される第３導電層３１を除いては完全に除去される。そ
して、トレンチ２８内ではゲート絶縁膜２６の側面が現
れるまでのみエッチングするようにして、第２導電層３
０及び第３導電層３１からなるストレージノード３３を
形成する。このストレージノード３３の少なくとも基板
の部分の側面と下部には誘電膜２９があり、誘電膜２９
は半導体基板２０に囲まれている。すなわち、誘電膜２
９は基板とストレージノードとによってはまれている。
したがって、半導体基板２０がプレートノードとして作
用する。その後、第１、第２ゲート電極３２ａ，３２ｂ
をマスクとした低濃度不純物イオン注入工程で第１、第
２ゲート電極３２ａ，３２ｂの両側面ポリシリコン層パ
ターン２４ａに低濃度不純物拡散領域３４を形成する。
この際、前記低濃度不純物イオンは、ＮＭＯＳの場合に
は燐Ｐ，ヒ素Ａｓなどの不純物イオンを注入し、ＰＭＯ
Ｓの場合には硼素Ｂなどの不純物イオンを注入する。
【００２３】図１０ｌに示すように、第１、第２ゲート
電極３２ａ，３２ｂの側面に側壁スペーサ３５を形成
し、その側壁スペーサ３５及び第１、第２ゲート電極３
２ａ，３２ｂをマスクとして第１、第２ゲート電極３２
ａ，３２ｂの両側のポリシリコン層パターン２４ａに高
濃度不純物イオンを注入し、活性化して高濃度不純物拡
散量域３６を形成する。
【００２４】最後に図１１ｍに示すように、第１、第２
ゲート電極３２ａ，３２ｂを含んだ基板の全面に平坦層
３７を形成し、二つのゲート電極３２ａ，３２ｂの間の
高濃度不純物拡散領域上の平坦層３７を除去してビット
ラインコンタクトホール３８を形成した後、前記ビット
ラインコンタクトホール３８を含んだ平坦層３７の全面
にビットラインとして使用する導電層を堆積した後、選
択的にパターニング（フォトリソグラフィ工程＋エッチ
ング工程）して第１、第２ゲート電極３２ａ，３２ｂと
交差するビットライン３９を形成する。ビットラインは
ポリシリコンを用いて形成する。
【００２５】
【発明の効果】本発明によるＤＲＡＭは、半導体基板上
に絶縁膜を形成し、その上に固相成長法で半導体層を形
成した後、その半導体層を所定のパターンに分離させて
から素子を形成するので、基板と半導体素子とが完全に
分離されると共に、結晶欠陥が無い高速動作が可能な素
子を提供することができ、且つ寄生キャパシタの生成を
防止し得るので信頼度の向上した半導体素子を提供する
ことができる。また、本発明は、基板に達するトレンチ
を形成させ、そこにキャパシタを形成させているので、
ビットラインに無関係にキャパシタを形成させることが
でき、トレンチの深さに応じてキャパシタの容量を増加
させることができるので、半導体メモリ素子の高集積化
に有利である。
【図面の簡単な説明】
【図１】従来のＤＲＡＭの断面構造図。
【図２】従来のＤＲＡＭの製造工程を示す断面図。
【図３】従来のＤＲＡＭの製造工程を示す断面図。
【図４】従来のＤＲＡＭの製造工程を示す断面図。
【図５】従来のＤＲＡＭの製造工程を示す断面図。
【図６】本発明実施形態のＤＲＡＭのレイアウト図
（ａ）とその断面構造図（ｂ）。
【図７】図６ａのＡ−Ａ’線に沿った製造工程を示す断
面図。
【図８】図６ａのＡ−Ａ’線に沿った製造工程を示す断
面図。
【図９】図６ａのＡ−Ａ’線に沿った製造工程を示す断
面図。
【図１０】図６ａのＡ−Ａ’線に沿った製造工程を示す
断面図。
【図１１】図６ａのＡ−Ａ’線に沿った製造工程を示す
断面図。
【符号の説明】
２０ 半導体基板 ２１ 絶縁膜 ２２ ホール ２３ 半導体層 ２４ａ ポリシリコン層パターン ２５ 結晶粒界 ２６ ゲート絶縁膜 ２７ 第１導電層 ２８ トレンチ ２９ 誘電膜 ３０ 第２導電層 ３１ 第３導電層 ３２ ゲート電極 ３３ ストレージノード ３４ 低濃度不純物拡散領域 ３５ 側壁スペーサ ３６ 高濃度不純物拡散領域 ３７ 平坦層 ３８ ビットラインコンタクトホール ３９ ビットライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−116037（ＪＰ，Ａ) 特開 平８−88332（ＪＰ，Ａ) 特開 平７−58217（ＪＰ，Ａ) 特開 平６−169069（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に絶縁膜を形成する段階
    と、 前記絶縁膜上に固相成長法を利用して半導体層パターン
    を形成する段階と、 前記半導体層パターン上にゲート絶縁膜とその上に第１
    導電層を形成する段階と、 前記第１導電層、前記ゲート絶縁膜、前記半導体層パタ
    ーン、前記絶縁膜、そして前記半導体基板にまで延長さ
    れるトレンチを形成する段階と、 前記トレンチの前記半導体基板の表面に誘電膜を形成す
    る段階と、 前記トレンチの前記誘電膜上に第２導電層を形成する段
    階と、 前記トレンチ内と前記第１導電層上に第３導電層を形成
    する段階と、 前記第１及び第３導電層をパターニングして前記ゲート
    絶縁膜上に前記第１及び第３導電層からなるゲート電極
    を形成し、前記トレンチ内の前記第２導電層上に第３導
    電層を残留させる段階と、 前記ゲート電極の両側の前記半導体層パターンに不純物
    領域を形成する段階とを含み、 前記半導体層パターンを形成する段階が、前記絶縁膜の
    うち、キャパシタ形成領域の絶縁膜を選択的にパターニ
    ングしてホールを形成することにより絶縁膜パターンを
    形成する段階と、前記ホールを含んだ絶縁膜パターンの
    全面に半導体層を形成した後に熱処理し、ホールを基準
    としてホールとホールの間の絶縁膜パターン上で半導体
    層が結晶粒界を有するように半導体層を形成する段階
    と、ビットラインコンタクトホール形成領域の結晶粒界
    を除いた結晶粒界の形成された半導体層を所定の幅で選
    択的にエッチングしてそれぞれの半導体層パターンに形
    成する段階とを 含むことを特徴とする半導体素子の製造
    方法。
  2. 【請求項２】 前記誘電膜と第２導電層を形成する段階
    は、前記トレンチと第１導電層の表面に誘電膜を形成す
    る段階と、前記誘電膜の全面に第２導電層を形成する段
    階と、前記第２導電層と前記誘電膜を前記トレンチ内の
    前記絶縁膜パターンの側面が露出されるまでエッチング
    する段階とを含むことを特徴とする請求項１記載の半導
    体素子の製造方法。
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