JPH07202193A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07202193A JPH07202193A JP5352441A JP35244193A JPH07202193A JP H07202193 A JPH07202193 A JP H07202193A JP 5352441 A JP5352441 A JP 5352441A JP 35244193 A JP35244193 A JP 35244193A JP H07202193 A JPH07202193 A JP H07202193A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】
【目的】 少ない工程数で得られる高性能でかつ高信頼
性な非対称ＬＤＤ型ＭＯＳトランジスタの構造とその製
造方法を提供すること、またこの構造を用いた占有面積
の小さな複合ＭＯＳトランジスタのレイアウト構造及び
高性能でかつ高集積度が達成されるＳＲＡＭセルの構造
を提供すること。 【構成】 ゲート電極４のドレイン側のみに側壁酸化層
６Ｄ及び低濃度Ｎ型不純物拡散層５Ｄが設けられる。ド
レイン側の高濃度Ｎ型不純物拡散層７Ｄは低濃度不純物
拡散層５Ｄの外側に位置し、他方、ソース側の高濃度Ｎ
型不純物拡散層７Ｓはゲート電極４下に達する。
性な非対称ＬＤＤ型ＭＯＳトランジスタの構造とその製
造方法を提供すること、またこの構造を用いた占有面積
の小さな複合ＭＯＳトランジスタのレイアウト構造及び
高性能でかつ高集積度が達成されるＳＲＡＭセルの構造
を提供すること。 【構成】 ゲート電極４のドレイン側のみに側壁酸化層
６Ｄ及び低濃度Ｎ型不純物拡散層５Ｄが設けられる。ド
レイン側の高濃度Ｎ型不純物拡散層７Ｄは低濃度不純物
拡散層５Ｄの外側に位置し、他方、ソース側の高濃度Ｎ
型不純物拡散層７Ｓはゲート電極４下に達する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に、低不純物濃度ドレイン（ＬＤＤ）構
造の半導体装置及びその製造方法に関する。
方法に関し、特に、低不純物濃度ドレイン（ＬＤＤ）構
造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、短チャネルのＭＯＳトランジスタ
においては、高耐圧化、高電流駆動化のために低不純物
濃度ドレイン（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が用いられている。従来の対称型ＬＬＤ型ＭＯ
Ｓトランジスタの製造方法を図１０、図１１を参照して
説明する。
においては、高耐圧化、高電流駆動化のために低不純物
濃度ドレイン（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が用いられている。従来の対称型ＬＬＤ型ＭＯ
Ｓトランジスタの製造方法を図１０、図１１を参照して
説明する。
【０００３】始めに、図１０の（Ａ）を参照すると、Ｐ
-型単結晶シリコン基板１上にＬＯＣＯＳ法（選択酸化
法）を用いてフィールド酸化層２を約５０００Å形成す
る。次に、ＭＯＳトランジスタのゲート酸化層３として
熱酸化によりシリコン酸化層を約１５０Å形成した後、
減圧ＣＶＤ法を用いてゲート電極４としてのポリシリコ
ンを約２０００Å成長させる。次に、リン等のＮ型不純
物をイオン注入法により約５×１０15ｃｍ-2ドープした
後、フォトリソグラフィー技術及びドライエッチング
（ＲＩＥ）技術を用いて所望の形状のＮ型ポリシリコン
よりなるゲート電極４を形成する。この状態で全面にリ
ンをイオン注入法により約１×１０13ｃｍ-2ドープした
後、約９００°Ｃの窒素雰囲気中でアニールを行ってＮ
-型不純物拡散層５Ｐ、５Ｓを形成する。
-型単結晶シリコン基板１上にＬＯＣＯＳ法（選択酸化
法）を用いてフィールド酸化層２を約５０００Å形成す
る。次に、ＭＯＳトランジスタのゲート酸化層３として
熱酸化によりシリコン酸化層を約１５０Å形成した後、
減圧ＣＶＤ法を用いてゲート電極４としてのポリシリコ
ンを約２０００Å成長させる。次に、リン等のＮ型不純
物をイオン注入法により約５×１０15ｃｍ-2ドープした
後、フォトリソグラフィー技術及びドライエッチング
（ＲＩＥ）技術を用いて所望の形状のＮ型ポリシリコン
よりなるゲート電極４を形成する。この状態で全面にリ
ンをイオン注入法により約１×１０13ｃｍ-2ドープした
後、約９００°Ｃの窒素雰囲気中でアニールを行ってＮ
-型不純物拡散層５Ｐ、５Ｓを形成する。
【０００４】次に、図１０の（Ｂ）を参照すると、全面
に高温減圧ＣＶＤ法により約２０００ÅのＬＬＤ用酸化
層６を成長させる。
に高温減圧ＣＶＤ法により約２０００ÅのＬＬＤ用酸化
層６を成長させる。
【０００５】次に、図１１の（Ａ）を参照すると、異方
性ドライエッチング（ＲＩＥ）技術を用いて酸化層６を
エッチバックすると、ゲート電極４の側壁にのみ酸化層
６を残存させて側壁酸化層６Ｄ、６Ｓが形成される。次
に、全面にイオン注入法によりヒ素を約５×１０15ｃｍ
-2打ち込むと、ゲート電極４及び側壁酸化層６Ｄ、６Ｓ
がマスクとなり、Ｎ-型不純物拡散層５Ｄ、５Ｓの外側
にＮ+型不純物拡散層７Ｄ、７Ｓが形成される。
性ドライエッチング（ＲＩＥ）技術を用いて酸化層６を
エッチバックすると、ゲート電極４の側壁にのみ酸化層
６を残存させて側壁酸化層６Ｄ、６Ｓが形成される。次
に、全面にイオン注入法によりヒ素を約５×１０15ｃｍ
-2打ち込むと、ゲート電極４及び側壁酸化層６Ｄ、６Ｓ
がマスクとなり、Ｎ-型不純物拡散層５Ｄ、５Ｓの外側
にＮ+型不純物拡散層７Ｄ、７Ｓが形成される。
【０００６】次に、図１１の（Ｂ）を参照すると、通常
のＣＶＤ法により全面にリンガラス（ＰＳＧ）を約５０
００Å成長して層間絶縁層８を形成する。次に、フォト
リソグラフィー技術とＲＩＥ技術を用いてＭＯＳトラン
ジスタのドレイン部、ソース部となるＮ+型不純物拡散
層７Ｄ、７Ｓ上及びゲート電極引きだし部（図示せず）
にコンタクトホール９を開口する。その後、コンタクト
の外抜きによる接合リークの防止のためにこれらコンタ
クトホール９を含む領域にリンまたはヒ素をイオン注入
法により約５×１０15ｃｍ-2ドープする。次に、全面に
通常のスパッタリング法によりアルミニウムを被着した
後、フォトリソグラフィー技術とＲＩＥ技術を用いてパ
ターニングを行い、アルミニウム配線層１０を形成す
る。これにより、対称ＬＤＤ型ＭＯＳトランジスタが完
成する。
のＣＶＤ法により全面にリンガラス（ＰＳＧ）を約５０
００Å成長して層間絶縁層８を形成する。次に、フォト
リソグラフィー技術とＲＩＥ技術を用いてＭＯＳトラン
ジスタのドレイン部、ソース部となるＮ+型不純物拡散
層７Ｄ、７Ｓ上及びゲート電極引きだし部（図示せず）
にコンタクトホール９を開口する。その後、コンタクト
の外抜きによる接合リークの防止のためにこれらコンタ
クトホール９を含む領域にリンまたはヒ素をイオン注入
法により約５×１０15ｃｍ-2ドープする。次に、全面に
通常のスパッタリング法によりアルミニウムを被着した
後、フォトリソグラフィー技術とＲＩＥ技術を用いてパ
ターニングを行い、アルミニウム配線層１０を形成す
る。これにより、対称ＬＤＤ型ＭＯＳトランジスタが完
成する。
【０００７】上述の対称ＬＤＤ型ＭＯＳトランジスタは
スタティックランダムアクセスメモリ（ＳＲＡＭ）のセ
ルに適用できる。ＳＲＡＭセルは、図１２に示すごと
く、セル内の電源配線ＶＬと接地配線ＧＮＤとの間に、
高抵抗負荷Ｒ1、Ｒ2、及び駆動トランジスタＴ3、Ｔ4を
有し、フリップフロップを構成する。さらに、フリップ
フロップのノードＮ1、Ｎ2とディジット線Ｄ1、Ｄ2との
間には、ワード線ＷＬの電位によって制御される伝達ト
ランジスタＴ1、Ｔ2が設けられている。
スタティックランダムアクセスメモリ（ＳＲＡＭ）のセ
ルに適用できる。ＳＲＡＭセルは、図１２に示すごと
く、セル内の電源配線ＶＬと接地配線ＧＮＤとの間に、
高抵抗負荷Ｒ1、Ｒ2、及び駆動トランジスタＴ3、Ｔ4を
有し、フリップフロップを構成する。さらに、フリップ
フロップのノードＮ1、Ｎ2とディジット線Ｄ1、Ｄ2との
間には、ワード線ＷＬの電位によって制御される伝達ト
ランジスタＴ1、Ｔ2が設けられている。
【０００８】上述の対称ＬＤＤ型ＭＯＳトランジスタが
適用されたＳＲＡＭセルの平面図である図１３を参照す
ると、負荷抵抗Ｒ1はセル内電源配線ＶＬと駆動トラン
ジスタＴ3との間にコンタクトホールＣ11を介して挿入
されている。また、負荷抵抗Ｒ2はセル内電源配線ＶＬ
と駆動トランジスタＴ4との間にコンタクトホールＣ12
を介して挿入されている。駆動トランジスタＴ3のゲー
ト電極及び駆動トランジスタＴ4のゲート電極は、ダイ
レクトコンタクトＣ13を介して、それぞれ、駆動トラン
ジスタＴ4のドレイン領域及び駆動トランジスタＴ3のド
レイン領域に接続されている。駆動トランジスタＴ3の
ドレイン領域及び駆動トランジスタＴ4のドレイン領域
は、それぞれ、伝達トランジスタＴ1伝達トランジスタ
Ｔ2を介してディジット線Ｄ1、Ｄ2に接続されている。
伝達トランジスタＴ1のゲート電極及び伝達トランジス
タＴ2のゲート電極はいずれもワード線ＷＬに接続され
ている。そして、駆動トランジスタＴ3のソース領域及
び駆動トランジスタＴ4のソース領域は高濃度Ｎ+型不純
物拡散層７Ｓに接続され、さらに接地コンタクトホール
Ｃ14を介してアルミニウム配線層１０（ＧＮＤ）に接続
されている。ここで用いられている駆動トランジスタＴ
3、Ｔ4及び伝達トランジスタＴ1、Ｔ2はすべて上述の対
称ＬＤＤ型ＭＯＳトランジスタである。
適用されたＳＲＡＭセルの平面図である図１３を参照す
ると、負荷抵抗Ｒ1はセル内電源配線ＶＬと駆動トラン
ジスタＴ3との間にコンタクトホールＣ11を介して挿入
されている。また、負荷抵抗Ｒ2はセル内電源配線ＶＬ
と駆動トランジスタＴ4との間にコンタクトホールＣ12
を介して挿入されている。駆動トランジスタＴ3のゲー
ト電極及び駆動トランジスタＴ4のゲート電極は、ダイ
レクトコンタクトＣ13を介して、それぞれ、駆動トラン
ジスタＴ4のドレイン領域及び駆動トランジスタＴ3のド
レイン領域に接続されている。駆動トランジスタＴ3の
ドレイン領域及び駆動トランジスタＴ4のドレイン領域
は、それぞれ、伝達トランジスタＴ1伝達トランジスタ
Ｔ2を介してディジット線Ｄ1、Ｄ2に接続されている。
伝達トランジスタＴ1のゲート電極及び伝達トランジス
タＴ2のゲート電極はいずれもワード線ＷＬに接続され
ている。そして、駆動トランジスタＴ3のソース領域及
び駆動トランジスタＴ4のソース領域は高濃度Ｎ+型不純
物拡散層７Ｓに接続され、さらに接地コンタクトホール
Ｃ14を介してアルミニウム配線層１０（ＧＮＤ）に接続
されている。ここで用いられている駆動トランジスタＴ
3、Ｔ4及び伝達トランジスタＴ1、Ｔ2はすべて上述の対
称ＬＤＤ型ＭＯＳトランジスタである。
【０００９】さらに、図１３のＸＩＶ−ＸＩＶ線断面図
である図１４を参照すると、図１１の（Ｂ）の構成と同
様に、図１４の装置は、Ｐ-型単結晶シリコン基板１上
にＬＯＣＯＳ法（選択酸化法）より形成されたフィール
ド酸化層２、ゲート酸化層３、その上部に形成されたゲ
ート電極４、ゲート電極４に対して左右対称に形成され
た側壁酸化層６Ｄ、６Ｓ、側壁酸化層６Ｄ、６Ｓの直下
のシリコン基板１内に形成された低濃度Ｎ-型不純物拡
散層５Ｄ、５Ｓ、さらにその外側のシリコン基板１内に
形成されたＮ+型不純物拡散層７Ｄ、７Ｓにより構成さ
れている。さらに、ゲート電極４とＮ+型不純物拡散層
７Ｄとが接続するダイレクトコンタクトホールＣ13、こ
れらを覆うように形成された層間絶縁層８、その上に形
成された接地配線層ＧＮＤ、これを覆うように形成され
た層間絶縁膜１１、その上に形成された高抵抗ポリシリ
コン層１２、これを覆う高抵抗カバー層１３、さらにそ
の上に形成された層間絶縁膜１４、アルミニウム配線層
１０が設けられている。なお、図１４で図示されている
対称ＬＤＤ型ＭＯＳトランジスタは図１３の駆動トラン
ジスタＴ3に対応し、高抵抗ポリシリコン層１２は図１
３の高抵抗負荷Ｒ1、Ｒ2に対応し、アルミニウム配線層
１０は図１３のディジット線Ｄ1、Ｄ2に対応している。
である図１４を参照すると、図１１の（Ｂ）の構成と同
様に、図１４の装置は、Ｐ-型単結晶シリコン基板１上
にＬＯＣＯＳ法（選択酸化法）より形成されたフィール
ド酸化層２、ゲート酸化層３、その上部に形成されたゲ
ート電極４、ゲート電極４に対して左右対称に形成され
た側壁酸化層６Ｄ、６Ｓ、側壁酸化層６Ｄ、６Ｓの直下
のシリコン基板１内に形成された低濃度Ｎ-型不純物拡
散層５Ｄ、５Ｓ、さらにその外側のシリコン基板１内に
形成されたＮ+型不純物拡散層７Ｄ、７Ｓにより構成さ
れている。さらに、ゲート電極４とＮ+型不純物拡散層
７Ｄとが接続するダイレクトコンタクトホールＣ13、こ
れらを覆うように形成された層間絶縁層８、その上に形
成された接地配線層ＧＮＤ、これを覆うように形成され
た層間絶縁膜１１、その上に形成された高抵抗ポリシリ
コン層１２、これを覆う高抵抗カバー層１３、さらにそ
の上に形成された層間絶縁膜１４、アルミニウム配線層
１０が設けられている。なお、図１４で図示されている
対称ＬＤＤ型ＭＯＳトランジスタは図１３の駆動トラン
ジスタＴ3に対応し、高抵抗ポリシリコン層１２は図１
３の高抵抗負荷Ｒ1、Ｒ2に対応し、アルミニウム配線層
１０は図１３のディジット線Ｄ1、Ｄ2に対応している。
【００１０】しかしながら、上述の対称ＬＤＤ型ＭＯＳ
トランジスタにおいては次のような欠点がある。すなわ
ち、ソース領域のＮ+型不純物拡散層７Ｄ、７Ｓからチ
ャンネル領域の間にＮ-型不純物拡散層５Ｄ、５Ｓが存
在する。このため、トランジスタがオン状態になった
時、チャネル領域に流れ込むキャリア（電子）が通常の
構造（ゲート電極と高濃度Ｎ型領域が整合している構
造）のＭＯＳトランジスタに比較して少なくなり、同一
ゲート長寸法で比較してオン電流が小さくなる。また、
上述のＳＲＡＭセルのごとく、ソース領域が共通の２つ
のＭＯＳトランジスタの場合、ゲート電極間に２つの低
濃度Ｎ-型不純物拡散層が存在するため、ゲート電極間
の間隔が大きくなってしまい、高集積化が不利となる。
トランジスタにおいては次のような欠点がある。すなわ
ち、ソース領域のＮ+型不純物拡散層７Ｄ、７Ｓからチ
ャンネル領域の間にＮ-型不純物拡散層５Ｄ、５Ｓが存
在する。このため、トランジスタがオン状態になった
時、チャネル領域に流れ込むキャリア（電子）が通常の
構造（ゲート電極と高濃度Ｎ型領域が整合している構
造）のＭＯＳトランジスタに比較して少なくなり、同一
ゲート長寸法で比較してオン電流が小さくなる。また、
上述のＳＲＡＭセルのごとく、ソース領域が共通の２つ
のＭＯＳトランジスタの場合、ゲート電極間に２つの低
濃度Ｎ-型不純物拡散層が存在するため、ゲート電極間
の間隔が大きくなってしまい、高集積化が不利となる。
【００１１】他方、一般に、ＭＯＳトランジスタの信頼
性（ホットキャリアによるオン電流の劣化）はそのドレ
イン構造で決るので、ソース領域のＮ-型不純物拡散層
は信頼性には寄与しない。従って、ソース領域にはＮ-
型不純物拡散層はないほうが望ましい。そこで、対称Ｌ
ＤＤ型ＭＯＳトランジスタの欠点を改善するべく、ソー
ス領域とドレイン領域とが非対称な構造のＬＬＤ型ＭＯ
Ｓトランジスタが提案されている（参照：特開昭６２−
２００７５７号公報）。この従来の非対称ＬＤＤ型ＭＯ
Ｓトランジスタの製造方法を図１５、図１６を参照して
説明する。
性（ホットキャリアによるオン電流の劣化）はそのドレ
イン構造で決るので、ソース領域のＮ-型不純物拡散層
は信頼性には寄与しない。従って、ソース領域にはＮ-
型不純物拡散層はないほうが望ましい。そこで、対称Ｌ
ＤＤ型ＭＯＳトランジスタの欠点を改善するべく、ソー
ス領域とドレイン領域とが非対称な構造のＬＬＤ型ＭＯ
Ｓトランジスタが提案されている（参照：特開昭６２−
２００７５７号公報）。この従来の非対称ＬＤＤ型ＭＯ
Ｓトランジスタの製造方法を図１５、図１６を参照して
説明する。
【００１２】始めに、図１５の（Ａ）を参照すると、図
１０の（Ａ）と同様に、Ｐ型単結晶シリコン基板１上に
フィールド酸化層２、ゲート酸化層３、ゲート電極４お
よびＮ-型不純物拡散層５Ｄ、５Ｓを形成する。次に、
図１５の（Ｂ）を参照すると、フォトリソグラフィー技
術を用いてドレイン領域のみをフォトレジスト層２１で
マスクし、この状態で、イオン注入法によりＡｓを約５
×１０15ｃｍ-2ドープしてＮ+型不純物拡散層７Ｓを形
成する。次に、図１５の（Ｃ）を参照すると、全面に高
温減圧ＣＶＤ法により約２０００ÅのＬＬＤ用酸化層６
を成長させる。
１０の（Ａ）と同様に、Ｐ型単結晶シリコン基板１上に
フィールド酸化層２、ゲート酸化層３、ゲート電極４お
よびＮ-型不純物拡散層５Ｄ、５Ｓを形成する。次に、
図１５の（Ｂ）を参照すると、フォトリソグラフィー技
術を用いてドレイン領域のみをフォトレジスト層２１で
マスクし、この状態で、イオン注入法によりＡｓを約５
×１０15ｃｍ-2ドープしてＮ+型不純物拡散層７Ｓを形
成する。次に、図１５の（Ｃ）を参照すると、全面に高
温減圧ＣＶＤ法により約２０００ÅのＬＬＤ用酸化層６
を成長させる。
【００１３】次に、図１６の（Ａ）を参照すると、ＲＩ
Ｅ技術を用いて酸化層６をエッチバックすると、ゲート
電極４の側壁にのみ酸化層６を残存させて側壁酸化層６
Ｄ、６Ｓが形成される。次に、全面にイオン注入法によ
りヒ素を約５×１０15ｃｍ-2打ち込むと、ゲート電極４
及び側壁酸化層６Ｄ、６Ｓがマスクとなり、Ｎ-型不純
物拡散層５Ｄの外側にＮ+型不純物拡散層７Ｄが形成さ
れる。
Ｅ技術を用いて酸化層６をエッチバックすると、ゲート
電極４の側壁にのみ酸化層６を残存させて側壁酸化層６
Ｄ、６Ｓが形成される。次に、全面にイオン注入法によ
りヒ素を約５×１０15ｃｍ-2打ち込むと、ゲート電極４
及び側壁酸化層６Ｄ、６Ｓがマスクとなり、Ｎ-型不純
物拡散層５Ｄの外側にＮ+型不純物拡散層７Ｄが形成さ
れる。
【００１４】次に、図１６の（Ｂ）を参照すると、図１
１の（Ｂ）と同様に、通常のＣＶＤ法により全面にリン
ガラス（ＰＳＧ）を約５０００Å成長して層間絶縁層８
を形成する。次に、フォトリソグラフィー技術とＲＩＥ
技術を用いてＭＯＳトランジスタのドレイン部、ソース
部となるＮ+型不純物拡散層７Ｄ、７Ｓ上及びゲート電
極引きだし部（図示せず）にコンタクトホール９を開口
する。その後、コンタクトの外抜きによる接合リークの
防止のためにこれらコンタクトホール９を含む領域にリ
ンまたはヒ素をイオン注入法により約５×１０15ｃｍ-2
ドープする。次に、全面に通常のスパッタリング法によ
りアルミニウムを被着した後、フォトリソグラフィー技
術とＲＩＥ技術を用いてパターニングを行い、アルミニ
ウム配線層１０を形成する。これにより、非対称ＬＤＤ
型ＭＯＳトランジスタが完成する。
１の（Ｂ）と同様に、通常のＣＶＤ法により全面にリン
ガラス（ＰＳＧ）を約５０００Å成長して層間絶縁層８
を形成する。次に、フォトリソグラフィー技術とＲＩＥ
技術を用いてＭＯＳトランジスタのドレイン部、ソース
部となるＮ+型不純物拡散層７Ｄ、７Ｓ上及びゲート電
極引きだし部（図示せず）にコンタクトホール９を開口
する。その後、コンタクトの外抜きによる接合リークの
防止のためにこれらコンタクトホール９を含む領域にリ
ンまたはヒ素をイオン注入法により約５×１０15ｃｍ-2
ドープする。次に、全面に通常のスパッタリング法によ
りアルミニウムを被着した後、フォトリソグラフィー技
術とＲＩＥ技術を用いてパターニングを行い、アルミニ
ウム配線層１０を形成する。これにより、非対称ＬＤＤ
型ＭＯＳトランジスタが完成する。
【００１５】また、他の従来の非対称ＬＤＤ型ＭＯＳト
ランジスタを図１７、図１８を参照して説明する（参
照：特開昭６２−５８６８２号公報）。すなわち、図１
７に示すように、図１１の対称ＬＤＤ構造と異なり、ソ
ース領域側の側壁酸化層６Ｓ及びＮ-型不純物拡散層５
Ｓはドレイン領域側の側壁酸化層６Ｄ及びＮ-型不純物
拡散層５Ｄより小さくされている。これは図１１の
（Ｂ）の酸化層６をエッチバックして側壁酸化層６Ｄ、
６Ｓを形成する方法が異なる。たとえば、図１１の
（Ｂ）の酸化層６をＲＩＥ技術によりエッチバックする
際に、図１８の（Ａ）に示すように、シリコン基板１を
上部電極Ｐ1、下部電極Ｐ2に対してΘだけ傾けた状態に
する。あるいは、図１８の（Ｂ）に示すように、上部電
極Ｐ1と下部電極Ｐ2との位置を相対的にずらせることに
よって、その間にあるシリコン基板１へのプラズマエッ
チイオンの打ち込み角を変える。
ランジスタを図１７、図１８を参照して説明する（参
照：特開昭６２−５８６８２号公報）。すなわち、図１
７に示すように、図１１の対称ＬＤＤ構造と異なり、ソ
ース領域側の側壁酸化層６Ｓ及びＮ-型不純物拡散層５
Ｓはドレイン領域側の側壁酸化層６Ｄ及びＮ-型不純物
拡散層５Ｄより小さくされている。これは図１１の
（Ｂ）の酸化層６をエッチバックして側壁酸化層６Ｄ、
６Ｓを形成する方法が異なる。たとえば、図１１の
（Ｂ）の酸化層６をＲＩＥ技術によりエッチバックする
際に、図１８の（Ａ）に示すように、シリコン基板１を
上部電極Ｐ1、下部電極Ｐ2に対してΘだけ傾けた状態に
する。あるいは、図１８の（Ｂ）に示すように、上部電
極Ｐ1と下部電極Ｐ2との位置を相対的にずらせることに
よって、その間にあるシリコン基板１へのプラズマエッ
チイオンの打ち込み角を変える。
【００１６】
【発明が解決しようとする課題】しかしながら、上述の
非対称ＬＤＤ型ＭＯＳトランジスタにおいては次のよう
な課題がある。図１５、図１６に示す製造方法によって
製造された非対称ＬＤＤ型ＭＯＳトランジスタにおいて
は、図１５の（Ｂ）に示したように、Ｎ+型不純物拡散
層７Ｓを形成する際に、目合わせ工程が必要になり、製
造工程が増加する。また、高濃度のＡｓのイオン注入工
程が増加して電荷の蓄積（チャージアップ）とその結果
生ずるゲート酸化層破壊を招くという課題がある。ま
た、図１７、図１８に示す非対称ＬＤＤ型ＭＯＳトラン
ジスタにおいては、製造工程は増加しないものの、ソー
ス領域側のＮ-型不純物拡散層５Ｓの幅の制御が難し
く、また、Ｎ-型不純物拡散層５Ｓを完全になくすこと
ができない。さらに、シリコン基板１上に形成されるＭ
ＯＳトランジスタのソース領域とドレイン領域の向きが
そろってしまうことであり、この結果、複数のＭＯＳト
ランジスタを使用する回路において、ソース領域を共通
にしたレイアウト（図４参照）が使えないため、チップ
サイズが大きくなってしまうという課題がある。
非対称ＬＤＤ型ＭＯＳトランジスタにおいては次のよう
な課題がある。図１５、図１６に示す製造方法によって
製造された非対称ＬＤＤ型ＭＯＳトランジスタにおいて
は、図１５の（Ｂ）に示したように、Ｎ+型不純物拡散
層７Ｓを形成する際に、目合わせ工程が必要になり、製
造工程が増加する。また、高濃度のＡｓのイオン注入工
程が増加して電荷の蓄積（チャージアップ）とその結果
生ずるゲート酸化層破壊を招くという課題がある。ま
た、図１７、図１８に示す非対称ＬＤＤ型ＭＯＳトラン
ジスタにおいては、製造工程は増加しないものの、ソー
ス領域側のＮ-型不純物拡散層５Ｓの幅の制御が難し
く、また、Ｎ-型不純物拡散層５Ｓを完全になくすこと
ができない。さらに、シリコン基板１上に形成されるＭ
ＯＳトランジスタのソース領域とドレイン領域の向きが
そろってしまうことであり、この結果、複数のＭＯＳト
ランジスタを使用する回路において、ソース領域を共通
にしたレイアウト（図４参照）が使えないため、チップ
サイズが大きくなってしまうという課題がある。
【００１７】従って、本発明の目的は、少ない工程数で
得られる高性能でかつ高信頼性な非対称ＬＤＤ型ＭＯＳ
トランジスタの構造とその製造方法を提供することであ
る。また、他の目的は、上記非対称ＬＤＤ構造を用いた
占有面積の小さな複合ＭＯＳトランジスタのレイアウト
構造及び、高性能でかつ高集積度が達成されるＳＲＡＭ
セルの構造を提供することである。
得られる高性能でかつ高信頼性な非対称ＬＤＤ型ＭＯＳ
トランジスタの構造とその製造方法を提供することであ
る。また、他の目的は、上記非対称ＬＤＤ構造を用いた
占有面積の小さな複合ＭＯＳトランジスタのレイアウト
構造及び、高性能でかつ高集積度が達成されるＳＲＡＭ
セルの構造を提供することである。
【００１８】
【課題を解決するための手段】上述の課題を解決するた
めに本発明に係る半導体装置は、第１の導電型の半導体
基板と、半導体基板上にゲート絶縁層を介して形成され
たゲート電極と、ゲート電極の一方の側壁に形成された
側壁絶縁層と、側壁絶縁層下の半導体基板内に形成され
た第１の導電型と反対の第２の導電型の低濃度不純物拡
散層と、側壁絶縁層の外側にあって低濃度不純物拡散層
に到達する半導体基板内に形成された第２の導電型の第
１の高濃度不純物拡散層と、ゲート電極の他方の外側に
あって半導体基板内に形成された第２の導電型の第２の
高濃度不純物拡散層と備えている。
めに本発明に係る半導体装置は、第１の導電型の半導体
基板と、半導体基板上にゲート絶縁層を介して形成され
たゲート電極と、ゲート電極の一方の側壁に形成された
側壁絶縁層と、側壁絶縁層下の半導体基板内に形成され
た第１の導電型と反対の第２の導電型の低濃度不純物拡
散層と、側壁絶縁層の外側にあって低濃度不純物拡散層
に到達する半導体基板内に形成された第２の導電型の第
１の高濃度不純物拡散層と、ゲート電極の他方の外側に
あって半導体基板内に形成された第２の導電型の第２の
高濃度不純物拡散層と備えている。
【００１９】また、本発明に係る半導体装置の製造方法
は、第１の導電型の半導体基板上にゲート絶縁層を介し
てゲート電極を形成する工程と、ゲート電極をマスクと
して第１の導電型と反対の第２の導電型の不純物イオン
を導入して第１、第２の低濃度不純物拡散層を形成する
工程と、ゲート電極の両側に第１、第２の側壁絶縁層を
形成する工程と、第１、第２の側壁絶縁層及びゲート電
極をマスクとして第２の導電型の不純物イオンを導入し
て第１、第２の高濃度不純物拡散層を形成する工程と、
第１、第２の高濃度不純物拡散層を含む全面に絶縁層を
形成する工程と、第１の高濃度不純物拡散層上に絶縁層
を除去して第１のコンタクトホールを形成し、かつ、第
２の高濃度不純物拡散層上の絶縁層及び第２の側壁絶縁
層を除去して第２のコンタクトホールを形成する工程
と、第１、第２のコンタクトホールが形成された絶縁層
をマスクとして第２の導電型の不純物イオンを導入する
工程とを備えている。
は、第１の導電型の半導体基板上にゲート絶縁層を介し
てゲート電極を形成する工程と、ゲート電極をマスクと
して第１の導電型と反対の第２の導電型の不純物イオン
を導入して第１、第２の低濃度不純物拡散層を形成する
工程と、ゲート電極の両側に第１、第２の側壁絶縁層を
形成する工程と、第１、第２の側壁絶縁層及びゲート電
極をマスクとして第２の導電型の不純物イオンを導入し
て第１、第２の高濃度不純物拡散層を形成する工程と、
第１、第２の高濃度不純物拡散層を含む全面に絶縁層を
形成する工程と、第１の高濃度不純物拡散層上に絶縁層
を除去して第１のコンタクトホールを形成し、かつ、第
２の高濃度不純物拡散層上の絶縁層及び第２の側壁絶縁
層を除去して第２のコンタクトホールを形成する工程
と、第１、第２のコンタクトホールが形成された絶縁層
をマスクとして第２の導電型の不純物イオンを導入する
工程とを備えている。
【００２０】
【作用】上述の手段によれば、製造工程数を増加させる
ことなく、高信頼度の非対称ＬＤＤ構造が得られる。
ことなく、高信頼度の非対称ＬＤＤ構造が得られる。
【００２１】図１、図２は本発明に係る半導体装置の第
１の実施例を示す断面図である。
１の実施例を示す断面図である。
【００２２】始めに、図１の（Ａ）を参照すると、図１
０の（Ａ）、（Ｂ）及び図１１の（Ａ）と同様に、Ｐ-
型単結晶シリコン基板１上にＬＯＣＯＳ法を用いてフィ
ールド酸化層２を約５０００Å形成する。次に、ＭＯＳ
トランジスタのゲート酸化層３として熱酸化によりシリ
コン酸化層を約１５０Å形成した後、減圧ＣＶＤ法を用
いてゲート電極４としてのポリシリコンを約２０００Å
成長させる。次に、リン等のＮ型不純物をイオン注入法
により約５×１０15ｃｍ-2ドープした後、フォトリソグ
ラフィー技術及びＲＩＥ技術を用いて所望の形状のＮ型
ポリシリコンよりなるゲート電極４を形成する。この状
態で全面にリンをイオン注入法により約１×１０13ｃｍ
-2ドープした後、約９００°Ｃの窒素雰囲気中でアニー
ルを行ってＮ-型不純物拡散層５Ｐ、５Ｓを形成する。
次に、全面に高温減圧ＣＶＤ法により約２０００ÅのＬ
ＬＤ用酸化層６を成長させる。次に、異方性ＲＩＥ技術
を用いて酸化層６をエッチバックすると、ゲート電極４
の側壁にのみ酸化層６を残存させて側壁酸化層６Ｄ、６
Ｓが形成される。次に、全面にイオン注入法によりヒ素
を約５×１０15ｃｍ-2打ち込むと、ゲート電極４及び側
壁酸化層６Ｄ、６Ｓがマスクとなり、Ｎ-型不純物拡散
層５Ｄ、５Ｓの外側にＮ+型不純物拡散層７Ｄ、７Ｓが
形成される。
０の（Ａ）、（Ｂ）及び図１１の（Ａ）と同様に、Ｐ-
型単結晶シリコン基板１上にＬＯＣＯＳ法を用いてフィ
ールド酸化層２を約５０００Å形成する。次に、ＭＯＳ
トランジスタのゲート酸化層３として熱酸化によりシリ
コン酸化層を約１５０Å形成した後、減圧ＣＶＤ法を用
いてゲート電極４としてのポリシリコンを約２０００Å
成長させる。次に、リン等のＮ型不純物をイオン注入法
により約５×１０15ｃｍ-2ドープした後、フォトリソグ
ラフィー技術及びＲＩＥ技術を用いて所望の形状のＮ型
ポリシリコンよりなるゲート電極４を形成する。この状
態で全面にリンをイオン注入法により約１×１０13ｃｍ
-2ドープした後、約９００°Ｃの窒素雰囲気中でアニー
ルを行ってＮ-型不純物拡散層５Ｐ、５Ｓを形成する。
次に、全面に高温減圧ＣＶＤ法により約２０００ÅのＬ
ＬＤ用酸化層６を成長させる。次に、異方性ＲＩＥ技術
を用いて酸化層６をエッチバックすると、ゲート電極４
の側壁にのみ酸化層６を残存させて側壁酸化層６Ｄ、６
Ｓが形成される。次に、全面にイオン注入法によりヒ素
を約５×１０15ｃｍ-2打ち込むと、ゲート電極４及び側
壁酸化層６Ｄ、６Ｓがマスクとなり、Ｎ-型不純物拡散
層５Ｄ、５Ｓの外側にＮ+型不純物拡散層７Ｄ、７Ｓが
形成される。
【００２３】次に、図１の（Ｂ）を参照すると、通常の
ＣＶＤ技術を用いて全面にリンガラス（ＰＳＧ）を約５
０００Å成長して層間絶縁層８を形成する。次に、全面
にフォトレジスト層２２を形成してパターニングする。
ＣＶＤ技術を用いて全面にリンガラス（ＰＳＧ）を約５
０００Å成長して層間絶縁層８を形成する。次に、全面
にフォトレジスト層２２を形成してパターニングする。
【００２４】次に、図２の（Ａ）を参照すると、フォト
レジスト層２２をマスクとして、フォトリソグラフィー
技術とＲＩＥ技術を用いてＭＯＳトランジスタのドレイ
ン領域となるＮ+型不純物拡散層７Ｄ上にコンタクトホ
ール９Ｄを、ソース領域のＮ-型不純物拡散層５Ｓを含
むようにコンタクトホール９Ｓを形成する。この時、側
壁酸化層５Ｓも層間絶縁膜８と同時に除去される。次
に、全面にイオン注入法によりＡｓを５×１０15ｃｍ-2
ドープすると、Ｎ+型不純物拡散層７Ｓはゲート電極４
と整合することになる。
レジスト層２２をマスクとして、フォトリソグラフィー
技術とＲＩＥ技術を用いてＭＯＳトランジスタのドレイ
ン領域となるＮ+型不純物拡散層７Ｄ上にコンタクトホ
ール９Ｄを、ソース領域のＮ-型不純物拡散層５Ｓを含
むようにコンタクトホール９Ｓを形成する。この時、側
壁酸化層５Ｓも層間絶縁膜８と同時に除去される。次
に、全面にイオン注入法によりＡｓを５×１０15ｃｍ-2
ドープすると、Ｎ+型不純物拡散層７Ｓはゲート電極４
と整合することになる。
【００２５】次に、図２の（Ｂ）を参照すると、高温減
圧ＣＶＤ法により酸化膜を約２０００Å成長させて酸化
層２３を形成する。
圧ＣＶＤ法により酸化膜を約２０００Å成長させて酸化
層２３を形成する。
【００２６】次に、図２の（Ｃ）を参照すると、異方性
ＲＩＥ技術を用いて酸化層２３をエッチバックしてコン
タクトホール９Ｄ及びコンタクトホール８Ｓ内側に約２
０００Åのコンタクトサイドの絶縁スペーサ２３ａが形
成される。この時、ゲート電極４とコンタクトホール９
Ｓとのオーバーラップ（コンタクホホールが形成された
ときにゲート電極４が露出する幅）が絶縁スペーサの膜
厚より小さくすればエッチバック後にゲート電極４が露
出することはない。しかる後、全面に通常のスパッタリ
ング法によりアルミニウムを被着した後、通常のリソグ
ラフィー技術とＲＩＥ技術を用いてパターニングを行い
アルミニウム配線層１０を形成する。これにより、非対
称ＬＤＤ型ＭＯＳトランジスタが完成する。なお、図３
は図２の（Ｃ）の平面図であり、図２の（Ｃ）は図３の
II−II線断面図である。
ＲＩＥ技術を用いて酸化層２３をエッチバックしてコン
タクトホール９Ｄ及びコンタクトホール８Ｓ内側に約２
０００Åのコンタクトサイドの絶縁スペーサ２３ａが形
成される。この時、ゲート電極４とコンタクトホール９
Ｓとのオーバーラップ（コンタクホホールが形成された
ときにゲート電極４が露出する幅）が絶縁スペーサの膜
厚より小さくすればエッチバック後にゲート電極４が露
出することはない。しかる後、全面に通常のスパッタリ
ング法によりアルミニウムを被着した後、通常のリソグ
ラフィー技術とＲＩＥ技術を用いてパターニングを行い
アルミニウム配線層１０を形成する。これにより、非対
称ＬＤＤ型ＭＯＳトランジスタが完成する。なお、図３
は図２の（Ｃ）の平面図であり、図２の（Ｃ）は図３の
II−II線断面図である。
【００２７】このように、本発明の第１の実施例によれ
ば、あらたに目合わせ工程を追加せずにＮ+型不純物拡
散層７Ｓを形成することができ、また、コンタクトホー
ル開口後に行う高濃度のＡｓ注入はコンタクトホールの
外抜きによる接合リーク防止の注入工程と兼ねているの
で、工程数は上述した対称ＬＤＤ型ＭＯＳトランジスタ
の製造方法に比較して２工程酸化層２３の成長工程及び
エッチバック工程しか増加しない。従って、図１５、図
１６に示した非対称ＬＤＤ型ＭＯＳトランジスタの製造
方法に比較しても優れている。
ば、あらたに目合わせ工程を追加せずにＮ+型不純物拡
散層７Ｓを形成することができ、また、コンタクトホー
ル開口後に行う高濃度のＡｓ注入はコンタクトホールの
外抜きによる接合リーク防止の注入工程と兼ねているの
で、工程数は上述した対称ＬＤＤ型ＭＯＳトランジスタ
の製造方法に比較して２工程酸化層２３の成長工程及び
エッチバック工程しか増加しない。従って、図１５、図
１６に示した非対称ＬＤＤ型ＭＯＳトランジスタの製造
方法に比較しても優れている。
【００２８】図４は本発明に係る第２の実施例を示す平
面図、図５は図４のＶ−Ｖ線断面図であって、図３及び
図２の（Ｃ）に対応する。第２の実施例においては、２
つのＭＯＳトランジスタが共通ソースで接続されてい
る。すなわち、本発明に係る半導体装置はＰ-型単結晶
シリコン基板１上にＬＯＣＯＳ法により形成されたフィ
ールド酸化層２、それぞれの間が２つのＭＯＳトランジ
スタの共通のソース領域となるように設けられた２つの
ゲート酸化層３及び２つのゲート電極４、各側壁酸化層
６Ｄ各ゲート電極４のドレイン側に形成された側壁酸化
層６Ｄ、各側壁酸化層６Ｄ直下のシリコン基板１内に形
成されたＮ-型不純物拡散層５Ｄ、さらにその外側のシ
リコン基板１内に形成された２つのＮ+型不純物拡散層
７Ｄ、共通ソース側のシリコン基板１内にそれぞれのゲ
ート電極４と整合するようにして形成された１つのＮ+
型不純物拡散層７Ｓ、これらを覆うように形成された層
間絶縁膜８、各Ｎ+型不純物拡散層７Ｄ上の所定の位置
に設けられたコンタクトホール９Ｄ、各ゲート電極４と
Ｎ+型不純物拡散層７Ｓとの境界部を含んで各ゲート電
極４の一部とＮ+型不純物拡散層７Ｓを含むように開口
された１つのコンタクトホール９Ｓ、これらコンタクト
ホールの内側に形成された絶縁スペーサ２３ａ、２つの
ＭＯＳトランジスタの共通ソース領域２つのドレイン領
域及び２つのゲート電極にそれぞれ接続されているアル
ミニウム配線層１０からなっている。なお、第２の実施
例の製造方法はコンタクトホール９Ｓを形成する工程に
おいて２つのゲート電極４のそれぞれ一部を含むように
開口することを除いて、第１の実施例と同一である。
面図、図５は図４のＶ−Ｖ線断面図であって、図３及び
図２の（Ｃ）に対応する。第２の実施例においては、２
つのＭＯＳトランジスタが共通ソースで接続されてい
る。すなわち、本発明に係る半導体装置はＰ-型単結晶
シリコン基板１上にＬＯＣＯＳ法により形成されたフィ
ールド酸化層２、それぞれの間が２つのＭＯＳトランジ
スタの共通のソース領域となるように設けられた２つの
ゲート酸化層３及び２つのゲート電極４、各側壁酸化層
６Ｄ各ゲート電極４のドレイン側に形成された側壁酸化
層６Ｄ、各側壁酸化層６Ｄ直下のシリコン基板１内に形
成されたＮ-型不純物拡散層５Ｄ、さらにその外側のシ
リコン基板１内に形成された２つのＮ+型不純物拡散層
７Ｄ、共通ソース側のシリコン基板１内にそれぞれのゲ
ート電極４と整合するようにして形成された１つのＮ+
型不純物拡散層７Ｓ、これらを覆うように形成された層
間絶縁膜８、各Ｎ+型不純物拡散層７Ｄ上の所定の位置
に設けられたコンタクトホール９Ｄ、各ゲート電極４と
Ｎ+型不純物拡散層７Ｓとの境界部を含んで各ゲート電
極４の一部とＮ+型不純物拡散層７Ｓを含むように開口
された１つのコンタクトホール９Ｓ、これらコンタクト
ホールの内側に形成された絶縁スペーサ２３ａ、２つの
ＭＯＳトランジスタの共通ソース領域２つのドレイン領
域及び２つのゲート電極にそれぞれ接続されているアル
ミニウム配線層１０からなっている。なお、第２の実施
例の製造方法はコンタクトホール９Ｓを形成する工程に
おいて２つのゲート電極４のそれぞれ一部を含むように
開口することを除いて、第１の実施例と同一である。
【００２９】本発明の第２の実施例においては、ソース
領域が共通の複合ＭＯＳトランジスタは、従来の対称Ｌ
ＤＤ型ＭＯＳトランジスタを用いたものに比較してそれ
ぞれオン電流が大きいという長所の他に、ソース領域の
Ｎ-型不純物拡散層５Ｓが存在しないので、全体のサイ
ズが小さくなる。なお、図１７で示した非対称ＬＤＤ型
ＭＯＳトランジスタはソース領域とドレイン領域の方向
が１つに決まってしまうのでソース領域を共通にする複
合ＭＯＳトランジスタのレイアウトは不可能であり、従
って、全体のサイズが膨大になる。
領域が共通の複合ＭＯＳトランジスタは、従来の対称Ｌ
ＤＤ型ＭＯＳトランジスタを用いたものに比較してそれ
ぞれオン電流が大きいという長所の他に、ソース領域の
Ｎ-型不純物拡散層５Ｓが存在しないので、全体のサイ
ズが小さくなる。なお、図１７で示した非対称ＬＤＤ型
ＭＯＳトランジスタはソース領域とドレイン領域の方向
が１つに決まってしまうのでソース領域を共通にする複
合ＭＯＳトランジスタのレイアウトは不可能であり、従
って、全体のサイズが膨大になる。
【００３０】図６は図４、図５に示す本発明の第２の実
施例を図１２のＳＲＡＭセルに適用したＳＲＡＭセルの
平面図、図７は図６のVII−VII 線断面図である。図６
において、負荷抵抗Ｒ1はセル内電源配線ＶＬと駆動ト
ランジスタＴ3との間にコンタクトホールＣ11を介して
挿入されている。また、負荷抵抗Ｒ2はセル内電源配線
ＶＬと駆動トランジスタＴ4との間にコンタクトホール
Ｃ12を介して挿入されている。駆動トランジスタＴ3の
ゲート電極及び駆動トランジスタＴ4のゲート電極は、
ダイレクトコンタクトＣ13を介して、それぞれ、駆動ト
ランジスタＴ4のドレイン領域及び駆動トランジスタＴ3
のドレイン領域に接続されている。駆動トランジスタＴ
3のドレイン領域及び駆動トランジスタＴ4のドレイン領
域は、それぞれ、伝達トランジスタＴ1伝達トランジス
タＴ2を介してディジット線Ｄ1、Ｄ2に接続されてい
る。伝達トランジスタＴ1のゲート電極及び伝達トラン
ジスタＴ2のゲート電極はいずれもワード線ＷＬに接続
されている。そして、駆動トランジスタＴ3及び駆動ト
ランジスタＴ4はそれぞれ隣接しているセルの駆動トラ
ンジスタＴ3及び駆動トランジスタＴ4とソース領域を共
有し、接地コンタクトホールＣ14を介してアルミニウム
配線層ＧＮＤと接続されている。なお、ここで用いられ
ているＭＯＳトランジスタのうち、伝達トランジスタＴ
1、Ｔ2は従来の対称ＬＤＤ型ＭＯＳトランジスタで構成
される。また、駆動トランジスタＴ3、Ｔ4はそれぞれ隣
接しているセルの駆動トランジスタＴ3、Ｔ4と本発明の
第２の実施例であるソース領域が共通の非対称ＬＤＤ型
ＭＯＳトランジスタで構成される。
施例を図１２のＳＲＡＭセルに適用したＳＲＡＭセルの
平面図、図７は図６のVII−VII 線断面図である。図６
において、負荷抵抗Ｒ1はセル内電源配線ＶＬと駆動ト
ランジスタＴ3との間にコンタクトホールＣ11を介して
挿入されている。また、負荷抵抗Ｒ2はセル内電源配線
ＶＬと駆動トランジスタＴ4との間にコンタクトホール
Ｃ12を介して挿入されている。駆動トランジスタＴ3の
ゲート電極及び駆動トランジスタＴ4のゲート電極は、
ダイレクトコンタクトＣ13を介して、それぞれ、駆動ト
ランジスタＴ4のドレイン領域及び駆動トランジスタＴ3
のドレイン領域に接続されている。駆動トランジスタＴ
3のドレイン領域及び駆動トランジスタＴ4のドレイン領
域は、それぞれ、伝達トランジスタＴ1伝達トランジス
タＴ2を介してディジット線Ｄ1、Ｄ2に接続されてい
る。伝達トランジスタＴ1のゲート電極及び伝達トラン
ジスタＴ2のゲート電極はいずれもワード線ＷＬに接続
されている。そして、駆動トランジスタＴ3及び駆動ト
ランジスタＴ4はそれぞれ隣接しているセルの駆動トラ
ンジスタＴ3及び駆動トランジスタＴ4とソース領域を共
有し、接地コンタクトホールＣ14を介してアルミニウム
配線層ＧＮＤと接続されている。なお、ここで用いられ
ているＭＯＳトランジスタのうち、伝達トランジスタＴ
1、Ｔ2は従来の対称ＬＤＤ型ＭＯＳトランジスタで構成
される。また、駆動トランジスタＴ3、Ｔ4はそれぞれ隣
接しているセルの駆動トランジスタＴ3、Ｔ4と本発明の
第２の実施例であるソース領域が共通の非対称ＬＤＤ型
ＭＯＳトランジスタで構成される。
【００３１】さらに、図７を参照すると、図５の構成と
同様に、図７の装置は、Ｐ-型単結晶シリコン基板１上
にＬＯＣＯＳ法（選択酸化法）より形成されらフィール
ド酸化層２、２つのゲート酸化層３、その上部に形成さ
れた２つのゲート電極４、ゲート電極４に対して左右対
称に形成された側壁酸化層６Ｄ、６Ｓ、側壁酸化層６Ｄ
の直下のシリコン基板１内に形成された低濃度Ｎ-型不
純物拡散層５Ｄさらにその外側のシリコン基板１内に形
成されたＮ+型不純物拡散層７Ｄ、７Ｓにより構成され
ている。さらに、ゲート電極４とＮ+型不純物拡散層７
Ｄとが接続するダイレクトコンタクトホールＣ13、これ
らを覆うように形成された層間絶縁層８、２つのゲート
電極４と共通のソース領域であるＮ+型不純物拡散層７
Ｓの境界部を含んで各ゲート電極４の一部とＮ+型不純
物拡散層７Ｓを含むように開口された接地コンタクトホ
ールＣ14、接地コンタクトホールＣ14の内側に形成され
た絶縁スペーサ２３ａ、この絶縁スペーサ２３ａにより
ゲート電極４と絶縁され、かつ２つのＭＯＳトランジス
タの共通のソース領域であるＮ+型不純物拡散層７Ｓと
接続するように形成された接地配線層ＧＮＤ、これらを
覆うように形成された層間絶縁膜１１、その上に形成さ
れた高抵抗ポリシリコン層１２、これを覆う高抵抗カバ
ー層１３、さらにその上に形成された層間絶縁膜１４、
アルミニウム配線層１０が設けられている。なお、図７
で図示されている非対称ＬＤＤ型ＭＯＳトランジスタは
図６の駆動トランジスタＴ3に対応し、高抵抗ポリシリ
コン層１２は図６の高抵抗負荷Ｒ1、Ｒ2に対応し、アル
ミニウム配線層１０は図６のディジット線Ｄ1、Ｄ2に対
応している。
同様に、図７の装置は、Ｐ-型単結晶シリコン基板１上
にＬＯＣＯＳ法（選択酸化法）より形成されらフィール
ド酸化層２、２つのゲート酸化層３、その上部に形成さ
れた２つのゲート電極４、ゲート電極４に対して左右対
称に形成された側壁酸化層６Ｄ、６Ｓ、側壁酸化層６Ｄ
の直下のシリコン基板１内に形成された低濃度Ｎ-型不
純物拡散層５Ｄさらにその外側のシリコン基板１内に形
成されたＮ+型不純物拡散層７Ｄ、７Ｓにより構成され
ている。さらに、ゲート電極４とＮ+型不純物拡散層７
Ｄとが接続するダイレクトコンタクトホールＣ13、これ
らを覆うように形成された層間絶縁層８、２つのゲート
電極４と共通のソース領域であるＮ+型不純物拡散層７
Ｓの境界部を含んで各ゲート電極４の一部とＮ+型不純
物拡散層７Ｓを含むように開口された接地コンタクトホ
ールＣ14、接地コンタクトホールＣ14の内側に形成され
た絶縁スペーサ２３ａ、この絶縁スペーサ２３ａにより
ゲート電極４と絶縁され、かつ２つのＭＯＳトランジス
タの共通のソース領域であるＮ+型不純物拡散層７Ｓと
接続するように形成された接地配線層ＧＮＤ、これらを
覆うように形成された層間絶縁膜１１、その上に形成さ
れた高抵抗ポリシリコン層１２、これを覆う高抵抗カバ
ー層１３、さらにその上に形成された層間絶縁膜１４、
アルミニウム配線層１０が設けられている。なお、図７
で図示されている非対称ＬＤＤ型ＭＯＳトランジスタは
図６の駆動トランジスタＴ3に対応し、高抵抗ポリシリ
コン層１２は図６の高抵抗負荷Ｒ1、Ｒ2に対応し、アル
ミニウム配線層１０は図６のディジット線Ｄ1、Ｄ2に対
応している。
【００３２】図６、図７のＳＲＡＭセルの製造方法を製
造工程の中途を示す図８、図９をも参照して説明する。
なお、図９は図８のIX−IX線断面図である。Ｐ-型シリ
コン基板１上にＬＯＣＯＳ法（選択酸化法）を用いて、
素子分離領域となるフィールド酸化膜２を約５０００Å
形成する。次に、素子領域にＭＯＳトランジスタのゲー
ト酸化層３として熱酸化膜を約１５０Å形成した後、フ
ォトリソグラフィー技術とＨＦ液によるウェットエッチ
ング技術を用いてダイレクトコンタクトホールＣ13を形
成する。その後、従来の対称ＬＤＤ型ＭＯＳトランジス
タの製造方法と同条件で駆動トランジスタＴ3及びＴ4の
ゲート電極４、Ｎ-型不純物拡散層５Ｄ、５Ｓ、側壁酸
化層６Ｄ、６Ｓ、及びＮ+型不純物拡散層７Ｄ、７Ｓを
順次形成する。次に、全面に通常のＣＶＤ法を用いて酸
化膜を約１５００Å成長して層間絶縁層８を形成する。
その後、第２の実施例の場合と同様に、２つのゲート電
極４のソース端と共通ソース領域を含むように接地コン
タクトホールＣ14を開口する。次に、イオン注入法に用
いて、全面にＡｓを５×１０15ｃｍ-2程度ドープすると
層間絶縁層８とゲート電極４がマスクとなって駆動トラ
ンジスタＴ3及びＴ4の共通ソース領域にのみＮ+型不純
物拡散層７Ｓを形成する。その後、第１の実施例の単体
Ｎ型非対称ＭＯＳトランジスタと同一の製造方法及び同
一の製造条件で絶縁スペーサ２３ａを形成する。次に、
通常のスパッタリング法で高融点金属シリサイドを基板
表面に約１５００Å被着した後、フォトリソグラフィー
技術とＲＩＥ技術を用いて、パターニングして接地配線
層ＧＮＤを形成すると、図８、図９に示す装置が完成す
る。
造工程の中途を示す図８、図９をも参照して説明する。
なお、図９は図８のIX−IX線断面図である。Ｐ-型シリ
コン基板１上にＬＯＣＯＳ法（選択酸化法）を用いて、
素子分離領域となるフィールド酸化膜２を約５０００Å
形成する。次に、素子領域にＭＯＳトランジスタのゲー
ト酸化層３として熱酸化膜を約１５０Å形成した後、フ
ォトリソグラフィー技術とＨＦ液によるウェットエッチ
ング技術を用いてダイレクトコンタクトホールＣ13を形
成する。その後、従来の対称ＬＤＤ型ＭＯＳトランジス
タの製造方法と同条件で駆動トランジスタＴ3及びＴ4の
ゲート電極４、Ｎ-型不純物拡散層５Ｄ、５Ｓ、側壁酸
化層６Ｄ、６Ｓ、及びＮ+型不純物拡散層７Ｄ、７Ｓを
順次形成する。次に、全面に通常のＣＶＤ法を用いて酸
化膜を約１５００Å成長して層間絶縁層８を形成する。
その後、第２の実施例の場合と同様に、２つのゲート電
極４のソース端と共通ソース領域を含むように接地コン
タクトホールＣ14を開口する。次に、イオン注入法に用
いて、全面にＡｓを５×１０15ｃｍ-2程度ドープすると
層間絶縁層８とゲート電極４がマスクとなって駆動トラ
ンジスタＴ3及びＴ4の共通ソース領域にのみＮ+型不純
物拡散層７Ｓを形成する。その後、第１の実施例の単体
Ｎ型非対称ＭＯＳトランジスタと同一の製造方法及び同
一の製造条件で絶縁スペーサ２３ａを形成する。次に、
通常のスパッタリング法で高融点金属シリサイドを基板
表面に約１５００Å被着した後、フォトリソグラフィー
技術とＲＩＥ技術を用いて、パターニングして接地配線
層ＧＮＤを形成すると、図８、図９に示す装置が完成す
る。
【００３３】次に、全面に通常のＣＶＤ法を用いて酸化
膜を約１５００Å成長して層間絶縁膜１１を形成した
後、フォトリソグラフィー技術とＲＩＥ技術を用いて、
駆動トランジスタＴ3及びＴ4のゲート電極４の引出し部
にそれぞれ負荷抵抗コンタクトホールＣ11、Ｃ12を形成
する。これにより、図６のＳＲＡＭセル回路図における
フリップフロップ回路の高抵抗負荷Ｒ1、Ｒ2と駆動トラ
ンジスタＴ3及びＴ4のゲート電極とが接続される。次
に、減圧ＣＶＤ法によりポリシリコン膜を約１５００Å
成長した後、フォトリソグラフィー技術とＲＩＥ技術を
用いてパターニングを行うと、高抵抗ポリシリコン層１
２よりなる高抵抗負荷Ｒ1、Ｒ2が形成される。その後、
フォトリソフラフィー技術とイオン注入技術を用いて高
抵抗ポリシリコン層１２の電源配線領域にのみＡｓを約
１×１０15ｃｍ-2程度ドープすると、高抵抗負荷Ｒ1、
Ｒ2のリード部となるセル内電源配線ＶＬが形成され
る。次に、通常のＣＶＤ法により酸化膜を約１０００Å
成長して高抵抗カバー層１３を形成した後、同じく通常
のＣＶＤ法によりリンガラス膜を約５０００Å成長して
層間層１４を形成する。次に、フォトリソグラフィー技
術とＲＩＥ技術を用いてディジットコンタクトホールＣ
2を形成した後、第１の実施例と同じ製造方法及び同じ
製造条件でディジット線をＤ1、Ｄ2となるアルミニウム
配線１０を形成すると、図６、図７に示す本発明の高抵
抗型ＳＲＡＭセルが完成する。
膜を約１５００Å成長して層間絶縁膜１１を形成した
後、フォトリソグラフィー技術とＲＩＥ技術を用いて、
駆動トランジスタＴ3及びＴ4のゲート電極４の引出し部
にそれぞれ負荷抵抗コンタクトホールＣ11、Ｃ12を形成
する。これにより、図６のＳＲＡＭセル回路図における
フリップフロップ回路の高抵抗負荷Ｒ1、Ｒ2と駆動トラ
ンジスタＴ3及びＴ4のゲート電極とが接続される。次
に、減圧ＣＶＤ法によりポリシリコン膜を約１５００Å
成長した後、フォトリソグラフィー技術とＲＩＥ技術を
用いてパターニングを行うと、高抵抗ポリシリコン層１
２よりなる高抵抗負荷Ｒ1、Ｒ2が形成される。その後、
フォトリソフラフィー技術とイオン注入技術を用いて高
抵抗ポリシリコン層１２の電源配線領域にのみＡｓを約
１×１０15ｃｍ-2程度ドープすると、高抵抗負荷Ｒ1、
Ｒ2のリード部となるセル内電源配線ＶＬが形成され
る。次に、通常のＣＶＤ法により酸化膜を約１０００Å
成長して高抵抗カバー層１３を形成した後、同じく通常
のＣＶＤ法によりリンガラス膜を約５０００Å成長して
層間層１４を形成する。次に、フォトリソグラフィー技
術とＲＩＥ技術を用いてディジットコンタクトホールＣ
2を形成した後、第１の実施例と同じ製造方法及び同じ
製造条件でディジット線をＤ1、Ｄ2となるアルミニウム
配線１０を形成すると、図６、図７に示す本発明の高抵
抗型ＳＲＡＭセルが完成する。
【００３４】このようして形成される非対称ＬＤＤ型Ｍ
ＯＳトランジスタを用いたＳＲＡＭセルは従来の対称Ｌ
ＤＤ型ＭＯＳトランジスタを用いたＳＲＡＭセルに比較
して数々の長所がある。一般に、ＳＲＡＭにおけるセル
の安定性（Ｖｃｃマージン、ノイズマージン、ソフトエ
ラー耐性等）は、駆動トランジスタと伝達トランジスタ
とのオン電流の比であるセルレシオというパラメータを
用いて議論される。すなわち、セルレシオが大きいセル
は安定しており、セルレシオが小さいセルはその逆であ
る。セルレシオを増やすには駆動トランジスタのＷ／Ｌ
（Ｗ：ゲート幅、Ｌ：ゲート長）を大きくしてやればよ
いが、ゲート長Ｌを小さくしすぎると短チャネル効果が
生ずるので、通常はゲート幅Ｗを大きくする方法をとっ
ている。しかし、駆動トランジスタのゲート幅Ｗを大き
くすると、一般にセルサイズが大きくなってしまうの
で、セルサイズとセルの安定性というトレードオフの問
題が生ずる。本発明に係るＳＲＡＭセルにおいては、図
６、図７に示すようにソース領域が共通である駆動トラ
ンジスタＴ3Ｔ4に非対称ＬＤＤ型ＭＯＳトランジスタを
用いているので、オン電流は従来の対称ＬＤＤ型ＭＯＳ
トランジスタに比べ、約２０％増加する（セルレシオの
増加）。その結果、セルの安定性（Ｖｃｃマージン、ノ
イズマージン、ソフトエラー耐性等）が向上する。ある
いは、従来の対称ＬＤＤ型ＭＯＳトランジスタと同一セ
ルレシオが得られるセルサイズで比較した場合、ゲート
幅Ｗを約２０％縮小できるのでセルサイズも縮小され
る。またこれに第２の実施例で説明した効果（低濃度Ｎ
型不純物拡散層がないことによるゲート、ゲート間隔の
減少）が加わるので更にセルサイズを小さくすることが
できる（セル面積で約１５％）。
ＯＳトランジスタを用いたＳＲＡＭセルは従来の対称Ｌ
ＤＤ型ＭＯＳトランジスタを用いたＳＲＡＭセルに比較
して数々の長所がある。一般に、ＳＲＡＭにおけるセル
の安定性（Ｖｃｃマージン、ノイズマージン、ソフトエ
ラー耐性等）は、駆動トランジスタと伝達トランジスタ
とのオン電流の比であるセルレシオというパラメータを
用いて議論される。すなわち、セルレシオが大きいセル
は安定しており、セルレシオが小さいセルはその逆であ
る。セルレシオを増やすには駆動トランジスタのＷ／Ｌ
（Ｗ：ゲート幅、Ｌ：ゲート長）を大きくしてやればよ
いが、ゲート長Ｌを小さくしすぎると短チャネル効果が
生ずるので、通常はゲート幅Ｗを大きくする方法をとっ
ている。しかし、駆動トランジスタのゲート幅Ｗを大き
くすると、一般にセルサイズが大きくなってしまうの
で、セルサイズとセルの安定性というトレードオフの問
題が生ずる。本発明に係るＳＲＡＭセルにおいては、図
６、図７に示すようにソース領域が共通である駆動トラ
ンジスタＴ3Ｔ4に非対称ＬＤＤ型ＭＯＳトランジスタを
用いているので、オン電流は従来の対称ＬＤＤ型ＭＯＳ
トランジスタに比べ、約２０％増加する（セルレシオの
増加）。その結果、セルの安定性（Ｖｃｃマージン、ノ
イズマージン、ソフトエラー耐性等）が向上する。ある
いは、従来の対称ＬＤＤ型ＭＯＳトランジスタと同一セ
ルレシオが得られるセルサイズで比較した場合、ゲート
幅Ｗを約２０％縮小できるのでセルサイズも縮小され
る。またこれに第２の実施例で説明した効果（低濃度Ｎ
型不純物拡散層がないことによるゲート、ゲート間隔の
減少）が加わるので更にセルサイズを小さくすることが
できる（セル面積で約１５％）。
【００３５】尚、上述の実施例では、ゲート電極４はポ
リシリコン膜より形成されるとしたが、ポリシリコン膜
に高融点金属シリサイド膜を重ねた２層構造のポリサイ
ド膜にしてもよい。
リシリコン膜より形成されるとしたが、ポリシリコン膜
に高融点金属シリサイド膜を重ねた２層構造のポリサイ
ド膜にしてもよい。
【００３６】
【発明の効果】以上説明したように本発明によれば、少
ない工程数でかつ高性能な非対称ＬＤＤ構造の半導体装
置が得られる。また、高性能かつ高集積度のＳＲＡＭセ
ルが得られる。
ない工程数でかつ高性能な非対称ＬＤＤ構造の半導体装
置が得られる。また、高性能かつ高集積度のＳＲＡＭセ
ルが得られる。
【図１】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図２】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図３】図２の（Ｃ）の平面図である。
【図４】本発明の第２の実施例に係る半導体装置を示す
平面図である。
平面図である。
【図５】図４のＶ−Ｖ線断面図である。
【図６】本発明の第２の実施例が適用されたＳＲＡＭセ
ルの平面図である。
ルの平面図である。
【図７】図６のVII−VII 線断面図である。
【図８】図６のＳＲＡＭセルの製造工程の中途を示す平
面図である。
面図である。
【図９】図８のIX−IX線断面図である。
【図１０】従来の対称ＬＤＤ型ＭＯＳトランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図１１】従来の対称ＬＤＤ型ＭＯＳトランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図１２】一般的なＳＲＡＭセルの回路図である。
【図１３】図１０、図１１に示す対称ＬＤＤ型ＭＯＳト
ランジスタを図１２のＳＲＡＭセルに適用した平面図で
ある。
ランジスタを図１２のＳＲＡＭセルに適用した平面図で
ある。
【図１４】図１３のＸIV−ＸIV線断面図である。
【図１５】従来の非対称ＬＤＤ型ＭＯＳトランジスタの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１６】従来の非対称ＬＤＤ型ＭＯＳトランジスタの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１７】他の従来の非対称ＬＤＤ型ＭＯＳトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図１８】図１７の非対称ＬＤＤ型ＭＯＳトランジスタ
の製造方法を示す図である。
の製造方法を示す図である。
１…Ｐ-型単結晶シリコン層 ２…フィールド酸化層 ３…ゲート酸化層 ４…ゲート電極（ポリシリコン） ５Ｄ、５Ｓ…Ｎ-型不純物拡散層 ６…酸化層 ６Ｄ、６Ｓ…側壁酸化層 ７Ｄ、７Ｓ…Ｎ+型不純物拡散層 ８…層間絶縁層 ９Ｄ、９Ｓ…コンタクトホール １０…アルミニウム配線層 １１…層間絶縁層 １２…高抵抗ポリシリコン層 １３…高抵抗カバー層 １４…層間絶縁層 ２１、２２…フォトレジスト層 ２３…酸化層 ２３ａ…絶縁スペーサ Ｔ1、Ｔ2…伝達トランジスタ Ｔ3、Ｔ4…駆動トランジスタ Ｒ1、Ｒ2…高抵抗負荷 ＶＬ…セル内電源配線 ＷＬ…ワード線 Ｃ2…ディジットコンタクトホール Ｃ11、Ｃ12…負荷抵抗コンタクトホール Ｃ13…ダイレクトコンタクトホール Ｃ14…接地コンタクトホール Ｄ1、Ｄ2…ディジット線
【手続補正書】
【提出日】平成７年３月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に、低不純物濃度ドレイン（ＬＤＤ）構
造の半導体装置及びその製造方法に関する。
方法に関し、特に、低不純物濃度ドレイン（ＬＤＤ）構
造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、短チャネルのＭＯＳトランジスタ
においては、高耐圧化、高電流駆動化のために低不純物
濃度ドレイン（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が用いられている。従来の対称型ＬＤＤ型ＭＯ
Ｓトランジスタの製造方法を図１０、図１１を参照して
説明する。
においては、高耐圧化、高電流駆動化のために低不純物
濃度ドレイン（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が用いられている。従来の対称型ＬＤＤ型ＭＯ
Ｓトランジスタの製造方法を図１０、図１１を参照して
説明する。
【０００３】始めに、図１０の（Ａ）を参照すると、Ｐ
-型単結晶シリコン基板１上にＬＯＣＯＳ法（選択酸化
法）を用いてフィールド酸化層２を約５０００Å形成す
る。次に、ＭＯＳトランジスタのゲート酸化層３として
熱酸化によりシリコン酸化層を約１５０Å形成した後、
減圧ＣＶＤ法を用いてゲート電極４としてのポリシリコ
ンを約２０００Å成長させる。次に、リン等のＮ型不純
物をイオン注入法により約５×１０15ｃｍ-2ドープした
後、フォトリソグラフィー技術及びドライエッチング
（ＲＩＥ）技術を用いて所望の形状のＮ型ポリシリコン
よりなるゲート電極４を形成する。この状態で全面にリ
ンをイオン注入法により約１×１０13ｃｍ-2ドープした
後、約９００°Ｃの窒素雰囲気中でアニールを行ってＮ
-型不純物拡散層５Ｄ、５Ｓを形成する。
-型単結晶シリコン基板１上にＬＯＣＯＳ法（選択酸化
法）を用いてフィールド酸化層２を約５０００Å形成す
る。次に、ＭＯＳトランジスタのゲート酸化層３として
熱酸化によりシリコン酸化層を約１５０Å形成した後、
減圧ＣＶＤ法を用いてゲート電極４としてのポリシリコ
ンを約２０００Å成長させる。次に、リン等のＮ型不純
物をイオン注入法により約５×１０15ｃｍ-2ドープした
後、フォトリソグラフィー技術及びドライエッチング
（ＲＩＥ）技術を用いて所望の形状のＮ型ポリシリコン
よりなるゲート電極４を形成する。この状態で全面にリ
ンをイオン注入法により約１×１０13ｃｍ-2ドープした
後、約９００°Ｃの窒素雰囲気中でアニールを行ってＮ
-型不純物拡散層５Ｄ、５Ｓを形成する。
【０００４】次に、図１０の（Ｂ）を参照すると、全面
に高温減圧ＣＶＤ法により約２０００ÅのＬＤＤ用酸化
層６を成長させる。
に高温減圧ＣＶＤ法により約２０００ÅのＬＤＤ用酸化
層６を成長させる。
【０００５】次に、図１１の（Ａ）を参照すると、異方
性ドライエッチング（ＲＩＥ）技術を用いて酸化層６を
エッチバックすると、ゲート電極４の側壁にのみ酸化層
６を残存させて側壁酸化層６Ｄ、６Ｓが形成される。次
に、全面にイオン注入法によりヒ素を約５×１０15ｃｍ
-2打ち込むと、ゲート電極４及び側壁酸化層６Ｄ、６Ｓ
がマスクとなり、Ｎ-型不純物拡散層５Ｄ、５Ｓの外側
にＮ+型不純物拡散層７Ｄ、７Ｓが形成される。
性ドライエッチング（ＲＩＥ）技術を用いて酸化層６を
エッチバックすると、ゲート電極４の側壁にのみ酸化層
６を残存させて側壁酸化層６Ｄ、６Ｓが形成される。次
に、全面にイオン注入法によりヒ素を約５×１０15ｃｍ
-2打ち込むと、ゲート電極４及び側壁酸化層６Ｄ、６Ｓ
がマスクとなり、Ｎ-型不純物拡散層５Ｄ、５Ｓの外側
にＮ+型不純物拡散層７Ｄ、７Ｓが形成される。
【０００６】次に、図１１の（Ｂ）を参照すると、通常
のＣＶＤ法により全面にリンガラス（ＰＳＧ）を約５０
００Å成長して層間絶縁層８を形成する。次に、フォト
リソグラフィー技術とＲＩＥ技術を用いてＭＯＳトラン
ジスタのドレイン部、ソース部となるＮ+型不純物拡散
層７Ｄ、７Ｓ上にコンタクトホール９Ｄ、９Ｓを、ゲー
ト電極引きだし部（図示せず）にコンタクトホール（図
示せず）を開口する。その後、コンタクトの外抜きによ
る接合リークの防止のためにこれらコンタクトホール９
Ｄ、９Ｓを含む領域にリンまたはヒ素をイオン注入法に
より約５×１０15ｃｍ-2ドープする。次に、全面に通常
のスパッタリング法によりアルミニウムを被着した後、
フォトリソグラフィー技術とＲＩＥ技術を用いてパター
ニングを行い、アルミニウム配線層１０を形成する。こ
れにより、対称ＬＤＤ型ＭＯＳトランジスタが完成す
る。
のＣＶＤ法により全面にリンガラス（ＰＳＧ）を約５０
００Å成長して層間絶縁層８を形成する。次に、フォト
リソグラフィー技術とＲＩＥ技術を用いてＭＯＳトラン
ジスタのドレイン部、ソース部となるＮ+型不純物拡散
層７Ｄ、７Ｓ上にコンタクトホール９Ｄ、９Ｓを、ゲー
ト電極引きだし部（図示せず）にコンタクトホール（図
示せず）を開口する。その後、コンタクトの外抜きによ
る接合リークの防止のためにこれらコンタクトホール９
Ｄ、９Ｓを含む領域にリンまたはヒ素をイオン注入法に
より約５×１０15ｃｍ-2ドープする。次に、全面に通常
のスパッタリング法によりアルミニウムを被着した後、
フォトリソグラフィー技術とＲＩＥ技術を用いてパター
ニングを行い、アルミニウム配線層１０を形成する。こ
れにより、対称ＬＤＤ型ＭＯＳトランジスタが完成す
る。
【０００７】上述の対称ＬＤＤ型ＭＯＳトランジスタは
スタティックランダムアクセスメモリ（ＳＲＡＭ）のセ
ルに適用できる。ＳＲＡＭセルは、図１２に示すごと
く、セル内の電源配線ＶＬと接地配線ＧＮＤとの間に、
高抵抗負荷Ｒ1、Ｒ2、及び駆動トランジスタＴ3、Ｔ4を
有し、フリップフロップを構成する。さらに、フリップ
フロップのノードＮ1、Ｎ2とディジット線Ｄ1、Ｄ2との
間には、ワード線ＷＬの電位によって制御される伝達ト
ランジスタＴ1、Ｔ2が設けられている。
スタティックランダムアクセスメモリ（ＳＲＡＭ）のセ
ルに適用できる。ＳＲＡＭセルは、図１２に示すごと
く、セル内の電源配線ＶＬと接地配線ＧＮＤとの間に、
高抵抗負荷Ｒ1、Ｒ2、及び駆動トランジスタＴ3、Ｔ4を
有し、フリップフロップを構成する。さらに、フリップ
フロップのノードＮ1、Ｎ2とディジット線Ｄ1、Ｄ2との
間には、ワード線ＷＬの電位によって制御される伝達ト
ランジスタＴ1、Ｔ2が設けられている。
【０００８】上述の対称ＬＤＤ型ＭＯＳトランジスタが
適用されたＳＲＡＭセルの平面図である図１３を参照す
ると、負荷抵抗Ｒ1はセル内電源配線ＶＬと駆動トラン
ジスタＴ3との間にコンタクトホールＣ11を介して挿入
されている。また、負荷抵抗Ｒ2はセル内電源配線ＶＬ
と駆動トランジスタＴ4との間にコンタクトホールＣ12
を介して挿入されている。駆動トランジスタＴ3のゲー
ト電極及び駆動トランジスタＴ4のゲート電極は、ダイ
レクトコンタクトＣ13を介して、それぞれ、駆動トラン
ジスタＴ4のドレイン領域及び駆動トランジスタＴ3のド
レイン領域に接続されている。駆動トランジスタＴ3の
ドレイン領域及び駆動トランジスタＴ4のドレイン領域
は、それぞれ、伝達トランジスタＴ 1、伝達トランジス
タＴ2を介してディジット線Ｄ1、Ｄ2に接続されてい
る。伝達トランジスタＴ1のゲート電極及び伝達トラン
ジスタＴ2のゲート電極はいずれもワード線ＷＬに接続
されている。そして、駆動トランジスタＴ3のソース領
域及び駆動トランジスタＴ4のソース領域は高濃度Ｎ+型
不純物拡散層７Ｓに接続され、さらに接地コンタクトホ
ールＣ14を介してアルミニウム配線層１０（ＧＮＤ）に
接続されている。ここで用いられている駆動トランジス
タＴ3、Ｔ4及び伝達トランジスタＴ1、Ｔ2はすべて上述
の対称ＬＤＤ型ＭＯＳトランジスタである。
適用されたＳＲＡＭセルの平面図である図１３を参照す
ると、負荷抵抗Ｒ1はセル内電源配線ＶＬと駆動トラン
ジスタＴ3との間にコンタクトホールＣ11を介して挿入
されている。また、負荷抵抗Ｒ2はセル内電源配線ＶＬ
と駆動トランジスタＴ4との間にコンタクトホールＣ12
を介して挿入されている。駆動トランジスタＴ3のゲー
ト電極及び駆動トランジスタＴ4のゲート電極は、ダイ
レクトコンタクトＣ13を介して、それぞれ、駆動トラン
ジスタＴ4のドレイン領域及び駆動トランジスタＴ3のド
レイン領域に接続されている。駆動トランジスタＴ3の
ドレイン領域及び駆動トランジスタＴ4のドレイン領域
は、それぞれ、伝達トランジスタＴ 1、伝達トランジス
タＴ2を介してディジット線Ｄ1、Ｄ2に接続されてい
る。伝達トランジスタＴ1のゲート電極及び伝達トラン
ジスタＴ2のゲート電極はいずれもワード線ＷＬに接続
されている。そして、駆動トランジスタＴ3のソース領
域及び駆動トランジスタＴ4のソース領域は高濃度Ｎ+型
不純物拡散層７Ｓに接続され、さらに接地コンタクトホ
ールＣ14を介してアルミニウム配線層１０（ＧＮＤ）に
接続されている。ここで用いられている駆動トランジス
タＴ3、Ｔ4及び伝達トランジスタＴ1、Ｔ2はすべて上述
の対称ＬＤＤ型ＭＯＳトランジスタである。
【０００９】さらに、図１３のＸＩＶ−ＸＩＶ線断面図
である図１４を参照すると、図１１の（Ｂ）の構成と同
様に、図１４の装置は、Ｐ-型単結晶シリコン基板１上
にＬＯＣＯＳ法（選択酸化法）より形成されたフィール
ド酸化層２、ゲート酸化層３、その上部に形成されたゲ
ート電極４、ゲート電極４に対して左右対称に形成され
た側壁酸化層６Ｄ、６Ｓ、側壁酸化層６Ｄ、６Ｓの直下
のシリコン基板１内に形成された低濃度Ｎ-型不純物拡
散層５Ｄ、５Ｓ、さらにその外側のシリコン基板１内に
形成されたＮ+型不純物拡散層７Ｄ、７Ｓにより構成さ
れている。さらに、ゲート電極４とＮ+型不純物拡散層
７Ｄとが接続するダイレクトコンタクトホールＣ13、こ
れらを覆うように形成された層間絶縁層８、その上に形
成された接地配線層ＧＮＤ、これを覆うように形成され
た層間絶縁膜１１、その上に形成された高抵抗ポリシリ
コン層１２、これを覆う高抵抗カバー層１３、さらにそ
の上に形成された層間絶縁膜１４、アルミニウム配線層
１０が設けられている。なお、図１４で図示されている
対称ＬＤＤ型ＭＯＳトランジスタは図１３の駆動トラン
ジスタＴ3に対応し、高抵抗ポリシリコン層１２は図１
３の高抵抗負荷Ｒ1、Ｒ2に対応し、アルミニウム配線層
１０は図１３のディジット線Ｄ1、Ｄ2に対応している。
である図１４を参照すると、図１１の（Ｂ）の構成と同
様に、図１４の装置は、Ｐ-型単結晶シリコン基板１上
にＬＯＣＯＳ法（選択酸化法）より形成されたフィール
ド酸化層２、ゲート酸化層３、その上部に形成されたゲ
ート電極４、ゲート電極４に対して左右対称に形成され
た側壁酸化層６Ｄ、６Ｓ、側壁酸化層６Ｄ、６Ｓの直下
のシリコン基板１内に形成された低濃度Ｎ-型不純物拡
散層５Ｄ、５Ｓ、さらにその外側のシリコン基板１内に
形成されたＮ+型不純物拡散層７Ｄ、７Ｓにより構成さ
れている。さらに、ゲート電極４とＮ+型不純物拡散層
７Ｄとが接続するダイレクトコンタクトホールＣ13、こ
れらを覆うように形成された層間絶縁層８、その上に形
成された接地配線層ＧＮＤ、これを覆うように形成され
た層間絶縁膜１１、その上に形成された高抵抗ポリシリ
コン層１２、これを覆う高抵抗カバー層１３、さらにそ
の上に形成された層間絶縁膜１４、アルミニウム配線層
１０が設けられている。なお、図１４で図示されている
対称ＬＤＤ型ＭＯＳトランジスタは図１３の駆動トラン
ジスタＴ3に対応し、高抵抗ポリシリコン層１２は図１
３の高抵抗負荷Ｒ1、Ｒ2に対応し、アルミニウム配線層
１０は図１３のディジット線Ｄ1、Ｄ2に対応している。
【００１０】しかしながら、上述の対称ＬＤＤ型ＭＯＳ
トランジスタにおいては次のような欠点がある。すなわ
ち、ソース領域のＮ+型不純物拡散層７Ｓからチャンネ
ル領域の間にＮ-型不純物拡散層５Ｓが存在する。この
ため、トランジスタがオン状態になった時、チャネル領
域に流れ込むキャリア（電子）が通常の構造（ゲート電
極と高濃度Ｎ型領域が整合している構造）のＭＯＳトラ
ンジスタに比較して少なくなり、同一ゲート長寸法で比
較してオン電流が小さくなる。また、上述のＳＲＡＭセ
ルのごとく、ソース領域が共通の２つのＭＯＳトランジ
スタの場合、ゲート電極間に２つの低濃度Ｎ-型不純物
拡散層が存在するため、ゲート電極間の間隔が大きくな
ってしまい、高集積化が不利となる。
トランジスタにおいては次のような欠点がある。すなわ
ち、ソース領域のＮ+型不純物拡散層７Ｓからチャンネ
ル領域の間にＮ-型不純物拡散層５Ｓが存在する。この
ため、トランジスタがオン状態になった時、チャネル領
域に流れ込むキャリア（電子）が通常の構造（ゲート電
極と高濃度Ｎ型領域が整合している構造）のＭＯＳトラ
ンジスタに比較して少なくなり、同一ゲート長寸法で比
較してオン電流が小さくなる。また、上述のＳＲＡＭセ
ルのごとく、ソース領域が共通の２つのＭＯＳトランジ
スタの場合、ゲート電極間に２つの低濃度Ｎ-型不純物
拡散層が存在するため、ゲート電極間の間隔が大きくな
ってしまい、高集積化が不利となる。
【００１１】他方、一般に、ＭＯＳトランジスタの信頼
性（ホットキャリアによるオン電流の劣化）はそのドレ
イン構造で決るので、ソース領域のＮ-型不純物拡散層
は信頼性には寄与しない。従って、ソース領域にはＮ-
型不純物拡散層はないほうが望ましい。そこで、対称Ｌ
ＤＤ型ＭＯＳトランジスタの欠点を改善するべく、ソー
ス領域とドレイン領域とが非対称な構造のＬＤＤ型ＭＯ
Ｓトランジスタが提案されている（参照：特開昭６２−
２００７５７号公報）。この従来の非対称ＬＤＤ型ＭＯ
Ｓトランジスタの製造方法を図１５、図１６を参照して
説明する。
性（ホットキャリアによるオン電流の劣化）はそのドレ
イン構造で決るので、ソース領域のＮ-型不純物拡散層
は信頼性には寄与しない。従って、ソース領域にはＮ-
型不純物拡散層はないほうが望ましい。そこで、対称Ｌ
ＤＤ型ＭＯＳトランジスタの欠点を改善するべく、ソー
ス領域とドレイン領域とが非対称な構造のＬＤＤ型ＭＯ
Ｓトランジスタが提案されている（参照：特開昭６２−
２００７５７号公報）。この従来の非対称ＬＤＤ型ＭＯ
Ｓトランジスタの製造方法を図１５、図１６を参照して
説明する。
【００１２】始めに、図１５の（Ａ）を参照すると、図
１０の（Ａ）と同様に、Ｐ型単結晶シリコン基板１上に
フィールド酸化層２、ゲート酸化層３、ゲート電極４お
よびＮ-型不純物拡散層５Ｄ、５Ｓを形成する。次に、
図１５の（Ｂ）を参照すると、フォトリソグラフィー技
術を用いてドレイン領域のみをフォトレジスト層２１で
マスクし、この状態で、イオン注入法によりＡｓを約５
×１０15ｃｍ-2ドープしてＮ+型不純物拡散層７Ｓを形
成する。次に、図１５の（Ｃ）を参照すると、全面に高
温減圧ＣＶＤ法により約２０００ÅのＬＤＤ用酸化層６
を成長させる。
１０の（Ａ）と同様に、Ｐ型単結晶シリコン基板１上に
フィールド酸化層２、ゲート酸化層３、ゲート電極４お
よびＮ-型不純物拡散層５Ｄ、５Ｓを形成する。次に、
図１５の（Ｂ）を参照すると、フォトリソグラフィー技
術を用いてドレイン領域のみをフォトレジスト層２１で
マスクし、この状態で、イオン注入法によりＡｓを約５
×１０15ｃｍ-2ドープしてＮ+型不純物拡散層７Ｓを形
成する。次に、図１５の（Ｃ）を参照すると、全面に高
温減圧ＣＶＤ法により約２０００ÅのＬＤＤ用酸化層６
を成長させる。
【００１３】次に、図１６の（Ａ）を参照すると、ＲＩ
Ｅ技術を用いて酸化層６をエッチバックすると、ゲート
電極４の側壁にのみ酸化層６を残存させて側壁酸化層６
Ｄ、６Ｓが形成される。次に、全面にイオン注入法によ
りヒ素を約５×１０15ｃｍ-2打ち込むと、ゲート電極４
及び側壁酸化層６Ｄ、６Ｓがマスクとなり、Ｎ-型不純
物拡散層５Ｄの外側にＮ+型不純物拡散層７Ｄが形成さ
れる。
Ｅ技術を用いて酸化層６をエッチバックすると、ゲート
電極４の側壁にのみ酸化層６を残存させて側壁酸化層６
Ｄ、６Ｓが形成される。次に、全面にイオン注入法によ
りヒ素を約５×１０15ｃｍ-2打ち込むと、ゲート電極４
及び側壁酸化層６Ｄ、６Ｓがマスクとなり、Ｎ-型不純
物拡散層５Ｄの外側にＮ+型不純物拡散層７Ｄが形成さ
れる。
【００１４】次に、図１６の（Ｂ）を参照すると、図１
１の（Ｂ）と同様に、通常のＣＶＤ法により全面にリン
ガラス（ＰＳＧ）を約５０００Å成長して層間絶縁層８
を形成する。次に、フォトリソグラフィー技術とＲＩＥ
技術を用いてＭＯＳトランジスタのドレイン部、ソース
部となるＮ+型不純物拡散層７Ｄ、７Ｓ上及びゲート電
極引きだし部（図示せず）にコンタクトホール９を開口
する。その後、コンタクトの外抜きによる接合リークの
防止のためにこれらコンタクトホール９を含む領域にリ
ンまたはヒ素をイオン注入法により約５×１０15ｃｍ-2
ドープする。次に、全面に通常のスパッタリング法によ
りアルミニウムを被着した後、フォトリソグラフィー技
術とＲＩＥ技術を用いてパターニングを行い、アルミニ
ウム配線層１０を形成する。これにより、非対称ＬＤＤ
型ＭＯＳトランジスタが完成する。
１の（Ｂ）と同様に、通常のＣＶＤ法により全面にリン
ガラス（ＰＳＧ）を約５０００Å成長して層間絶縁層８
を形成する。次に、フォトリソグラフィー技術とＲＩＥ
技術を用いてＭＯＳトランジスタのドレイン部、ソース
部となるＮ+型不純物拡散層７Ｄ、７Ｓ上及びゲート電
極引きだし部（図示せず）にコンタクトホール９を開口
する。その後、コンタクトの外抜きによる接合リークの
防止のためにこれらコンタクトホール９を含む領域にリ
ンまたはヒ素をイオン注入法により約５×１０15ｃｍ-2
ドープする。次に、全面に通常のスパッタリング法によ
りアルミニウムを被着した後、フォトリソグラフィー技
術とＲＩＥ技術を用いてパターニングを行い、アルミニ
ウム配線層１０を形成する。これにより、非対称ＬＤＤ
型ＭＯＳトランジスタが完成する。
【００１５】また、他の従来の非対称ＬＤＤ型ＭＯＳト
ランジスタを図１７、図１８を参照して説明する（参
照：特開昭６２−５８６８２号公報）。すなわち、図１
７に示すように、図１１の対称ＬＤＤ構造と異なり、ソ
ース領域側の側壁酸化層６Ｓ及びＮ-型不純物拡散層５
Ｓはドレイン領域側の側壁酸化層６Ｄ及びＮ-型不純物
拡散層５Ｄより小さくされている。これは図１１の
（Ｂ）の酸化層６をエッチバックして側壁酸化層６Ｄ、
６Ｓを形成する方法が異なる。たとえば、図１０の
（Ｂ）の酸化層６をＲＩＥ技術によりエッチバックする
際に、図１８の（Ａ）に示すように、シリコン基板１を
上部電極Ｐ1、下部電極Ｐ2に対してθだけ傾けた状態に
する。あるいは、図１８の（Ｂ）に示すように、上部電
極Ｐ1と下部電極Ｐ2との位置を相対的にずらせることに
よって、その間にあるシリコン基板１へのプラズマエッ
チイオンの打ち込み角を変える。
ランジスタを図１７、図１８を参照して説明する（参
照：特開昭６２−５８６８２号公報）。すなわち、図１
７に示すように、図１１の対称ＬＤＤ構造と異なり、ソ
ース領域側の側壁酸化層６Ｓ及びＮ-型不純物拡散層５
Ｓはドレイン領域側の側壁酸化層６Ｄ及びＮ-型不純物
拡散層５Ｄより小さくされている。これは図１１の
（Ｂ）の酸化層６をエッチバックして側壁酸化層６Ｄ、
６Ｓを形成する方法が異なる。たとえば、図１０の
（Ｂ）の酸化層６をＲＩＥ技術によりエッチバックする
際に、図１８の（Ａ）に示すように、シリコン基板１を
上部電極Ｐ1、下部電極Ｐ2に対してθだけ傾けた状態に
する。あるいは、図１８の（Ｂ）に示すように、上部電
極Ｐ1と下部電極Ｐ2との位置を相対的にずらせることに
よって、その間にあるシリコン基板１へのプラズマエッ
チイオンの打ち込み角を変える。
【００１６】
【発明が解決しようとする課題】しかしながら、上述の
非対称ＬＤＤ型ＭＯＳトランジスタにおいては次のよう
な課題がある。図１５、図１６に示す製造方法によって
製造された非対称ＬＤＤ型ＭＯＳトランジスタにおいて
は、図１５の（Ｂ）に示したように、Ｎ+型不純物拡散
層７Ｓを形成する際に、目合わせ工程が必要になり、製
造工程が増加する。また、高濃度のＡｓのイオン注入工
程が増加して電荷の蓄積（チャージアップ）とその結果
生ずるゲート酸化層破壊を招くという課題がある。ま
た、図１７、図１８に示す非対称ＬＤＤ型ＭＯＳトラン
ジスタにおいては、製造工程は増加しないものの、ソー
ス領域側のＮ-型不純物拡散層５Ｓの幅の制御が難し
く、また、Ｎ-型不純物拡散層５Ｓを完全になくすこと
ができない。さらに、シリコン基板１上に形成されるＭ
ＯＳトランジスタのソース領域とドレイン領域の向きが
そろってしまうことであり、この結果、複数のＭＯＳト
ランジスタを使用する回路において、ソース領域を共通
にしたレイアウト（図４参照）が使えないため、チップ
サイズが大きくなってしまうという課題がある。
非対称ＬＤＤ型ＭＯＳトランジスタにおいては次のよう
な課題がある。図１５、図１６に示す製造方法によって
製造された非対称ＬＤＤ型ＭＯＳトランジスタにおいて
は、図１５の（Ｂ）に示したように、Ｎ+型不純物拡散
層７Ｓを形成する際に、目合わせ工程が必要になり、製
造工程が増加する。また、高濃度のＡｓのイオン注入工
程が増加して電荷の蓄積（チャージアップ）とその結果
生ずるゲート酸化層破壊を招くという課題がある。ま
た、図１７、図１８に示す非対称ＬＤＤ型ＭＯＳトラン
ジスタにおいては、製造工程は増加しないものの、ソー
ス領域側のＮ-型不純物拡散層５Ｓの幅の制御が難し
く、また、Ｎ-型不純物拡散層５Ｓを完全になくすこと
ができない。さらに、シリコン基板１上に形成されるＭ
ＯＳトランジスタのソース領域とドレイン領域の向きが
そろってしまうことであり、この結果、複数のＭＯＳト
ランジスタを使用する回路において、ソース領域を共通
にしたレイアウト（図４参照）が使えないため、チップ
サイズが大きくなってしまうという課題がある。
【００１７】従って、本発明の目的は、少ない工程数で
得られる高性能でかつ高信頼性な非対称ＬＤＤ型ＭＯＳ
トランジスタの構造とその製造方法を提供することであ
る。また、他の目的は、上記非対称ＬＤＤ構造を用いた
占有面積の小さな複合ＭＯＳトランジスタのレイアウト
構造及び、高性能でかつ高集積度が達成されるＳＲＡＭ
セルの構造を提供することである。
得られる高性能でかつ高信頼性な非対称ＬＤＤ型ＭＯＳ
トランジスタの構造とその製造方法を提供することであ
る。また、他の目的は、上記非対称ＬＤＤ構造を用いた
占有面積の小さな複合ＭＯＳトランジスタのレイアウト
構造及び、高性能でかつ高集積度が達成されるＳＲＡＭ
セルの構造を提供することである。
【００１８】
【課題を解決するための手段】 上述の課題を解決する
ために本発明に係る半導体装置は、第１の導電型の半導
体基板と、半導体基板上にゲート絶縁層を介して形成さ
れたゲート電極と、ゲート電極の一方の側壁に形成され
た側壁絶縁層と、側壁絶縁層下の半導体基板内に形成さ
れた第１の導電型と反対の第２の導電型の低濃度不純物
拡散層と、側壁絶縁層の外側にあって低濃度不純物拡散
層に到達する半導体基板内に形成された第２の導電型の
第１の高濃度不純物拡散層と、ゲート電極の他方の外側
にあって半導体基板内に形成された第２の導電型の第２
の高濃度不純物拡散層とを備えている。
ために本発明に係る半導体装置は、第１の導電型の半導
体基板と、半導体基板上にゲート絶縁層を介して形成さ
れたゲート電極と、ゲート電極の一方の側壁に形成され
た側壁絶縁層と、側壁絶縁層下の半導体基板内に形成さ
れた第１の導電型と反対の第２の導電型の低濃度不純物
拡散層と、側壁絶縁層の外側にあって低濃度不純物拡散
層に到達する半導体基板内に形成された第２の導電型の
第１の高濃度不純物拡散層と、ゲート電極の他方の外側
にあって半導体基板内に形成された第２の導電型の第２
の高濃度不純物拡散層とを備えている。
【００１９】また、本発明に係る半導体装置の製造方法
は、第１の導電型の半導体基板上にゲート絶縁層を介し
てゲート電極を形成する工程と、ゲート電極をマスクと
して第１の導電型と反対の第２の導電型の不純物イオン
を導入して第１、第２の低濃度不純物拡散層を形成する
工程と、ゲート電極の両側に第１、第２の側壁絶縁層を
形成する工程と、第１、第２の側壁絶縁層及びゲート電
極をマスクとして第２の導電型の不純物イオンを導入し
て第１、第２の高濃度不純物拡散層を形成する工程と、
第１、第２の高濃度不純物拡散層を含む全面に絶縁層を
形成する工程と、第１の高濃度不純物拡散層上に絶縁層
を除去して第１のコンタクトホールを形成し、かつ、第
２の高濃度不純物拡散層上の絶縁層及び第２の側壁絶縁
層を除去して第２のコンタクトホールを形成する工程
と、第１、第２のコンタクトホールが形成された絶縁層
をマスクとして第２の導電型の不純物イオンを導入する
工程とを備えている。
は、第１の導電型の半導体基板上にゲート絶縁層を介し
てゲート電極を形成する工程と、ゲート電極をマスクと
して第１の導電型と反対の第２の導電型の不純物イオン
を導入して第１、第２の低濃度不純物拡散層を形成する
工程と、ゲート電極の両側に第１、第２の側壁絶縁層を
形成する工程と、第１、第２の側壁絶縁層及びゲート電
極をマスクとして第２の導電型の不純物イオンを導入し
て第１、第２の高濃度不純物拡散層を形成する工程と、
第１、第２の高濃度不純物拡散層を含む全面に絶縁層を
形成する工程と、第１の高濃度不純物拡散層上に絶縁層
を除去して第１のコンタクトホールを形成し、かつ、第
２の高濃度不純物拡散層上の絶縁層及び第２の側壁絶縁
層を除去して第２のコンタクトホールを形成する工程
と、第１、第２のコンタクトホールが形成された絶縁層
をマスクとして第２の導電型の不純物イオンを導入する
工程とを備えている。
【００２０】
【作用】上述の手段によれば、製造工程数を増加させる
ことなく、高信頼度の非対称ＬＤＤ構造が得られる。
ことなく、高信頼度の非対称ＬＤＤ構造が得られる。
【００２１】図１、図２は本発明に係る半導体装置の第
１の実施例を示す断面図である。
１の実施例を示す断面図である。
【００２２】始めに、図１の（Ａ）を参照すると、図１
０の（Ａ）、（Ｂ）及び図１１の（Ａ）と同様に、Ｐ-
型単結晶シリコン基板１上にＬＯＣＯＳ法を用いてフィ
ールド酸化層２を約５０００Å形成する。次に、ＭＯＳ
トランジスタのゲート酸化層３として熱酸化によりシリ
コン酸化層を約１５０Å形成した後、減圧ＣＶＤ法を用
いてゲート電極４としてのポリシリコンを約２０００Å
成長させる。次に、リン等のＮ型不純物をイオン注入法
により約５×１０15ｃｍ-2ドープした後、フォトリソグ
ラフィー技術及びＲＩＥ技術を用いて所望の形状のＮ型
ポリシリコンよりなるゲート電極４を形成する。この状
態で全面にリンをイオン注入法により約１×１０13ｃｍ
-2ドープした後、約９００°Ｃの窒素雰囲気中でアニー
ルを行ってＮ-型不純物拡散層５Ｐ、５Ｓを形成する。
次に、全面に高温減圧ＣＶＤ法により約２０００ÅのＬ
ＬＤ用酸化層６を成長させる。次に、異方性ＲＩＥ技術
を用いて酸化層６をエッチバックすると、ゲート電極４
の側壁にのみ酸化層６を残存させて側壁酸化層６Ｄ、６
Ｓが形成される。次に、全面にイオン注入法によりヒ素
を約５×１０15ｃｍ-2打ち込むと、ゲート電極４及び側
壁酸化層６Ｄ、６Ｓがマスクとなり、Ｎ-型不純物拡散
層５Ｄ、５Ｓの外側にＮ+型不純物拡散層７Ｄ、７Ｓが
形成される。
０の（Ａ）、（Ｂ）及び図１１の（Ａ）と同様に、Ｐ-
型単結晶シリコン基板１上にＬＯＣＯＳ法を用いてフィ
ールド酸化層２を約５０００Å形成する。次に、ＭＯＳ
トランジスタのゲート酸化層３として熱酸化によりシリ
コン酸化層を約１５０Å形成した後、減圧ＣＶＤ法を用
いてゲート電極４としてのポリシリコンを約２０００Å
成長させる。次に、リン等のＮ型不純物をイオン注入法
により約５×１０15ｃｍ-2ドープした後、フォトリソグ
ラフィー技術及びＲＩＥ技術を用いて所望の形状のＮ型
ポリシリコンよりなるゲート電極４を形成する。この状
態で全面にリンをイオン注入法により約１×１０13ｃｍ
-2ドープした後、約９００°Ｃの窒素雰囲気中でアニー
ルを行ってＮ-型不純物拡散層５Ｐ、５Ｓを形成する。
次に、全面に高温減圧ＣＶＤ法により約２０００ÅのＬ
ＬＤ用酸化層６を成長させる。次に、異方性ＲＩＥ技術
を用いて酸化層６をエッチバックすると、ゲート電極４
の側壁にのみ酸化層６を残存させて側壁酸化層６Ｄ、６
Ｓが形成される。次に、全面にイオン注入法によりヒ素
を約５×１０15ｃｍ-2打ち込むと、ゲート電極４及び側
壁酸化層６Ｄ、６Ｓがマスクとなり、Ｎ-型不純物拡散
層５Ｄ、５Ｓの外側にＮ+型不純物拡散層７Ｄ、７Ｓが
形成される。
【００２３】次に、図１の（Ｂ）を参照すると、通常の
ＣＶＤ技術を用いて全面にリンガラス（ＰＳＧ）を約５
０００Å成長して層間絶縁層８を形成する。次に、全面
にフォトレジスト層２２を形成してフォトリソグラフィ
−技術を用いてパターニングする。
ＣＶＤ技術を用いて全面にリンガラス（ＰＳＧ）を約５
０００Å成長して層間絶縁層８を形成する。次に、全面
にフォトレジスト層２２を形成してフォトリソグラフィ
−技術を用いてパターニングする。
【００２４】次に、図２の（Ａ）を参照すると、フォト
レジスト層２２をマスクとして、ＲＩＥ技術を用いてＭ
ＯＳトランジスタのドレイン領域となるＮ+型不純物拡
散層７Ｄ上にコンタクトホール９Ｄを、ソース領域のＮ
-型不純物拡散層５Ｓを含むようにコンタクトホール９
Ｓを形成する。この時、側壁酸化層５Ｓも層間絶縁膜８
と同時に除去される。次に、全面にイオン注入法により
Ａｓを５×１０15ｃｍ-2ドープすると、Ｎ+型不純物拡
散層７Ｓはゲート電極４と整合することになる。
レジスト層２２をマスクとして、ＲＩＥ技術を用いてＭ
ＯＳトランジスタのドレイン領域となるＮ+型不純物拡
散層７Ｄ上にコンタクトホール９Ｄを、ソース領域のＮ
-型不純物拡散層５Ｓを含むようにコンタクトホール９
Ｓを形成する。この時、側壁酸化層５Ｓも層間絶縁膜８
と同時に除去される。次に、全面にイオン注入法により
Ａｓを５×１０15ｃｍ-2ドープすると、Ｎ+型不純物拡
散層７Ｓはゲート電極４と整合することになる。
【００２５】次に、図２の（Ｂ）を参照すると、高温減
圧ＣＶＤ法により酸化膜を約２０００Å成長させて酸化
層２３を形成する。
圧ＣＶＤ法により酸化膜を約２０００Å成長させて酸化
層２３を形成する。
【００２６】次に、図２の（Ｃ）を参照すると、異方性
ＲＩＥ技術を用いて酸化層２３をエッチバックしてコン
タクトホール９Ｄ及びコンタクトホール９Ｓの内側に約
２０００Åのコンタクトサイドの絶縁スペーサ２３ａが
形成される。この時、ゲート電極４とコンタクトホール
９Ｓとのオーバーラップ（コンタクトホールが形成され
たときにゲート電極４が露出する幅）が絶縁スペーサの
膜厚より小さくすればエッチバック後にゲート電極４が
露出することはない。しかる後、全面に通常のスパッタ
リング法によりアルミニウムを被着した後、通常のリソ
グラフィー技術とＲＩＥ技術を用いてパターニングを行
いアルミニウム配線層１０を形成する。これにより、非
対称ＬＤＤ型ＭＯＳトランジスタが完成する。なお、図
３は図２の（Ｃ）の平面図であり、図２の（Ｃ）は図３
のII−II線断面図である。
ＲＩＥ技術を用いて酸化層２３をエッチバックしてコン
タクトホール９Ｄ及びコンタクトホール９Ｓの内側に約
２０００Åのコンタクトサイドの絶縁スペーサ２３ａが
形成される。この時、ゲート電極４とコンタクトホール
９Ｓとのオーバーラップ（コンタクトホールが形成され
たときにゲート電極４が露出する幅）が絶縁スペーサの
膜厚より小さくすればエッチバック後にゲート電極４が
露出することはない。しかる後、全面に通常のスパッタ
リング法によりアルミニウムを被着した後、通常のリソ
グラフィー技術とＲＩＥ技術を用いてパターニングを行
いアルミニウム配線層１０を形成する。これにより、非
対称ＬＤＤ型ＭＯＳトランジスタが完成する。なお、図
３は図２の（Ｃ）の平面図であり、図２の（Ｃ）は図３
のII−II線断面図である。
【００２７】このように、本発明の第１の実施例によれ
ば、あらたに目合わせ工程を追加せずにＮ+型不純物拡
散層７Ｓを形成することができ、また、コンタクトホー
ル開口後に行う高濃度のＡｓ注入はコンタクトホールの
外抜きによる接合リーク防止の注入工程と兼ねているの
で、工程数は上述した対称ＬＤＤ型ＭＯＳトランジスタ
の製造方法に比較して２工程酸化層２３の成長工程及び
エッチバック工程しか増加しない。従って、図１５、図
１６に示した非対称ＬＤＤ型ＭＯＳトランジスタの製造
方法に比較しても優れている。
ば、あらたに目合わせ工程を追加せずにＮ+型不純物拡
散層７Ｓを形成することができ、また、コンタクトホー
ル開口後に行う高濃度のＡｓ注入はコンタクトホールの
外抜きによる接合リーク防止の注入工程と兼ねているの
で、工程数は上述した対称ＬＤＤ型ＭＯＳトランジスタ
の製造方法に比較して２工程酸化層２３の成長工程及び
エッチバック工程しか増加しない。従って、図１５、図
１６に示した非対称ＬＤＤ型ＭＯＳトランジスタの製造
方法に比較しても優れている。
【００２８】図４は本発明に係る第２の実施例を示す平
面図、図５は図４のＶ−Ｖ線断面図であって、図３及び
図２の（Ｃ）に対応する。第２の実施例においては、２
つのＭＯＳトランジスタが共通ソースで接続されてい
る。すなわち、本発明に係る半導体装置はＰ-型単結晶
シリコン基板１上にＬＯＣＯＳ法により形成されたフィ
ールド酸化層２、それぞれの間が２つのＭＯＳトランジ
スタの共通のソース領域となるように設けられた２つの
ゲート酸化層３及び２つのゲート電極４、各側壁酸化層
６Ｄ各ゲート電極４のドレイン側に形成された側壁酸化
層６Ｄ、各側壁酸化層６Ｄ直下のシリコン基板１内に形
成されたＮ-型不純物拡散層５Ｄ、さらにその外側のシ
リコン基板１内に形成された２つのＮ+型不純物拡散層
７Ｄ、共通ソース側のシリコン基板１内にそれぞれのゲ
ート電極４と整合するようにして形成された１つのＮ+
型不純物拡散層７Ｓ、これらを覆うように形成された層
間絶縁膜８、各Ｎ+型不純物拡散層７Ｄ上の所定の位置
に設けられたコンタクトホール９Ｄ、各ゲート電極４と
Ｎ+型不純物拡散層７Ｓとの境界部を含んで各ゲート電
極４の一部とＮ+型不純物拡散層７Ｓを含むように開口
された１つのコンタクトホール９Ｓ、これらコンタクト
ホールの内側に形成された絶縁スペーサ２３ａ、２つの
ＭＯＳトランジスタの共通ソース領域２つのドレイン領
域及び２つのゲート電極にそれぞれ接続されているアル
ミニウム配線層１０からなっている。なお、第２の実施
例の製造方法はコンタクトホール９Ｓを形成する工程に
おいて２つのゲート電極４のそれぞれ一部を含むように
開口することを除いて、第１の実施例と同一である。
面図、図５は図４のＶ−Ｖ線断面図であって、図３及び
図２の（Ｃ）に対応する。第２の実施例においては、２
つのＭＯＳトランジスタが共通ソースで接続されてい
る。すなわち、本発明に係る半導体装置はＰ-型単結晶
シリコン基板１上にＬＯＣＯＳ法により形成されたフィ
ールド酸化層２、それぞれの間が２つのＭＯＳトランジ
スタの共通のソース領域となるように設けられた２つの
ゲート酸化層３及び２つのゲート電極４、各側壁酸化層
６Ｄ各ゲート電極４のドレイン側に形成された側壁酸化
層６Ｄ、各側壁酸化層６Ｄ直下のシリコン基板１内に形
成されたＮ-型不純物拡散層５Ｄ、さらにその外側のシ
リコン基板１内に形成された２つのＮ+型不純物拡散層
７Ｄ、共通ソース側のシリコン基板１内にそれぞれのゲ
ート電極４と整合するようにして形成された１つのＮ+
型不純物拡散層７Ｓ、これらを覆うように形成された層
間絶縁膜８、各Ｎ+型不純物拡散層７Ｄ上の所定の位置
に設けられたコンタクトホール９Ｄ、各ゲート電極４と
Ｎ+型不純物拡散層７Ｓとの境界部を含んで各ゲート電
極４の一部とＮ+型不純物拡散層７Ｓを含むように開口
された１つのコンタクトホール９Ｓ、これらコンタクト
ホールの内側に形成された絶縁スペーサ２３ａ、２つの
ＭＯＳトランジスタの共通ソース領域２つのドレイン領
域及び２つのゲート電極にそれぞれ接続されているアル
ミニウム配線層１０からなっている。なお、第２の実施
例の製造方法はコンタクトホール９Ｓを形成する工程に
おいて２つのゲート電極４のそれぞれ一部を含むように
開口することを除いて、第１の実施例と同一である。
【００２９】本発明の第２の実施例においては、ソース
領域が共通の複合ＭＯＳトランジスタは、従来の対称Ｌ
ＤＤ型ＭＯＳトランジスタを用いたものに比較してそれ
ぞれオン電流が大きいという長所の他に、ソース領域の
Ｎ-型不純物拡散層５Ｓが存在しないので、全体のサイ
ズが小さくなる。なお、図１７で示した非対称ＬＤＤ型
ＭＯＳトランジスタはソース領域とドレイン領域の方向
が１つに決まってしまうのでソース領域を共通にする複
合ＭＯＳトランジスタのレイアウトは不可能であり、従
って、全体のサイズが膨大になる。
領域が共通の複合ＭＯＳトランジスタは、従来の対称Ｌ
ＤＤ型ＭＯＳトランジスタを用いたものに比較してそれ
ぞれオン電流が大きいという長所の他に、ソース領域の
Ｎ-型不純物拡散層５Ｓが存在しないので、全体のサイ
ズが小さくなる。なお、図１７で示した非対称ＬＤＤ型
ＭＯＳトランジスタはソース領域とドレイン領域の方向
が１つに決まってしまうのでソース領域を共通にする複
合ＭＯＳトランジスタのレイアウトは不可能であり、従
って、全体のサイズが膨大になる。
【００３０】図６は図４、図５に示す本発明の第２の実
施例を図１２のＳＲＡＭセルに適用したＳＲＡＭセルの
平面図、図７は図６のVII−VII 線断面図である。図６
において、負荷抵抗Ｒ1はセル内電源配線ＶＬと駆動ト
ランジスタＴ3との間にコンタクトホールＣ11を介して
挿入されている。また、負荷抵抗Ｒ2はセル内電源配線
ＶＬと駆動トランジスタＴ4との間にコンタクトホール
Ｃ12を介して挿入されている。駆動トランジスタＴ3の
ゲート電極及び駆動トランジスタＴ4のゲート電極は、
ダイレクトコンタクトＣ13を介して、それぞれ、駆動ト
ランジスタＴ4のドレイン領域及び駆動トランジスタＴ3
のドレイン領域に接続されている。駆動トランジスタＴ
3のドレイン領域及び駆動トランジスタＴ4のドレイン領
域は、それぞれ、伝達トランジスタＴ1伝達トランジス
タＴ2を介してディジット線Ｄ1、Ｄ2に接続されてい
る。伝達トランジスタＴ1のゲート電極及び伝達トラン
ジスタＴ2のゲート電極はいずれもワード線ＷＬに接続
されている。そして、駆動トランジスタＴ3及び駆動ト
ランジスタＴ4はそれぞれ隣接しているセルの駆動トラ
ンジスタＴ3及び駆動トランジスタＴ4とソース領域を共
有し、接地コンタクトホールＣ14を介してアルミニウム
配線層ＧＮＤと接続されている。なお、ここで用いられ
ているＭＯＳトランジスタのうち、伝達トランジスタＴ
1、Ｔ2は従来の対称ＬＤＤ型ＭＯＳトランジスタで構成
される。また、駆動トランジスタＴ3、Ｔ4はそれぞれ隣
接しているセルの駆動トランジスタＴ3、Ｔ4と本発明の
第２の実施例であるソース領域が共通の非対称ＬＤＤ型
ＭＯＳトランジスタで構成される。
施例を図１２のＳＲＡＭセルに適用したＳＲＡＭセルの
平面図、図７は図６のVII−VII 線断面図である。図６
において、負荷抵抗Ｒ1はセル内電源配線ＶＬと駆動ト
ランジスタＴ3との間にコンタクトホールＣ11を介して
挿入されている。また、負荷抵抗Ｒ2はセル内電源配線
ＶＬと駆動トランジスタＴ4との間にコンタクトホール
Ｃ12を介して挿入されている。駆動トランジスタＴ3の
ゲート電極及び駆動トランジスタＴ4のゲート電極は、
ダイレクトコンタクトＣ13を介して、それぞれ、駆動ト
ランジスタＴ4のドレイン領域及び駆動トランジスタＴ3
のドレイン領域に接続されている。駆動トランジスタＴ
3のドレイン領域及び駆動トランジスタＴ4のドレイン領
域は、それぞれ、伝達トランジスタＴ1伝達トランジス
タＴ2を介してディジット線Ｄ1、Ｄ2に接続されてい
る。伝達トランジスタＴ1のゲート電極及び伝達トラン
ジスタＴ2のゲート電極はいずれもワード線ＷＬに接続
されている。そして、駆動トランジスタＴ3及び駆動ト
ランジスタＴ4はそれぞれ隣接しているセルの駆動トラ
ンジスタＴ3及び駆動トランジスタＴ4とソース領域を共
有し、接地コンタクトホールＣ14を介してアルミニウム
配線層ＧＮＤと接続されている。なお、ここで用いられ
ているＭＯＳトランジスタのうち、伝達トランジスタＴ
1、Ｔ2は従来の対称ＬＤＤ型ＭＯＳトランジスタで構成
される。また、駆動トランジスタＴ3、Ｔ4はそれぞれ隣
接しているセルの駆動トランジスタＴ3、Ｔ4と本発明の
第２の実施例であるソース領域が共通の非対称ＬＤＤ型
ＭＯＳトランジスタで構成される。
【００３１】さらに、図７を参照すると、図５の構成と
同様に、図７の装置は、Ｐ-型単結晶シリコン基板１上
にＬＯＣＯＳ法（選択酸化法）より形成されらフィール
ド酸化層２、２つのゲート酸化層３、その上部に形成さ
れた２つのゲート電極４、ゲート電極４に対して左右対
称に形成された側壁酸化層６Ｄ、６Ｓ、側壁酸化層６Ｄ
の直下のシリコン基板１内に形成された低濃度Ｎ-型不
純物拡散層５Ｄさらにその外側のシリコン基板１内に形
成されたＮ+型不純物拡散層７Ｄ、７Ｓにより構成され
ている。さらに、ゲート電極４とＮ+型不純物拡散層７
Ｄとが接続するダイレクトコンタクトホールＣ13、これ
らを覆うように形成された層間絶縁層８、２つのゲート
電極４と共通のソース領域であるＮ+型不純物拡散層７
Ｓの境界部を含んで各ゲート電極４の一部とＮ+型不純
物拡散層７Ｓを含むように開口された接地コンタクトホ
ールＣ14、接地コンタクトホールＣ14の内側に形成され
た絶縁スペーサ２３ａ、この絶縁スペーサ２３ａにより
ゲート電極４と絶縁され、かつ２つのＭＯＳトランジス
タの共通のソース領域であるＮ+型不純物拡散層７Ｓと
接続するように形成された接地配線層ＧＮＤ、これらを
覆うように形成された層間絶縁膜１１、その上に形成さ
れた高抵抗ポリシリコン層１２、これを覆う高抵抗カバ
ー層１３、さらにその上に形成された層間絶縁膜１４、
アルミニウム配線層１０が設けられている。なお、図７
で図示されている非対称ＬＤＤ型ＭＯＳトランジスタは
図６の駆動トランジスタＴ3に対応し、高抵抗ポリシリ
コン層１２は図６の高抵抗負荷Ｒ1、Ｒ2に対応し、アル
ミニウム配線層１０は図６のディジット線Ｄ1、Ｄ2に対
応している。
同様に、図７の装置は、Ｐ-型単結晶シリコン基板１上
にＬＯＣＯＳ法（選択酸化法）より形成されらフィール
ド酸化層２、２つのゲート酸化層３、その上部に形成さ
れた２つのゲート電極４、ゲート電極４に対して左右対
称に形成された側壁酸化層６Ｄ、６Ｓ、側壁酸化層６Ｄ
の直下のシリコン基板１内に形成された低濃度Ｎ-型不
純物拡散層５Ｄさらにその外側のシリコン基板１内に形
成されたＮ+型不純物拡散層７Ｄ、７Ｓにより構成され
ている。さらに、ゲート電極４とＮ+型不純物拡散層７
Ｄとが接続するダイレクトコンタクトホールＣ13、これ
らを覆うように形成された層間絶縁層８、２つのゲート
電極４と共通のソース領域であるＮ+型不純物拡散層７
Ｓの境界部を含んで各ゲート電極４の一部とＮ+型不純
物拡散層７Ｓを含むように開口された接地コンタクトホ
ールＣ14、接地コンタクトホールＣ14の内側に形成され
た絶縁スペーサ２３ａ、この絶縁スペーサ２３ａにより
ゲート電極４と絶縁され、かつ２つのＭＯＳトランジス
タの共通のソース領域であるＮ+型不純物拡散層７Ｓと
接続するように形成された接地配線層ＧＮＤ、これらを
覆うように形成された層間絶縁膜１１、その上に形成さ
れた高抵抗ポリシリコン層１２、これを覆う高抵抗カバ
ー層１３、さらにその上に形成された層間絶縁膜１４、
アルミニウム配線層１０が設けられている。なお、図７
で図示されている非対称ＬＤＤ型ＭＯＳトランジスタは
図６の駆動トランジスタＴ3に対応し、高抵抗ポリシリ
コン層１２は図６の高抵抗負荷Ｒ1、Ｒ2に対応し、アル
ミニウム配線層１０は図６のディジット線Ｄ1、Ｄ2に対
応している。
【００３３】次に、全面に通常のＣＶＤ法を用いて酸化
膜を約１５００Å成長して層間絶縁膜１１を形成した
後、フォトリソグラフィー技術とＲＩＥ技術を用いて、
駆動トランジスタＴ3及びＴ4のゲート電極４の引出し部
にそれぞれ負荷抵抗コンタクトホールＣ11、Ｃ12を形成
する。これにより、図６のＳＲＡＭセル回路図における
フリップフロップ回路の高抵抗負荷Ｒ1、Ｒ2と駆動トラ
ンジスタＴ3及びＴ4のゲート電極とが接続される。次
に、減圧ＣＶＤ法によりポリシリコン膜を約１５００Å
成長した後、フォトリソグラフィー技術とＲＩＥ技術を
用いてパターニングを行うと、高抵抗ポリシリコン層１
２よりなる高抵抗負荷Ｒ1、Ｒ2が形成される。その後、
フォトリソフラフィー技術とイオン注入技術を用いて高
抵抗ポリシリコン層１２の電源配線領域にのみＡｓを約
１×１０15ｃｍ-2程度ドープすると、高抵抗負荷Ｒ1、
Ｒ2のリード部となるセル内電源配線ＶＬが形成され
る。次に、通常のＣＶＤ法により酸化膜を約１０００Å
成長して高抵抗カバー層１３を形成した後、同じく通常
のＣＶＤ法によりリンガラス膜を約５０００Å成長して
層間層１４を形成する。次に、フォトリソグラフィー技
術とＲＩＥ技術を用いてディジットコンタクトホールＣ
2を形成した後、第１の実施例と同じ製造方法及び同じ
製造条件でディジット線Ｄ1、Ｄ2 となるアルミニウム配
線層１０を形成すると、図６、図７に示す本発明の高抵
抗型ＳＲＡＭセルが完成する。
膜を約１５００Å成長して層間絶縁膜１１を形成した
後、フォトリソグラフィー技術とＲＩＥ技術を用いて、
駆動トランジスタＴ3及びＴ4のゲート電極４の引出し部
にそれぞれ負荷抵抗コンタクトホールＣ11、Ｃ12を形成
する。これにより、図６のＳＲＡＭセル回路図における
フリップフロップ回路の高抵抗負荷Ｒ1、Ｒ2と駆動トラ
ンジスタＴ3及びＴ4のゲート電極とが接続される。次
に、減圧ＣＶＤ法によりポリシリコン膜を約１５００Å
成長した後、フォトリソグラフィー技術とＲＩＥ技術を
用いてパターニングを行うと、高抵抗ポリシリコン層１
２よりなる高抵抗負荷Ｒ1、Ｒ2が形成される。その後、
フォトリソフラフィー技術とイオン注入技術を用いて高
抵抗ポリシリコン層１２の電源配線領域にのみＡｓを約
１×１０15ｃｍ-2程度ドープすると、高抵抗負荷Ｒ1、
Ｒ2のリード部となるセル内電源配線ＶＬが形成され
る。次に、通常のＣＶＤ法により酸化膜を約１０００Å
成長して高抵抗カバー層１３を形成した後、同じく通常
のＣＶＤ法によりリンガラス膜を約５０００Å成長して
層間層１４を形成する。次に、フォトリソグラフィー技
術とＲＩＥ技術を用いてディジットコンタクトホールＣ
2を形成した後、第１の実施例と同じ製造方法及び同じ
製造条件でディジット線Ｄ1、Ｄ2 となるアルミニウム配
線層１０を形成すると、図６、図７に示す本発明の高抵
抗型ＳＲＡＭセルが完成する。
【００３４】このようして形成される非対称ＬＤＤ型Ｍ
ＯＳトランジスタを用いたＳＲＡＭセルは従来の対称Ｌ
ＤＤ型ＭＯＳトランジスタを用いたＳＲＡＭセルに比較
して数々の長所がある。一般に、ＳＲＡＭにおけるセル
の安定性（Ｖｃｃマージン、ノイズマージン、ソフトエ
ラー耐性等）は、駆動トランジスタと伝達トランジスタ
とのオン電流の比であるセルレシオというパラメータを
用いて議論される。すなわち、セルレシオが大きいセル
は安定しており、セルレシオが小さいセルはその逆であ
る。セルレシオを増やすには駆動トランジスタのＷ／Ｌ
（Ｗ：ゲート幅、Ｌ：ゲート長）を大きくしてやればよ
いが、ゲート長Ｌを小さくしすぎると短チャネル効果が
生ずるので、通常はゲート幅Ｗを大きくする方法をとっ
ている。しかし、駆動トランジスタのゲート幅Ｗを大き
くすると、一般にセルサイズが大きくなってしまうの
で、セルサイズとセルの安定性というトレードオフの問
題が生ずる。本発明に係るＳＲＡＭセルにおいては、図
６、図７に示すようにソース領域が共通である駆動トラ
ンジスタＴ3Ｔ4に非対称ＬＤＤ型ＭＯＳトランジスタを
用いているので、オン電流は従来の対称ＬＤＤ型ＭＯＳ
トランジスタに比べ、約２０％増加する（セルレシオの
増加）。その結果、セルの安定性（Ｖｃｃマージン、ノ
イズマージン、ソフトエラー耐性等）が向上する。ある
いは、従来の対称ＬＤＤ型ＭＯＳトランジスタと同一セ
ルレシオが得られるセルサイズで比較した場合、ゲート
幅Ｗを約２０％縮小できるのでセルサイズも縮小され
る。またこれに第２の実施例で説明した効果（低濃度Ｎ
型不純物拡散層がないことによるゲート、ゲート間隔の
減少）が加わるので更にセルサイズを小さくすることが
できる（セル面積で約１５％）。
ＯＳトランジスタを用いたＳＲＡＭセルは従来の対称Ｌ
ＤＤ型ＭＯＳトランジスタを用いたＳＲＡＭセルに比較
して数々の長所がある。一般に、ＳＲＡＭにおけるセル
の安定性（Ｖｃｃマージン、ノイズマージン、ソフトエ
ラー耐性等）は、駆動トランジスタと伝達トランジスタ
とのオン電流の比であるセルレシオというパラメータを
用いて議論される。すなわち、セルレシオが大きいセル
は安定しており、セルレシオが小さいセルはその逆であ
る。セルレシオを増やすには駆動トランジスタのＷ／Ｌ
（Ｗ：ゲート幅、Ｌ：ゲート長）を大きくしてやればよ
いが、ゲート長Ｌを小さくしすぎると短チャネル効果が
生ずるので、通常はゲート幅Ｗを大きくする方法をとっ
ている。しかし、駆動トランジスタのゲート幅Ｗを大き
くすると、一般にセルサイズが大きくなってしまうの
で、セルサイズとセルの安定性というトレードオフの問
題が生ずる。本発明に係るＳＲＡＭセルにおいては、図
６、図７に示すようにソース領域が共通である駆動トラ
ンジスタＴ3Ｔ4に非対称ＬＤＤ型ＭＯＳトランジスタを
用いているので、オン電流は従来の対称ＬＤＤ型ＭＯＳ
トランジスタに比べ、約２０％増加する（セルレシオの
増加）。その結果、セルの安定性（Ｖｃｃマージン、ノ
イズマージン、ソフトエラー耐性等）が向上する。ある
いは、従来の対称ＬＤＤ型ＭＯＳトランジスタと同一セ
ルレシオが得られるセルサイズで比較した場合、ゲート
幅Ｗを約２０％縮小できるのでセルサイズも縮小され
る。またこれに第２の実施例で説明した効果（低濃度Ｎ
型不純物拡散層がないことによるゲート、ゲート間隔の
減少）が加わるので更にセルサイズを小さくすることが
できる（セル面積で約１５％）。
【００３５】尚、上述の実施例では、ゲート電極４はポ
リシリコン膜より形成されるとしたが、ポリシリコン膜
に高融点金属シリサイド膜を重ねた２層構造のポリサイ
ド膜にしてもよい。
リシリコン膜より形成されるとしたが、ポリシリコン膜
に高融点金属シリサイド膜を重ねた２層構造のポリサイ
ド膜にしてもよい。
【００３６】
【発明の効果】以上説明したように本発明によれば、少
ない工程数でかつ高性能な非対称ＬＤＤ構造の半導体装
置が得られる。また、高性能かつ高集積度のＳＲＡＭセ
ルが得られる。
ない工程数でかつ高性能な非対称ＬＤＤ構造の半導体装
置が得られる。また、高性能かつ高集積度のＳＲＡＭセ
ルが得られる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
Claims (12)
- 【請求項１】 第１の導電型の半導体基板（１）と、 該半導体基板上にゲート絶縁層（３）を介して形成され
たゲート電極（４）と、 該ゲート電極の一方の側壁に形成された側壁絶縁層（６
Ｄ）と、 該側壁絶縁層下の前記半導体基板内に形成された前記第
１の導電型と反対の第２の導電型の低濃度不純物拡散層
（５Ｄ）と、 前記側壁絶縁層の外側にあって前記低濃度不純物拡散層
に到達する前記半導体基板内に形成された前記第２の導
電型の第１の高濃度不純物拡散層（６Ｄ）と、 前記ゲート電極の他方の外側にあって前記半導体基板内
に形成された前記第２の導電型の第２の高濃度不純物拡
散層（６Ｓ）とを具備する半導体装置。 - 【請求項２】 さらに、前記第１、第２の高濃度不純物
拡散層に対して開孔されたコンタクトホールを有する絶
縁層（８）と、 該絶縁層のコンタクトホール内に形成された絶縁スペー
サ（２３）と、 該絶縁スペーサによって前記ゲート電極と電気的に絶縁
され前記第１、第２の高濃度不純物拡散層に接続された
金属配線（１０）とを具備する請求項１に記載の半導体
装置。 - 【請求項３】 前記絶縁層の前記第２の高濃度不純物側
のコンタクトホールは前記ゲート電極の一部を含んで形
成され、前記第２の高濃度不純物拡散層側の絶縁スペー
サは前記ゲート電極上にも位置する請求項２に記載の半
導体装置。 - 【請求項４】 第１の導電型の半導体基板（１）上にゲ
ート絶縁層（３）を介してゲート電極（４）を形成する
工程と、 該ゲート電極をマスクとして前記第１の導電型と反対の
第２の導電型の不純物イオンを導入して第１、第２の低
濃度不純物拡散層（５Ｄ、５Ｓ）を形成する工程と、 前記ゲート電極の両側に第１、第２の側壁絶縁層（６
Ｄ、６Ｓ）を形成する工程と、 該第１、第２の側壁絶縁層及び前記ゲート電極をマスク
として前記第２の導電型の不純物イオンを導入して第
１、第２の高濃度不純物拡散層（６Ｄ、６Ｓ）を形成す
る工程と、 該第１、第２の高濃度不純物拡散層を含む全面に絶縁層
（８）を形成する工程と、 前記第１の高濃度不純物拡散層上に前記絶縁層を除去し
て第１のコンタクトホール（８Ｄ）を形成し、かつ、前
記第２の高濃度不純物拡散層上の前記絶縁層及び前記第
２の側壁絶縁層を除去して第２のコンタクトホール（８
Ｓ）を形成する工程と、 該第１、第２のコンタクトホールが形成された前記絶縁
層をマスクとして前記第２の導電型の不純物イオンを導
入する工程とを具備する半導体装置の製造方法。 - 【請求項５】 さらに、 前記絶縁層の第１、第２のコンタクトホールの内側に自
己整合的に絶縁スペーサ（２４）を形成する工程と、 該絶縁スペーサ内に前記第１、第２の高濃度不純物拡散
層に接続する第１、第２の金属配線層（１１）を形成す
る工程とを具備する請求項４に記載の半導体装置の製造
方法。 - 【請求項６】 第１の導電型の半導体基板（１）と、 該半導体基板上にゲート絶縁層（３）を介して形成され
た２つのゲート電極（４）と、 該各ゲート電極の外方の側壁に形成された２つの側壁絶
縁層（６Ｄ）と、 該各側壁絶縁層下の前記半導体基板内に形成された前記
第１の導電型と反対の第２の導電型の２つの低濃度不純
物拡散層（５Ｄ）と、 前記各側壁絶縁層の外側にあって前記低濃度不純物拡散
層に到達する前記半導体基板内に形成された前記第２の
導電型の２つの第１の高濃度不純物拡散層（６Ｄ）と、 前記２つのゲート電極の間にあって前記半導体基板内に
形成された前記第２の導電型の１つの第２の高濃度不純
物拡散層（６Ｓ）とを具備する半導体装置。 - 【請求項７】 さらに、前記第１、第２の高濃度不純物
拡散層に対して開孔されたコンタクトホールを有する絶
縁層（８）と、 該絶縁層のコンタクトホール内に形成された絶縁スペー
サ（２３）と、 該絶縁スペーサによって前記ゲート電極と電気的に絶縁
され前記第１、第２の高濃度不純物拡散層に接続された
金属配線（１０）とを具備する請求項６に記載の半導体
装置。 - 【請求項８】 前記絶縁層の前記第２の高濃度不純物側
のコンタクトホールは前記各ゲート電極の一部を含んで
形成され、前記第２の高濃度不純物拡散層側の絶縁スペ
ーサは前記各ゲート電極上にも位置する請求項７に記載
の半導体装置。 - 【請求項９】 第１の導電型の半導体基板（１）上にゲ
ート絶縁層（３）を介して２つのゲート電極（４）を形
成する工程と、 該２つのゲート電極をマスクとして前記第１の導電型と
反対の第２の導電型の不純物イオンを導入して第１、第
２、第３の低濃度不純物拡散層（５Ｄ、５Ｓ、５Ｄ’）
を形成する工程と、 前記各ゲート電極の両側に側壁絶縁層（６Ｄ、６Ｓ）を
形成する工程と、 該側壁絶縁層及び前記ゲート電極をマスクとして前記第
２の導電型の不純物イオンを導入して第１、第２、第３
の高濃度不純物拡散層（６Ｄ、６Ｓ、６Ｄ）を形成する
工程と、 該第１、第２、第３の高濃度不純物拡散層を含む全面に
絶縁層（８）を形成する工程と、 前記２つのゲート電極の外側の前記第１、第２の高濃度
不純物拡散層上に前記絶縁層を除去して第１、第２のコ
ンタクトホール（８Ｄ、８Ｄ’）を形成し、かつ、前記
２つのゲート電極間の前記第３の高濃度不純物拡散層上
の前記絶縁層及び前記側壁絶縁層を除去して第３のコン
タクトホール（８Ｓ）を形成する工程と、 該第１、第２、第３のコンタクトホールが形成された前
記絶縁層をマスクとして前記第２の導電型の不純物イオ
ンを導入する工程とを具備する半導体装置の製造方法。 - 【請求項１０】 さらに、 前記絶縁層の第１、第２、第３のコンタクトホールの内
側に自己整合的に絶縁スペーサ（２４）を形成する工程
と、 該絶縁スペーサ内に前記第１、第２、第３の高濃度不純
物拡散層に接続する第１、第２、第３の金属配線層（１
１）を形成する工程とを具備する請求項９に記載の半導
体装置の製造方法。 - 【請求項１１】 第１の電源端子（ＶＬ）と第１、第２
のノード（Ｎ1、Ｎ2）との間に接続された負荷素子（Ｒ
1、Ｒ2）と、該各ノードと第２の電源端子（ＧＮＤ）と
の間に接続された１対の駆動用ＭＯＳトランジスタ（Ｔ
3、Ｔ4）と、前記各ノードと１対のディジット線
（Ｄ1、Ｄ2）との間に接続され、ワード線（ＷＬ）の電
位によって制御される１対の伝達用ＭＯＳトランジスタ
（Ｔ1、Ｔ2）とにより構成されるＳＲＡＭセルを具備す
る半導体記憶装置において、 同一のＳＲＡＭセル内の１対の駆動用トランジスタを請
求項６に記載の半導体装置により構成したことを特徴と
する半導体記憶装置。 - 【請求項１２】 第１の電源端子（ＶＬ）と第１、第２
のノード（Ｎ1、Ｎ2）との間に接続された負荷素子（Ｒ
1、Ｒ2）と、該各ノードと第２の電源端子（ＧＮＤ）と
の間に接続された１対の駆動用ＭＯＳトランジスタ（Ｔ
3、Ｔ4）と、前記各ノードと１対のディジット線
（Ｄ1、Ｄ2）との間に接続され、ワード線（ＷＬ）の電
位によって制御される１対の伝達用ＭＯＳトランジスタ
（Ｔ1、Ｔ2）とにより構成されるＳＲＡＭセルを具備す
る半導体記憶装置において、 隣接するＳＲＡＭセルの１対の駆動用トランジスタを請
求項６に記載の半導体装置により構成したことを特徴と
する半導体記憶装置。
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