JP2825520B2 - 半導体装置 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、更に詳しく言えば第１導電型絶
縁ゲート型電界効果型トランジスタと第２導電型絶縁ゲ
ート型電界効果型トランジスタからなる相補型絶縁ゲー
ト型電界効果型トランジスタ（完全CMOS）を集積化して
構成した半導体装置、特に高集積、低消費電力のスタテ
ィック型ランダムアクセスメモリに好適な半導体記憶装
置に関する。
縁ゲート型電界効果型トランジスタと第２導電型絶縁ゲ
ート型電界効果型トランジスタからなる相補型絶縁ゲー
ト型電界効果型トランジスタ（完全CMOS）を集積化して
構成した半導体装置、特に高集積、低消費電力のスタテ
ィック型ランダムアクセスメモリに好適な半導体記憶装
置に関する。
従来の相補型絶縁ゲート型電界効果型トランジスタ
（完全CMOS）型のスタティックランダムアクセスメモリ
セルは、第12図の等価回路に示すように、２個のｎチャ
ネル駆動MOSトランジスタT1，T2と２個のｐチャネル負
荷MOSトランジスタT3，T4からなるインバータ回路をそ
れぞれ交差接続してなるフリップフロップ回路と、この
フリップフロップ回路の２つの記憶ノードN1，N2に接続
されているｎチャネルの転送用MOSトランジスタT5，T6
で構成され、このフリップフロップ回路には電源電圧Vc
cと接地電位が供給されており、転送用MOSトランジスタ
のドレインにはデータ線6,6′が、接続されており、共
通ゲートはワード線３となっている。このようなスタテ
ィック型ランダムアクセスメモリセルの動作はよく知ら
れているように、ワード線を活性化し、転送用MOSトラ
ンシジスタを介してデータ線から“1"または“0"の情報
を記憶ノードに記憶させたり、逆に記憶ノードの状態を
読み出すものであり、このセルはスタティック記憶装置
として機能している。なおこのようなCMOS回路を有する
スタティック型ランダムアクセスメモリセルは、待機時
はMOSトランジスタのリーク電流がメモリセルに流れる
だけで極めて消費電力が低いという特徴を有している。
（完全CMOS）型のスタティックランダムアクセスメモリ
セルは、第12図の等価回路に示すように、２個のｎチャ
ネル駆動MOSトランジスタT1，T2と２個のｐチャネル負
荷MOSトランジスタT3，T4からなるインバータ回路をそ
れぞれ交差接続してなるフリップフロップ回路と、この
フリップフロップ回路の２つの記憶ノードN1，N2に接続
されているｎチャネルの転送用MOSトランジスタT5，T6
で構成され、このフリップフロップ回路には電源電圧Vc
cと接地電位が供給されており、転送用MOSトランジスタ
のドレインにはデータ線6,6′が、接続されており、共
通ゲートはワード線３となっている。このようなスタテ
ィック型ランダムアクセスメモリセルの動作はよく知ら
れているように、ワード線を活性化し、転送用MOSトラ
ンシジスタを介してデータ線から“1"または“0"の情報
を記憶ノードに記憶させたり、逆に記憶ノードの状態を
読み出すものであり、このセルはスタティック記憶装置
として機能している。なおこのようなCMOS回路を有する
スタティック型ランダムアクセスメモリセルは、待機時
はMOSトランジスタのリーク電流がメモリセルに流れる
だけで極めて消費電力が低いという特徴を有している。
上述のようなスタティック型ランダムアクセスメモリ
セルをより高密度の集積回路で構成したものとして、例
えば、アイ・イー・イー，トランザクション オン エ
レクトロン デバイシーズ，ボリューム イー・ディー
32,ナンバー2,（1985年）第258頁から第281頁（IEEE,Tr
ans.Electoron Devices,vol.ED−32,No.2,1985,pp258−
281）に記載されているように、フリップフロップ回路
のｐチャネル負荷MOSトランジスタをｎチャネルの駆動M
OSトランジスタ上のポリシリコン膜に積層して形成した
ものである。第10図及び第11図は上記文献に記載された
半導体装置の平面図及び断面図を示す。すなわち第11図
は第10図のＡ−Ａ′線における断面図であり、シリコン
基板内に形成されたｎチャンネルの駆動MOSトランジツ
アのゲート電極4bの上部及び側面は少なくとも薄いシリ
コン酸化膜13で覆われており、更にその上部及び側面に
はポリシリコン膜が設けられており、上記ポリシリコン
膜中にｐチャネル負荷MOSトランジスタのソース5c、ド
レイン5b、チャネル部5eが形成されている。さらに上記
ｐチャネル負荷MOSトランジスタのゲート電極は、チャ
ネル部5eの直下にあるｎチャンネル駆動MOSトランジス
タのゲート電極4bと共通であり、上記チャネル部5eはゲ
ート電極4b上に形成されており、シリコン酸化膜13はｐ
チャネル負荷MOSトランジスタのゲート絶縁膜と成って
いる。さらに詳しく説明すると、まずフリップフロップ
回路の駆動MOSトランジスタは共通ソースを形成してい
るｎ型不純物領域1e、ドレインを形成しているｎ型不純
物領域1c,1dおよびゲート電極4b,4cにより構成されてい
る。また、それぞれのゲート電極4b,4cは接続孔2a,2bを
通して互いのドレイン側の不純物領域1c,1dに交差接続
されている。さらに、それぞれの駆動MOSトランジスタ
のドレインを形成しているｎ型不純物領域は、フリップ
フロップ回路に接続されるｎチャネル転送MOSトランジ
スタのソースと共通で、フリップフロップ回路の蓄積ノ
ドを構成しており、上記転送MOSトランジスタは上記ソ
ース不純物領域と共通ゲート電極4aおよびドレインを形
成しているｎ型不純物領域1a,1bにより構成されてい
る。また、上記ｎ型不純物領域1a,1bには、…8a,8bが接
続されている。なお、共通ゲート電極4aはメモリ内のワ
ード線を構成し、アルミニウム電極8a,8bはデータ線を
構成している。また、ｐ型不純物が高濃度に添加された
低抵抗ポリシリコン膜により形成されているｐチャネル
負荷MOSトランジスタのドレイン5a,5bおよび駆動MOSト
ランジスタのゲート電極4b,4c上にはそれぞれの領域が
共通に露出されるような接続孔7c,7dが開口されてお
り、アルミニウム電極8c,8dによりポリシリコン膜より
なるドレイン5aとゲート電極4bおよびポリシリコン膜よ
りなるドレイン5bとゲート電極4cがそれぞれ接続されて
いる。さらにｐチャンネルの負荷MOSトランジスタのソ
ース5cはｐ型の不純物が高濃度に添加された共通の低抵
抗ポリシリコン膜から成っており、電源電圧Vccが２つ
のｐチャネルの負荷MOSトランジスタのソースに供給さ
れている。また上記ｐチャネルMOSトランジスタのチャ
ネル部5d,5eは駆動MOSトランジスタのゲート電極4c,4b
上にそれぞれ配置されている。
セルをより高密度の集積回路で構成したものとして、例
えば、アイ・イー・イー，トランザクション オン エ
レクトロン デバイシーズ，ボリューム イー・ディー
32,ナンバー2,（1985年）第258頁から第281頁（IEEE,Tr
ans.Electoron Devices,vol.ED−32,No.2,1985,pp258−
281）に記載されているように、フリップフロップ回路
のｐチャネル負荷MOSトランジスタをｎチャネルの駆動M
OSトランジスタ上のポリシリコン膜に積層して形成した
ものである。第10図及び第11図は上記文献に記載された
半導体装置の平面図及び断面図を示す。すなわち第11図
は第10図のＡ−Ａ′線における断面図であり、シリコン
基板内に形成されたｎチャンネルの駆動MOSトランジツ
アのゲート電極4bの上部及び側面は少なくとも薄いシリ
コン酸化膜13で覆われており、更にその上部及び側面に
はポリシリコン膜が設けられており、上記ポリシリコン
膜中にｐチャネル負荷MOSトランジスタのソース5c、ド
レイン5b、チャネル部5eが形成されている。さらに上記
ｐチャネル負荷MOSトランジスタのゲート電極は、チャ
ネル部5eの直下にあるｎチャンネル駆動MOSトランジス
タのゲート電極4bと共通であり、上記チャネル部5eはゲ
ート電極4b上に形成されており、シリコン酸化膜13はｐ
チャネル負荷MOSトランジスタのゲート絶縁膜と成って
いる。さらに詳しく説明すると、まずフリップフロップ
回路の駆動MOSトランジスタは共通ソースを形成してい
るｎ型不純物領域1e、ドレインを形成しているｎ型不純
物領域1c,1dおよびゲート電極4b,4cにより構成されてい
る。また、それぞれのゲート電極4b,4cは接続孔2a,2bを
通して互いのドレイン側の不純物領域1c,1dに交差接続
されている。さらに、それぞれの駆動MOSトランジスタ
のドレインを形成しているｎ型不純物領域は、フリップ
フロップ回路に接続されるｎチャネル転送MOSトランジ
スタのソースと共通で、フリップフロップ回路の蓄積ノ
ドを構成しており、上記転送MOSトランジスタは上記ソ
ース不純物領域と共通ゲート電極4aおよびドレインを形
成しているｎ型不純物領域1a,1bにより構成されてい
る。また、上記ｎ型不純物領域1a,1bには、…8a,8bが接
続されている。なお、共通ゲート電極4aはメモリ内のワ
ード線を構成し、アルミニウム電極8a,8bはデータ線を
構成している。また、ｐ型不純物が高濃度に添加された
低抵抗ポリシリコン膜により形成されているｐチャネル
負荷MOSトランジスタのドレイン5a,5bおよび駆動MOSト
ランジスタのゲート電極4b,4c上にはそれぞれの領域が
共通に露出されるような接続孔7c,7dが開口されてお
り、アルミニウム電極8c,8dによりポリシリコン膜より
なるドレイン5aとゲート電極4bおよびポリシリコン膜よ
りなるドレイン5bとゲート電極4cがそれぞれ接続されて
いる。さらにｐチャンネルの負荷MOSトランジスタのソ
ース5cはｐ型の不純物が高濃度に添加された共通の低抵
抗ポリシリコン膜から成っており、電源電圧Vccが２つ
のｐチャネルの負荷MOSトランジスタのソースに供給さ
れている。また上記ｐチャネルMOSトランジスタのチャ
ネル部5d,5eは駆動MOSトランジスタのゲート電極4c,4b
上にそれぞれ配置されている。
上記従来技術はシリコン基板内に形成されているｎチ
ャネル駆動MOSトランジスタのゲート電極と積層化され
ているｐチャネル負荷MOSトランジスタのゲート電極は
共有されているために、ｐチャネル負荷MOSトランジス
タのチャネル部は必ず駆動MOSトランジスタのゲート電
極上に配置されなければならない。従って構成上の自由
度が少なく効率的にメモリセル面積を小さくすることが
困難となる問題がある。
ャネル駆動MOSトランジスタのゲート電極と積層化され
ているｐチャネル負荷MOSトランジスタのゲート電極は
共有されているために、ｐチャネル負荷MOSトランジス
タのチャネル部は必ず駆動MOSトランジスタのゲート電
極上に配置されなければならない。従って構成上の自由
度が少なく効率的にメモリセル面積を小さくすることが
困難となる問題がある。
また、駆動MOSトランジスタのゲート電極上に薄い絶
縁膜を形成するためにはゲート電極の材料が限定される
場合が有り、メモリ装置の動作速度を速くするために必
要なタングステンやモリブデンなどの高融点金属や、そ
れらのシリサイドなどの低抵抗材料は絶縁膜の化学的な
安定性の面から表面に薄い絶縁膜を形成することは困難
であり、現実的にゲート電極にタングステン、モリブデ
ンやそれらのシリサイドなどの有効な低抵抗材料を使用
できないという問題も有った。
縁膜を形成するためにはゲート電極の材料が限定される
場合が有り、メモリ装置の動作速度を速くするために必
要なタングステンやモリブデンなどの高融点金属や、そ
れらのシリサイドなどの低抵抗材料は絶縁膜の化学的な
安定性の面から表面に薄い絶縁膜を形成することは困難
であり、現実的にゲート電極にタングステン、モリブデ
ンやそれらのシリサイドなどの有効な低抵抗材料を使用
できないという問題も有った。
さらに、ポリシリコン内に形成したｐチャネル負荷MO
Sトランジスタは結晶粒界に存在する捕獲準位やゲート
電界の影響で通常はシリコン基板内に形成したMOSトラ
ンジスタよりリーク電流が多いことが知られており、こ
のようなｐチャネルMOSトランジスタをメモリセルの負
荷素子に用いた場合にメモリセルのリーク電流が多くな
り、高集積、超低電力のスタティック型ランダムアクセ
スメモリセル装置には不適当であるという問題も有る。
Sトランジスタは結晶粒界に存在する捕獲準位やゲート
電界の影響で通常はシリコン基板内に形成したMOSトラ
ンジスタよりリーク電流が多いことが知られており、こ
のようなｐチャネルMOSトランジスタをメモリセルの負
荷素子に用いた場合にメモリセルのリーク電流が多くな
り、高集積、超低電力のスタティック型ランダムアクセ
スメモリセル装置には不適当であるという問題も有る。
従って本発明の主な目的は相補形絶縁ゲート形電界効
果トランジスタを積層化して構成するさいに、ゲート電
極の位置、及びゲート電極材料が制限されない半導体装
置を実現することである。
果トランジスタを積層化して構成するさいに、ゲート電
極の位置、及びゲート電極材料が制限されない半導体装
置を実現することである。
本発明の他の目的は上記半導体装置を構成要素とした
フリップフロップ回路を含むスタティック型ランダムア
クセスメモリセルのリーク電流が少ない半導体装置を実
現することである。
フリップフロップ回路を含むスタティック型ランダムア
クセスメモリセルのリーク電流が少ない半導体装置を実
現することである。
上記目的は、第１導電型の第１の絶縁ゲート型電界効
果トランジスと第２導電型の第２の絶縁ゲート型電界効
果型トランジスタを積層した相補型絶縁ゲート型電界効
果トランジスタをもつ半導体装置において、上記第１導
電型の第１の絶縁ゲート型電界効果トランジスを基板に
形成し、その上に第１の絶縁膜を介して、上記第２の絶
縁ゲート型電界効果トランジスタを積層し、かつ、上記
第２の絶縁ゲート型電界効果型トランジスタはソース、
ドレイン、チャンネル領域及び上記ドレイン領域とチャ
ネル領域の間にあって上記ドレイン領域の不純物濃度よ
り低い濃度で第２導電型の不純物が添加されているか、
もしくは不純物が全く添加されていない第１の抵抗領域
を含む第１の導電膜と、ゲート絶縁膜となる第２の絶縁
膜と、ゲート電極となる第２の導電膜とが順に積層され
て構成され、しかも上記第１の抵抗領域を第１の絶縁ゲ
ート型電界効果トランジスタのゲート電極上に位置する
ように構成されている。
果トランジスと第２導電型の第２の絶縁ゲート型電界効
果型トランジスタを積層した相補型絶縁ゲート型電界効
果トランジスタをもつ半導体装置において、上記第１導
電型の第１の絶縁ゲート型電界効果トランジスを基板に
形成し、その上に第１の絶縁膜を介して、上記第２の絶
縁ゲート型電界効果トランジスタを積層し、かつ、上記
第２の絶縁ゲート型電界効果型トランジスタはソース、
ドレイン、チャンネル領域及び上記ドレイン領域とチャ
ネル領域の間にあって上記ドレイン領域の不純物濃度よ
り低い濃度で第２導電型の不純物が添加されているか、
もしくは不純物が全く添加されていない第１の抵抗領域
を含む第１の導電膜と、ゲート絶縁膜となる第２の絶縁
膜と、ゲート電極となる第２の導電膜とが順に積層され
て構成され、しかも上記第１の抵抗領域を第１の絶縁ゲ
ート型電界効果トランジスタのゲート電極上に位置する
ように構成されている。
上記相補型絶縁ゲート型電界効果型トランジスタを用
いたフリップフロップ回路を含むスタティック型ランダ
ムアクセスメモリセルを有する半導体記憶装置を構成す
る場合は、基板に上記第１導電型の第１の絶縁ゲート型
電界効果型トランジスタと第３の絶縁ゲート型電界効果
型トランジスタをそれぞれ２固有し、上記電界効果トラ
ンジスタの少なくとも１個の上に、上記第２の絶縁ゲー
ト型電界効果トランジスタを積層することによって半導
体記憶装置を実現できる。
いたフリップフロップ回路を含むスタティック型ランダ
ムアクセスメモリセルを有する半導体記憶装置を構成す
る場合は、基板に上記第１導電型の第１の絶縁ゲート型
電界効果型トランジスタと第３の絶縁ゲート型電界効果
型トランジスタをそれぞれ２固有し、上記電界効果トラ
ンジスタの少なくとも１個の上に、上記第２の絶縁ゲー
ト型電界効果トランジスタを積層することによって半導
体記憶装置を実現できる。
好ましい実施形態としては、上記第１の絶縁ゲート型
電界効果トランジスタは駆動MOSトランジスタとして、
上記第３の絶縁ゲート型電界効果型トランジスタは転送
用MOトランジスタとして、上記第２の絶縁ゲート型電界
効果型トランジスタは負荷MOSトランジスタとして動作
させる。
電界効果トランジスタは駆動MOSトランジスタとして、
上記第３の絶縁ゲート型電界効果型トランジスタは転送
用MOトランジスタとして、上記第２の絶縁ゲート型電界
効果型トランジスタは負荷MOSトランジスタとして動作
させる。
上記第１及び第２の導電膜は多結晶シリコン（以下ポ
リシリコンと記述する）膜であることが好ましく、又第
１の導電膜にｐ型不純物が添加されているものであるこ
とが好ましい。
リシリコンと記述する）膜であることが好ましく、又第
１の導電膜にｐ型不純物が添加されているものであるこ
とが好ましい。
また、上記第１の絶縁ゲート型電界効果型トランジス
タのゲート電極と上記第２の絶縁ゲート型電界効果型ト
ランジスタの第１の導電膜の少なくとも一部と電気的に
接続することが好ましい。さらにまた、上記第１及び第
２の導電膜は一方が他方の上に形成され、その間に上記
第２の絶縁膜が形成されていることが好ましい。
タのゲート電極と上記第２の絶縁ゲート型電界効果型ト
ランジスタの第１の導電膜の少なくとも一部と電気的に
接続することが好ましい。さらにまた、上記第１及び第
２の導電膜は一方が他方の上に形成され、その間に上記
第２の絶縁膜が形成されていることが好ましい。
本発明における上記二層のポリシリコン膜からなる第
２の絶縁ゲート型電界効果トランジスタは上記第１の抵
抗領域が絶縁ゲート型電界効果トランジスタのドレジン
端部におけるゲート電界を緩和し、発生電流を低減する
ためにリーク電流が減少する。さらに、上記第１の抵抗
領域は上記第１の絶縁ゲート型電界効果トランジスタの
ゲート電極上に位置しているために、上記第１の抵抗領
域は上記第２の絶縁ゲート型電界効果トランジスタのゲ
ート電極の適当な電界の影響によりチャネルが形成され
るため、上記第１の抵抗領域が原因となるドレイン電流
の低下が防止できる。
２の絶縁ゲート型電界効果トランジスタは上記第１の抵
抗領域が絶縁ゲート型電界効果トランジスタのドレジン
端部におけるゲート電界を緩和し、発生電流を低減する
ためにリーク電流が減少する。さらに、上記第１の抵抗
領域は上記第１の絶縁ゲート型電界効果トランジスタの
ゲート電極上に位置しているために、上記第１の抵抗領
域は上記第２の絶縁ゲート型電界効果トランジスタのゲ
ート電極の適当な電界の影響によりチャネルが形成され
るため、上記第１の抵抗領域が原因となるドレイン電流
の低下が防止できる。
さらに第２の絶縁ゲート型電界効果型トランジスタが
スタティック型ランダムアクセスメモリセルのフリップ
フロップ回路に接続された負荷素子を構成するときは、
メモリセルの“高”レベルにある記憶ノードに接続され
ているオン状態にあるポリシリコン膜に形成された負荷
MOSトランジスタのドレイン領域に接続された抵抗領域
は導電率が変調されて大きくなっているために、抵抗成
分の影響が小さく、電源電圧が低下してもこの抵抗成分
の影響でメモリセルの情報が反転してしまうことがな
く、しかもメモリのリーク電流を低減することができ
る。
スタティック型ランダムアクセスメモリセルのフリップ
フロップ回路に接続された負荷素子を構成するときは、
メモリセルの“高”レベルにある記憶ノードに接続され
ているオン状態にあるポリシリコン膜に形成された負荷
MOSトランジスタのドレイン領域に接続された抵抗領域
は導電率が変調されて大きくなっているために、抵抗成
分の影響が小さく、電源電圧が低下してもこの抵抗成分
の影響でメモリセルの情報が反転してしまうことがな
く、しかもメモリのリーク電流を低減することができ
る。
実施例１ 第１図（Ａ）及び（Ｂ）は本発明にをよるスタティッ
ク型ランダムアクセスメモリセルの平面図を示すもので
あり、同図のＣ−Ｃ′線の断面構造を第２図に示してい
る。第１図（Ａ）はｎチャネル駆動MOSトランジスタ及
び転送MOSトランジスタおよびワード線とデータ線の部
分を示す平面図であり、同図（Ｂ）はｐチャネル負荷MO
Sトランジスタ及び電源配線（Vcc）の部分を示してい
る。第１図及び第２図において、ｎチャネル駆動MOSト
ランジスタおよび転送MOSトランジスタはｎ型シリコン
基板28内に型成されたｐ型ウエル（ｐ型不純物の島領
域）29内に形成されており、それぞれのゲート電極17b,
17cは接続孔16b,16cを介してそれぞれのドレインである
ｎ型不純物領域15dおよび15fに交差接続されている。こ
こでゲート電極17b,17cの材料はｎ型の不純物濃度が高
濃度に添加されたポリシリコンやタングステンやモリブ
デン等の高融点金属またはこれらの高融点金属とシリコ
ンの化合物（シリサイド）やシリコンとシリサイド膜の
複合膜（ポリサイド膜）など通常用いるゲート材料なら
いずれでもよい。さらに駆動MOSトランジスタのソース
となるｎ型不純物領域15e,15gは接続孔16d,16eを介して
ゲート電極と同一の膜17dに接続されており、メモリ内
の共通ソースの配線を構成している。
ク型ランダムアクセスメモリセルの平面図を示すもので
あり、同図のＣ−Ｃ′線の断面構造を第２図に示してい
る。第１図（Ａ）はｎチャネル駆動MOSトランジスタ及
び転送MOSトランジスタおよびワード線とデータ線の部
分を示す平面図であり、同図（Ｂ）はｐチャネル負荷MO
Sトランジスタ及び電源配線（Vcc）の部分を示してい
る。第１図及び第２図において、ｎチャネル駆動MOSト
ランジスタおよび転送MOSトランジスタはｎ型シリコン
基板28内に型成されたｐ型ウエル（ｐ型不純物の島領
域）29内に形成されており、それぞれのゲート電極17b,
17cは接続孔16b,16cを介してそれぞれのドレインである
ｎ型不純物領域15dおよび15fに交差接続されている。こ
こでゲート電極17b,17cの材料はｎ型の不純物濃度が高
濃度に添加されたポリシリコンやタングステンやモリブ
デン等の高融点金属またはこれらの高融点金属とシリコ
ンの化合物（シリサイド）やシリコンとシリサイド膜の
複合膜（ポリサイド膜）など通常用いるゲート材料なら
いずれでもよい。さらに駆動MOSトランジスタのソース
となるｎ型不純物領域15e,15gは接続孔16d,16eを介して
ゲート電極と同一の膜17dに接続されており、メモリ内
の共通ソースの配線を構成している。
一方、ｐチャネルの負荷MOSトランジスタは上記の駆
動MOSトランジスタ上のシリコン酸化膜（Si02）32の上
に形成されている。すなはち、ｐチャネル負荷MOSトラ
ンジスタのゲート電極25a,25bは上記Si02膜32上の第２
層目のポリシリコン膜に形成されており、薄い絶縁膜33
はｐチャネル負荷MOSトランジスタのゲート絶縁膜であ
り、ソース領域27a,ドレイン領域27d、チャネル領域27h
は第３層目のポリシリコン膜に形成されており、さらに
上記ドレイン領域27dとチャネル領域27hの間には同じ第
３層目のポリシリコン膜内に形成された抵抗領域27fが
形成されている。
動MOSトランジスタ上のシリコン酸化膜（Si02）32の上
に形成されている。すなはち、ｐチャネル負荷MOSトラ
ンジスタのゲート電極25a,25bは上記Si02膜32上の第２
層目のポリシリコン膜に形成されており、薄い絶縁膜33
はｐチャネル負荷MOSトランジスタのゲート絶縁膜であ
り、ソース領域27a,ドレイン領域27d、チャネル領域27h
は第３層目のポリシリコン膜に形成されており、さらに
上記ドレイン領域27dとチャネル領域27hの間には同じ第
３層目のポリシリコン膜内に形成された抵抗領域27fが
形成されている。
さらに第１図（Ａ），（Ｂ）、第２図および第３図を
用いて本発明をより詳しく説明する。第１図（Ａ），
（Ｂ）および第２図において、フリップフロップ回路の
記憶ノードである駆動MOSトランジスタのドレインとな
るｎ型不純物領域15fは接続孔16c,16aを介してゲート電
極17bによる転送MOSトランジスタのソースとなるｎ型不
純物領域15cに接続されており、しかもｎ型不純物領域1
5c、もしくはｎ型不純物領域15fに接続されたゲート電
極17bのシリコン酸化膜32には接続孔24aが開口されてお
り、さらに第２層目のポリシリコン膜からなるｐヤネル
MOSトランシスタのゲート電極25aが接続されている。同
様に、フリップフロップ回路の他方の記憶ノードである
駆動MOSトランジスタのドレインとなるｎ型不純物領域1
5dは転送MOSトランジスタのソース不純物領域と共通の
不純物領域であり、このｎ型不純物領域15d上もしくは
ｎ型不純物領域15dに接続されたゲート電極17c上のSiO2
膜32には接続孔24bが開口されており、第２層目のポリ
シリコン膜からなるｐチャネルMOSトランジスタのゲー
ト電極が接続されている。さらに、ポリシリコン膜に形
成された一方のｐチャネルMOSトランシスタのドレイン
領域27cは第３層目のポリシリコン膜から成っており、
絶縁膜33に開口された接続孔26bを介して他方のｐチャ
ネルMOSトランシスタのゲート電極25bに交差接続されて
おり、同様に他方のｐチャネルMOSトランシスタのドレ
イン領域27dは第３層目のポリシリコン膜から成ってお
り、絶縁膜33に開口された接続孔26aを介して一方のｐ
チャネルMOSトランシスタのゲート電極25aに交差接続さ
れている。また、さらにそれぞれのチャネル領域27g,27
hの端部に接続された抵抗領域27e,27fは第３層目のポリ
シリコン膜に形成された一方のｐチャネルMOSトランシ
スタのポリシリコン膜に形成されており、それぞれ少な
くとも駆動MOSトランシスタのゲート電極17b,17c上に配
置されており第３図のごとき等価回路と成っている。ま
た、ポリシリコン膜に形成されたｐチャネルMOSトラン
シスタのソース領域27a,27bはメモリ装置内の電源電圧
の配線と共通になっている。
用いて本発明をより詳しく説明する。第１図（Ａ），
（Ｂ）および第２図において、フリップフロップ回路の
記憶ノードである駆動MOSトランジスタのドレインとな
るｎ型不純物領域15fは接続孔16c,16aを介してゲート電
極17bによる転送MOSトランジスタのソースとなるｎ型不
純物領域15cに接続されており、しかもｎ型不純物領域1
5c、もしくはｎ型不純物領域15fに接続されたゲート電
極17bのシリコン酸化膜32には接続孔24aが開口されてお
り、さらに第２層目のポリシリコン膜からなるｐヤネル
MOSトランシスタのゲート電極25aが接続されている。同
様に、フリップフロップ回路の他方の記憶ノードである
駆動MOSトランジスタのドレインとなるｎ型不純物領域1
5dは転送MOSトランジスタのソース不純物領域と共通の
不純物領域であり、このｎ型不純物領域15d上もしくは
ｎ型不純物領域15dに接続されたゲート電極17c上のSiO2
膜32には接続孔24bが開口されており、第２層目のポリ
シリコン膜からなるｐチャネルMOSトランジスタのゲー
ト電極が接続されている。さらに、ポリシリコン膜に形
成された一方のｐチャネルMOSトランシスタのドレイン
領域27cは第３層目のポリシリコン膜から成っており、
絶縁膜33に開口された接続孔26bを介して他方のｐチャ
ネルMOSトランシスタのゲート電極25bに交差接続されて
おり、同様に他方のｐチャネルMOSトランシスタのドレ
イン領域27dは第３層目のポリシリコン膜から成ってお
り、絶縁膜33に開口された接続孔26aを介して一方のｐ
チャネルMOSトランシスタのゲート電極25aに交差接続さ
れている。また、さらにそれぞれのチャネル領域27g,27
hの端部に接続された抵抗領域27e,27fは第３層目のポリ
シリコン膜に形成された一方のｐチャネルMOSトランシ
スタのポリシリコン膜に形成されており、それぞれ少な
くとも駆動MOSトランシスタのゲート電極17b,17c上に配
置されており第３図のごとき等価回路と成っている。ま
た、ポリシリコン膜に形成されたｐチャネルMOSトラン
シスタのソース領域27a,27bはメモリ装置内の電源電圧
の配線と共通になっている。
さらに転送MOSトランシスタのドレイン（またはソー
ス）を形成しているｎ型不純物領域15a,15b上の絶縁膜3
1,32、33,34には接続孔18a,18bが開口されており、アル
ミニウム電極19a,19bが上記ｎ型不純物領域15a,15b上に
接続さており、データ線6,6′を形成している。
ス）を形成しているｎ型不純物領域15a,15b上の絶縁膜3
1,32、33,34には接続孔18a,18bが開口されており、アル
ミニウム電極19a,19bが上記ｎ型不純物領域15a,15b上に
接続さており、データ線6,6′を形成している。
なお、ポリシリコン膜に形成されたｐチャネルMOSト
ランシスタのゲート電極25a,25bはｎ型のポリシリコン
膜を用いると第３図の等価回路のようにｐチャネル負荷
MOSトランジスタT3，T4とｎチャネル駆動MOSトランジス
タT1，T2の接続部にツェナーダイオードD1，D2が形成さ
れるた、回路動作上問題となるようなことはない。また
上記ゲート電極25a,25bはｐ型のポリシリコン膜でもよ
く、その場合には第４図のごとき等価回路となる。すな
わち、第４図と第３図の異なるところはポリシリコン膜
に形成したｐチャネル負荷用MOSトランジスタのゲート
の接続方法の違いであり、第３図のものは負荷MOSトラ
ンジスタのゲートはｎチャネル駆動MOSトランシスタ
T1，T2のゲートないしはドレインと接続されているが、
第４図ではｐチャネル負荷用MOSトランジスタT4，T3の
ゲートはツェナーダイオードD1，D2と抵抗r1，r2の接続
部に接続されている。
ランシスタのゲート電極25a,25bはｎ型のポリシリコン
膜を用いると第３図の等価回路のようにｐチャネル負荷
MOSトランジスタT3，T4とｎチャネル駆動MOSトランジス
タT1，T2の接続部にツェナーダイオードD1，D2が形成さ
れるた、回路動作上問題となるようなことはない。また
上記ゲート電極25a,25bはｐ型のポリシリコン膜でもよ
く、その場合には第４図のごとき等価回路となる。すな
わち、第４図と第３図の異なるところはポリシリコン膜
に形成したｐチャネル負荷用MOSトランジスタのゲート
の接続方法の違いであり、第３図のものは負荷MOSトラ
ンジスタのゲートはｎチャネル駆動MOSトランシスタ
T1，T2のゲートないしはドレインと接続されているが、
第４図ではｐチャネル負荷用MOSトランジスタT4，T3の
ゲートはツェナーダイオードD1，D2と抵抗r1，r2の接続
部に接続されている。
次に第５図を用いて本実施例の製造工程について説明
する。なお、本実施例ではメモリセルに用いられている
シリコン基板28内に形成されたMOSトランジスタはすべ
てｐ型ウエル29内のｎチャネルMOSトランジスタであ
り、メモリセル周辺回路にはツインウエルを用ひた相補
型MOS（CMOS）回路を用いているが、ｐ型ウエルまたは
ｎ型ウエルの単一ウエル構造でもよい。また、シリコン
基板28の導電型についてもｎ型でもｐ型でもいずれでも
よい。また、本実施例ではメモリセル部の製造工程だけ
に付いて述べるが、周辺のCMOS回路の製造方法について
は公知の技術を用いることができる。
する。なお、本実施例ではメモリセルに用いられている
シリコン基板28内に形成されたMOSトランジスタはすべ
てｐ型ウエル29内のｎチャネルMOSトランジスタであ
り、メモリセル周辺回路にはツインウエルを用ひた相補
型MOS（CMOS）回路を用いているが、ｐ型ウエルまたは
ｎ型ウエルの単一ウエル構造でもよい。また、シリコン
基板28の導電型についてもｎ型でもｐ型でもいずれでも
よい。また、本実施例ではメモリセル部の製造工程だけ
に付いて述べるが、周辺のCMOS回路の製造方法について
は公知の技術を用いることができる。
まず、比抵抗10Ω・cm程度のｎ型シリコン基盤28内に
ボロンのイオン打ち込み法と熱拡散法により不純物濃度
1016〜1018cm-3、深さ１〜５μｍのｐ型ウエル29を型成
した後、公知の選択酸化法（Local Oxidation of Silic
on;LOCOS）により素子分離用の厚さ100〜1000nmのシリ
コン酸化膜（フィールド酸化膜30）を形成し、続いてMO
Sトランジスタの能動領域となる部分に厚さ10〜30nmの
ゲート酸化膜を形成する。ここでフィールド酸化膜30を
形成する際に通常Ｎ反転防止用のチャネルストッパ層を
ｐ型ウエル内のフィールド酸化膜下に形成するが、ここ
ではそれを省略した図面を用いている（第５図
（Ａ））。次いでフッ酸溶液を用いたフエットエッチン
グにより上記ゲート酸化膜31の一部に接続孔16bを開口
し、ポリシリコン膜を減圧化学気相成長法（LPCVD法）
により堆積しした後、リンなどのｎ型不純物を気相拡散
法により1019〜1021cm-3の量に導入し、ホトリソグラフ
ィーとドライエッチングによりゲート電極17a、17c、17
dのパターンに加工し、これらのゲート電極17a、17c、1
7dをイオン打ち込みマスクとして1014〜1016cm-2の打ち
込み量でヒ素等のｎ型不純物のイオン打ち込みを行な
い、所定のアニールにより深さ0.05〜0.3μｍのｎ型不
純物領域15b,15dを形成する（第５図（Ｂ））。次にシ
リコン酸化膜32をLPCVD法により50〜500nmの厚さに堆積
し、接続孔24bを開口し、続いて第２層目のポリシリコ
ン膜を堆積し、ホトリソグラフィーとドライエッチング
によりｐチャネルMOSトランジスタのゲート電極25a,25b
のぱたーンに加工する（第５図（Ｃ））。次に、厚さ５
〜50nmのSiO2膜等の絶縁膜33をLPCVD法により堆積し、
所定のアニールを施した後、接続孔26aを開口した後、L
PCVD法により第３層目のポリシリコン膜を10〜100nmの
厚さに堆積し、ホトリソグラフィとドライエッチングに
よりｐチャネルMOSトランジスタのソース、ドレイン、
チャンネル領域のパターンに加工し、ホトレジスト35を
イオン打ち込みのマスクにしてBF2イオンを15〜50keVの
エネルギーで1x1013〜1x1015cm-2の打ち込み量でソース
・ドレインを形成するためのイオン打ち込みを行なう。
なお、ｐチャネルMOSトランジスタのゲート絶縁膜33は
ゲート電極25a,25bのポリシリコン膜表面を熱酸化したS
iO2膜でもよく、またシリコン窒化膜（Si3N4膜）やSiO2
とSi3N4膜の複合膜でもよい。さらに第３層のポリシリ
コン膜へイオン打ち込みを行なうときにはポリシリコン
膜表面に５〜20nm程度のSiO2膜があるとよい（第５図
（Ｄ））。次にホトレジスト37をイオン打ち込みのマス
クにしてBF2イオンを15〜50KeVのエネルギーで1x1014〜
5x1015cm-2の打ち込み量でイオン打ち込みを行ない所定
のアニールを施し、ｐチャネルMOSトランジスタのソー
ス領域27d、ドレイン領域27a、チャネル領域27hを形成
する。なおこのときチャネル領域27hとドレイン領域27d
の間には抵抗領域27fが形成されている（第５図
（Ｅ））。次ぎに厚さ10〜100nmのSiO2膜と厚さ100〜10
00nmのリンを含んだSiO2膜34をCVD法により堆積し、続
いて回転塗布によるSOG（Spin On Glass）膜を50〜500n
mの厚さに塗布し、所定のアニールを施しメモリセル内
の段差を緩和し、接続口18bをホトリソグラフィとドラ
イエッチングにより開口し、スパッタリングによりアル
ミニウム膜を0.1〜２μｍの厚さに堆積し、ホトリソグ
ラフィとドライエッチングによりアルミニウム電極19b
のパターンに加工する（第５図（Ｆ））。
ボロンのイオン打ち込み法と熱拡散法により不純物濃度
1016〜1018cm-3、深さ１〜５μｍのｐ型ウエル29を型成
した後、公知の選択酸化法（Local Oxidation of Silic
on;LOCOS）により素子分離用の厚さ100〜1000nmのシリ
コン酸化膜（フィールド酸化膜30）を形成し、続いてMO
Sトランジスタの能動領域となる部分に厚さ10〜30nmの
ゲート酸化膜を形成する。ここでフィールド酸化膜30を
形成する際に通常Ｎ反転防止用のチャネルストッパ層を
ｐ型ウエル内のフィールド酸化膜下に形成するが、ここ
ではそれを省略した図面を用いている（第５図
（Ａ））。次いでフッ酸溶液を用いたフエットエッチン
グにより上記ゲート酸化膜31の一部に接続孔16bを開口
し、ポリシリコン膜を減圧化学気相成長法（LPCVD法）
により堆積しした後、リンなどのｎ型不純物を気相拡散
法により1019〜1021cm-3の量に導入し、ホトリソグラフ
ィーとドライエッチングによりゲート電極17a、17c、17
dのパターンに加工し、これらのゲート電極17a、17c、1
7dをイオン打ち込みマスクとして1014〜1016cm-2の打ち
込み量でヒ素等のｎ型不純物のイオン打ち込みを行な
い、所定のアニールにより深さ0.05〜0.3μｍのｎ型不
純物領域15b,15dを形成する（第５図（Ｂ））。次にシ
リコン酸化膜32をLPCVD法により50〜500nmの厚さに堆積
し、接続孔24bを開口し、続いて第２層目のポリシリコ
ン膜を堆積し、ホトリソグラフィーとドライエッチング
によりｐチャネルMOSトランジスタのゲート電極25a,25b
のぱたーンに加工する（第５図（Ｃ））。次に、厚さ５
〜50nmのSiO2膜等の絶縁膜33をLPCVD法により堆積し、
所定のアニールを施した後、接続孔26aを開口した後、L
PCVD法により第３層目のポリシリコン膜を10〜100nmの
厚さに堆積し、ホトリソグラフィとドライエッチングに
よりｐチャネルMOSトランジスタのソース、ドレイン、
チャンネル領域のパターンに加工し、ホトレジスト35を
イオン打ち込みのマスクにしてBF2イオンを15〜50keVの
エネルギーで1x1013〜1x1015cm-2の打ち込み量でソース
・ドレインを形成するためのイオン打ち込みを行なう。
なお、ｐチャネルMOSトランジスタのゲート絶縁膜33は
ゲート電極25a,25bのポリシリコン膜表面を熱酸化したS
iO2膜でもよく、またシリコン窒化膜（Si3N4膜）やSiO2
とSi3N4膜の複合膜でもよい。さらに第３層のポリシリ
コン膜へイオン打ち込みを行なうときにはポリシリコン
膜表面に５〜20nm程度のSiO2膜があるとよい（第５図
（Ｄ））。次にホトレジスト37をイオン打ち込みのマス
クにしてBF2イオンを15〜50KeVのエネルギーで1x1014〜
5x1015cm-2の打ち込み量でイオン打ち込みを行ない所定
のアニールを施し、ｐチャネルMOSトランジスタのソー
ス領域27d、ドレイン領域27a、チャネル領域27hを形成
する。なおこのときチャネル領域27hとドレイン領域27d
の間には抵抗領域27fが形成されている（第５図
（Ｅ））。次ぎに厚さ10〜100nmのSiO2膜と厚さ100〜10
00nmのリンを含んだSiO2膜34をCVD法により堆積し、続
いて回転塗布によるSOG（Spin On Glass）膜を50〜500n
mの厚さに塗布し、所定のアニールを施しメモリセル内
の段差を緩和し、接続口18bをホトリソグラフィとドラ
イエッチングにより開口し、スパッタリングによりアル
ミニウム膜を0.1〜２μｍの厚さに堆積し、ホトリソグ
ラフィとドライエッチングによりアルミニウム電極19b
のパターンに加工する（第５図（Ｆ））。
本実施例によれば駆動MOSトランジスタのゲート電極
と負荷MOSトランジスタのゲート電極との間に容量素子
が形成でき、ソフトエラー耐性の高いスタティック型ラ
ンダムアクセスメモリ装置を提供することができる。
と負荷MOSトランジスタのゲート電極との間に容量素子
が形成でき、ソフトエラー耐性の高いスタティック型ラ
ンダムアクセスメモリ装置を提供することができる。
さらに本実施例によれば、ｐチャネルの負荷MOSトラ
ンジスタのゲート電極とドレイン端部の抵抗領域に電界
効果をもたらす駆動MOSトランジスタのゲート電極とは
同電位であるため負荷MOSトランジスタの駆動能力が増
し、動作時のソフトエラー耐性やリテンション特性が向
上できる。
ンジスタのゲート電極とドレイン端部の抵抗領域に電界
効果をもたらす駆動MOSトランジスタのゲート電極とは
同電位であるため負荷MOSトランジスタの駆動能力が増
し、動作時のソフトエラー耐性やリテンション特性が向
上できる。
実施例２ 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、メモリセル内のポリシリコン膜
に形成したｐチャネルMOSトランジスタのソース、チャ
ネル、ドレイン領域を第２層目のポリシリコン膜に形成
し、ゲート電極を第３層目のポリシリコン膜に形成した
ものである。第６図は本実施例によるスタティック型ラ
ンダムアクセスメモリセルの断面図である。同図におい
て、ｎチャンネル転送用および駆動用MOSトランジスタ
上に堆積されたSiO2膜32の上には第２層目のポリシリコ
ン膜から成るｐチャネルMOSトランジスタのソース領域3
9a、ドレイン領域39d、チャネル領域39hが形成されてお
り、また、チャネル領域39hとドレイン領域39dとの間に
は同一のポリシリコン膜から成る抵抗領域39fが形成さ
れており、さらにその上部には、絶縁膜33を介して第３
層目のポリシリコン膜から成るゲート電極40bが形成さ
れている。
アクセスメモリセルで、メモリセル内のポリシリコン膜
に形成したｐチャネルMOSトランジスタのソース、チャ
ネル、ドレイン領域を第２層目のポリシリコン膜に形成
し、ゲート電極を第３層目のポリシリコン膜に形成した
ものである。第６図は本実施例によるスタティック型ラ
ンダムアクセスメモリセルの断面図である。同図におい
て、ｎチャンネル転送用および駆動用MOSトランジスタ
上に堆積されたSiO2膜32の上には第２層目のポリシリコ
ン膜から成るｐチャネルMOSトランジスタのソース領域3
9a、ドレイン領域39d、チャネル領域39hが形成されてお
り、また、チャネル領域39hとドレイン領域39dとの間に
は同一のポリシリコン膜から成る抵抗領域39fが形成さ
れており、さらにその上部には、絶縁膜33を介して第３
層目のポリシリコン膜から成るゲート電極40bが形成さ
れている。
本実施例によればｐチャネルMOSトランジスタのソー
ス、ドレイン領域をゲート電極をマスクにしたイオン打
ち込みにより自己整合的に形成することができるため製
造工程が簡単になり、生産コストを低減することが出来
る。
ス、ドレイン領域をゲート電極をマスクにしたイオン打
ち込みにより自己整合的に形成することができるため製
造工程が簡単になり、生産コストを低減することが出来
る。
実施例３ 本実施例は実施例１における抵抗領域の配置方法に関
し、別の方法を示すものである。第７図、第８図及び第
９図はそれぞれ本発実施例によるスタティック型ランダ
ムアクセスメモリセルの平面図、断面図及び等価回路を
示すものである。第７図及び第８図においてポリシリコ
ン膜に形成されたｐチャネルMOSトランジスタのドレイ
ン領域23g,23hとチャネル領域23c,23dの間に形成された
抵抗領域23e,23fは上記ｐチャネルMOSトランジスタのド
レインと同電位に有る駆動MOSトランジスタのゲート電
極17b,17c上に配置されており、これらのゲート電極の
電界の影響を受けて、上記抵抗領域23e,23fの導電率が
変調される。従ってメモリセルの等価回路は第９図に示
したようにゲートとドレインが共通な抵抗素子がｐチャ
ネルMOSトランジスタのドレインに接続される。
し、別の方法を示すものである。第７図、第８図及び第
９図はそれぞれ本発実施例によるスタティック型ランダ
ムアクセスメモリセルの平面図、断面図及び等価回路を
示すものである。第７図及び第８図においてポリシリコ
ン膜に形成されたｐチャネルMOSトランジスタのドレイ
ン領域23g,23hとチャネル領域23c,23dの間に形成された
抵抗領域23e,23fは上記ｐチャネルMOSトランジスタのド
レインと同電位に有る駆動MOSトランジスタのゲート電
極17b,17c上に配置されており、これらのゲート電極の
電界の影響を受けて、上記抵抗領域23e,23fの導電率が
変調される。従ってメモリセルの等価回路は第９図に示
したようにゲートとドレインが共通な抵抗素子がｐチャ
ネルMOSトランジスタのドレインに接続される。
本実施例によると“高”レベルに有る記憶ノードに接
続されているオン状態にあるポリシリコン膜に形成され
たｐチャネルの負荷MOSトランジスタのドレイン領域に
接続された抵抗領域は導電率が変調されて大きくなって
いるために、抵抗成分の影響が小さく、電源電圧が低下
してもこの抵抗成分の影響でメモリセルの情報が反転し
てしまうことがなく、しかもメモリセルのリーク電流を
低減することができる。
続されているオン状態にあるポリシリコン膜に形成され
たｐチャネルの負荷MOSトランジスタのドレイン領域に
接続された抵抗領域は導電率が変調されて大きくなって
いるために、抵抗成分の影響が小さく、電源電圧が低下
してもこの抵抗成分の影響でメモリセルの情報が反転し
てしまうことがなく、しかもメモリセルのリーク電流を
低減することができる。
本発明によれば、積層化された絶縁ゲート型電界効果
トランジスタを有する完全CMOS型の半導体装置におい
て、２導電型の絶縁ゲート型電界効果トランジスタのソ
ース、ドレイン領域、チャネル領域及びゲート電極はシ
リコン基板に形成された第１導電型の絶縁ゲート型電界
効果トランジスタより上部に形成されており、しかもド
レイン領域とチャネル領域の間には第１導電型の絶縁ゲ
ート型電界効果トランジスタのゲート電極上に配置され
た抵抗領域が設けられているために、上記第１導電型の
絶縁ゲート型電界効果型トランジスタのゲート電極の電
界の影響により、上記第２導電型の絶縁ゲート型電界効
果トランジスタの導電率が大きくなり微細な面積で、し
かもリーク電流が小さく、低電圧動作が可能な装置が構
成できる。特にCMOS型のスタティック型ランダムアクセ
スメモリセルメモリ装置を構成する場合微細な面積で、
しかもリーク電流が小さく、低電圧動作が可能でα線の
照射によるソフトエラーの耐性を有したスタティック型
ランダムアクセスメモリ装置を提供することができる。
トランジスタを有する完全CMOS型の半導体装置におい
て、２導電型の絶縁ゲート型電界効果トランジスタのソ
ース、ドレイン領域、チャネル領域及びゲート電極はシ
リコン基板に形成された第１導電型の絶縁ゲート型電界
効果トランジスタより上部に形成されており、しかもド
レイン領域とチャネル領域の間には第１導電型の絶縁ゲ
ート型電界効果トランジスタのゲート電極上に配置され
た抵抗領域が設けられているために、上記第１導電型の
絶縁ゲート型電界効果型トランジスタのゲート電極の電
界の影響により、上記第２導電型の絶縁ゲート型電界効
果トランジスタの導電率が大きくなり微細な面積で、し
かもリーク電流が小さく、低電圧動作が可能な装置が構
成できる。特にCMOS型のスタティック型ランダムアクセ
スメモリセルメモリ装置を構成する場合微細な面積で、
しかもリーク電流が小さく、低電圧動作が可能でα線の
照射によるソフトエラーの耐性を有したスタティック型
ランダムアクセスメモリ装置を提供することができる。
第１図、第７図は本発明の実施例の平面図、第２図、第
５図、第６図、第８図は本発明の実施例の断面図、第３
図、第４図、第９図は本発明の等価回路図、第10図は従
来の半導体メモリの平面図、第11図は従来の半導体メモ
リの断面図、第12図は従来の半導体メモリの等価回路図
である。 1a,1b,1c,1d,1e,15a,15b,15c,15d,15e,15f,15g:n型不純
物領域、2a,2b,7a,7b,7c,7d,16a,16b,16c,16d,16e,20a,
20b,22a,22b,24a,24b,26a,26b:接続孔、3:ワード線、4
a,4b,4c,17a,17b,17c,17d:ゲート電極、5a,5b:ポリシリ
コンｐチャネルMOSトランジスタのドレイン領域、5c:ポ
リシリコンｐチャネルMOSトランジスタのソース領域
（共通ソース）、5d,5e:ポリシリコンｐチャネルMOSト
ランジスタのチャネル領域、6,6′：データ線、8a,8b,8
c,8d,19a,19b:アルミニウム電極、9,28:n型シリコン基
盤、10,29:p型ウエル、11,30:フィールド酸化膜、12,3
1:ゲート酸化膜、14,32,34:シリコン酸化膜（SiO2）、1
3,33:絶縁膜、21a,21b,25a,25b,40b:ポリシリコンｐチ
ャネルMOSトランジスタのゲート電極、23a,23b,27a,27
b,39a,39b:ポリシリコンｐチャネルMOSトランジスタの
ソース領域、23c,23d,27g,27h,39h:ポリシリコンｐチャ
ネルMOSトランジスタのチャネル領域、23h,23g,27c,27
d,39d:ポリシリコンｐチャネルMOSトランジスタのドレ
イン領域、23e,23f,27e,27f,39d:抵抗領域、35,36:ホト
レジスト、36、38:ボロンイオン。
５図、第６図、第８図は本発明の実施例の断面図、第３
図、第４図、第９図は本発明の等価回路図、第10図は従
来の半導体メモリの平面図、第11図は従来の半導体メモ
リの断面図、第12図は従来の半導体メモリの等価回路図
である。 1a,1b,1c,1d,1e,15a,15b,15c,15d,15e,15f,15g:n型不純
物領域、2a,2b,7a,7b,7c,7d,16a,16b,16c,16d,16e,20a,
20b,22a,22b,24a,24b,26a,26b:接続孔、3:ワード線、4
a,4b,4c,17a,17b,17c,17d:ゲート電極、5a,5b:ポリシリ
コンｐチャネルMOSトランジスタのドレイン領域、5c:ポ
リシリコンｐチャネルMOSトランジスタのソース領域
（共通ソース）、5d,5e:ポリシリコンｐチャネルMOSト
ランジスタのチャネル領域、6,6′：データ線、8a,8b,8
c,8d,19a,19b:アルミニウム電極、9,28:n型シリコン基
盤、10,29:p型ウエル、11,30:フィールド酸化膜、12,3
1:ゲート酸化膜、14,32,34:シリコン酸化膜（SiO2）、1
3,33:絶縁膜、21a,21b,25a,25b,40b:ポリシリコンｐチ
ャネルMOSトランジスタのゲート電極、23a,23b,27a,27
b,39a,39b:ポリシリコンｐチャネルMOSトランジスタの
ソース領域、23c,23d,27g,27h,39h:ポリシリコンｐチャ
ネルMOSトランジスタのチャネル領域、23h,23g,27c,27
d,39d:ポリシリコンｐチャネルMOSトランジスタのドレ
イン領域、23e,23f,27e,27f,39d:抵抗領域、35,36:ホト
レジスト、36、38:ボロンイオン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所内中央研究所内 (72)発明者 目黒 怜 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 池田 修二 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−15266（ＪＰ，Ａ) 特開 昭63−53965（ＪＰ，Ａ) 特開 昭63−104374（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (49)
- 【請求項１】半導体基体と、 上記半導体基体に形成された第１導電型の第１電界効果
型トランジスタと、 第１絶縁膜上に形成された第２導電型の第２の電界効果
型トランジスタとを有し、 上記第１絶縁膜は、上記第１電界効果型トランジスタの
上に形成され、 上記第２電界効果型トランジスタは、第１導電層と第２
絶縁膜と第２導電層とを含み、 上記第１導電層と第２絶縁膜と第２導電層とは積層して
構成され、 上記第２電界効果型トランジスタのソース領域とドレイ
ン領域とチャネル領域は上記第１導電層に形成され、 上記第１導電層に形成された上記ドレイン領域とチャネ
ル領域との間に第１抵抗領域が形成され、 上記第１抵抗領域は上記ドレイン領域よりも低い不純物
濃度を有し、 上記第２電界効果型トランジスタのゲート絶縁膜は上記
第２絶縁膜により形成され、 上記第２電界効果型トランジスタのゲート電極は上記第
２導電層により形成されていることを特徴とする半導体
装置。 - 【請求項２】上記第２電界効果型トランジスタの上記第
１抵抗領域は、上記第１電界効果型トランジスタのゲー
ト電極上に配置されてなることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】上記第２電界効果型トランジスタの上記第
１抵抗領域は、上記第１電界効果型トランジスタのゲー
ト電極と、平面的に重なる部分を有するよう配置されて
なることを特徴とする請求項２記載の半導体装置。 - 【請求項４】半導体基体と、 上記半導体基体の中に形成された一対の第１導電型の第
１電界効果型トランジスタと、 上記半導体基体の中に形成された一対の第１導電型の第
２電界効果型トランジスタと、 第２導電型の第３電界効果型トランジスタとを有し、 上記第３電界効果型トランジスタは、SRAMのメモリに用
いられるフリップフロップ回路を構成し、 上記第３電界効果型トランジスタは、第１絶縁膜を介し
て、上記第１電界効果型トランジスタの上に形成され、 上記第３電界効果型トランジスタは、第１の導電層と第
２の絶縁膜と第２導電層とを含み、 上記第３電界効果型トランジスタのソース領域とドレイ
ン領域とチャネル領域は上記第１導電層に形成され、 上記第１導電層の上記ドレイン領域と上記チャネル領域
との間に第１抵抗領域が形成され、 上記第１抵抗領域は、上記ドレイン領域よりも低い不純
物濃度を有し、 上記第３電界効果型トランジスタのゲート絶縁膜は上記
第２絶縁膜により構成され、 上記第３電界効果型トランジスタのゲート電極は上記第
２導電層により形成されたことを特徴とする半導体装
置。 - 【請求項５】上記第３電界効果型トランジスタの上記第
１抵抗領域は、上記一対の第１電界効果型トランジスタ
のうちの一方の電界効果型トランジスタの上に形成され
たことを特徴とする請求項４記載の半導体装置。 - 【請求項６】上記第３電界効果型トランジスタの上記第
１抵抗領域は、上記一対の第１電界効果型トランジスタ
のうちの一方の電界効果型トランジスタと平面系に重な
る部分を有するように配置されてなることを特徴とする
請求項５記載の半導体装置。 - 【請求項７】上記第２導電層は上記第１導電層の上に形
成され、 上記第２絶縁膜は、上記第１導電層と上記第２導電層の
間に形成されていることを特徴とする請求項４記載の半
導体装置。 - 【請求項８】上記第１及び第２導電層は多結晶シリコン
で形成されていることを特徴とする請求項４記載の半導
体装置。 - 【請求項９】上記第１電界効果型トランジスタは、駆動
用トランジスタであり、 上記第２電界効果型トランジスタは、転送用トランジス
タであり、 上記第３電界効果型トランジスタは、負荷用トランジス
タであることを特徴とする請求項４記載の半導体装置。 - 【請求項１０】上記第３電界効果型トランジスタの第１
抵抗領域は、少なくとも、上記第１電界効果型トランジ
スタのゲート電極の上に配置されてなることを特徴とす
る請求項７記載の半導体装置。 - 【請求項１１】上記第２導電層は上記第１導電層の上に
配置され、上記第２絶縁膜は上記第１及び第２導電層の
間に配置されてなることを特徴とする請求項８記載の半
導体装置。 - 【請求項１２】上記第１及び第２導電層は多結晶シリコ
ンで形成されてなることを特徴とする請求項10記載の半
導体装置。 - 【請求項１３】上記第１電界効果型トランジスタは、駆
動用トランジスタであり、 上記第２電界効果型トランジスタは、転送用トランジス
タであり、 上記第３電界効果型トランジスタは、負荷用トランジス
タであることを特徴とする請求項12記載の半導体装置。 - 【請求項１４】上記半導体基体は半導体基板に形成され
たウエル領域であることを特徴とする請求項４記載の半
導体装置。 - 【請求項１５】上記第２導電層は上記第１導電層の上に
形成され、上記第２絶縁膜は上記第１導電層と上記第２
導電層の間に配置されてなることを特徴とする請求項14
記載の半導体装置。 - 【請求項１６】上記第１及び第２の導電層は多結晶シリ
コンを含んで形成されてなることを特徴とする請求項14
記載の半導体装置。 - 【請求項１７】上記第１電界効果型トランジスタは、駆
動用トランジスタであり、 上記第２電界効果型トランジスタは、転送用トランジス
タであり、 上記第３電界効果型トランジスタは、負荷用トランジス
タであることを特徴とする請求項14記載の半導体装置。 - 【請求項１８】少なくとも上記第１抵抗領域は上記第１
電界効果型トランジスタのゲート電極上に形成されてい
ることを特徴とする請求項15記載の半導体装置。 - 【請求項１９】上記第２導電層は上記第１導電層の上に
配置され、上記第２絶縁膜は上記第１導電層と上記第２
導電層との間に配置されてなることを特徴とする請求項
16記載の半導体装置。 - 【請求項２０】上記第１及び第２導電層は多結晶シリコ
ンで形成されていることを特徴とする請求項18記載の半
導体装置。 - 【請求項２１】上記第１電界効果型トランジスタは、駆
動用トランジスタであり、 上記第２電界効果型トランジスタは、転送用トランジス
タであり、 上記第３電界効果型トランジスタは、負荷用トランジス
タであることを特徴とする請求項20記載の半導体装置。 - 【請求項２２】上記半導体基体は、半導体基板に形成さ
れたウエル領域であることを特徴とする請求項１記載の
半導体装置。 - 【請求項２３】半導体基体と、 上記半導体基体に形成された一対の第１導電型の第１電
界効果型トランジスタと、 上記半導体基体の中に形成された一対の第１導電型の第
２電界効果型トランジスタと、 第２導電の第３電界効果型トランジスタとを有し、 上記第１及び第３電界効果型トランジスタにより、半導
体記憶装置のメモリセルに用いられるフリップフロップ
回路が形成され、 上記第３電界効果型トランジスタは、第１絶縁膜を介し
て上記第１電界効果型トランジスタの上に形成され、 上記第３電界効果型トランジスタは、第１導電層と第２
絶縁膜と第２導電層とを含み、 上記第３電界効果型トランジスタのソース領域とドレイ
ン領域とチャネル領域とは上記第１導電層に形成され、 上記第１導電層の上記ドレイン領域と上記チャネル領域
との間に第１領域が形成され、 上記第３電界効果型トランジスタのゲート絶縁膜は上記
第２絶縁膜であり、 上記第３電界効果型トランジスタのゲート電極は上記第
２導電層であることを特徴とする半導体装置。 - 【請求項２４】上記第１領域は、上記第２導電型の不純
物が、上記第３電界効果型トランジスタの上記ドレイン
領域よりも低い不純物濃度で導入されてなることを特徴
とする請求項23記載の半導体装置。 - 【請求項２５】上記第１領域は、実質的に不純物が導入
されていないことを特徴とする請求項23記載の半導体装
置。 - 【請求項２６】上記第１領域の一部は上記第１電界効果
型トランジスタのゲート電極上に形成されてなることを
特徴とする請求項23記載の半導体装置。 - 【請求項２７】上記第１領域は、上記第１電界効果型ト
ランジスタのゲート電極により、その導電率が変調され
るように構成されたことを特徴とする請求項26記載の半
導体装置。 - 【請求項２８】上記第２導電層は、上記第１導電層の上
に形成され、 上記第２絶縁膜は上記第１及び第２導電層の間に形成さ
れてなることを特徴とする請求項23記載の半導体装置。 - 【請求項２９】上記第１及び第２の導電層は多結晶シリ
コンにより形成されてなることを特徴とする請求項23記
載の半導体装置。 - 【請求項３０】上記第１電界効果型トランジスタは駆動
用トランジスタであり、 上記第２電界効果型トランジスタは転送用トランジスタ
であり、 上記第３電界効果型トランジスタは負荷用トランジスタ
であることを特徴とする請求項23記載の半導体装置。 - 【請求項３１】上記第３電界効果型トランジスタの上記
第１領域は上記第１電界効果型トランジスタのゲート電
極上に配置されてなることを特徴とする請求項26記載の
半導体装置。 - 【請求項３２】上記第２導電層は上記第１導電層上に配
置され、 上記第２絶縁膜は上記第１及び第２導電層の間に配置さ
れたことを特徴とする請求項28記載の半導体装置。 - 【請求項３３】上記第１及び第２の導電層は多結晶シリ
コンにより形成されてなることを特徴とする請求項26記
載の半導体装置。 - 【請求項３４】上記第１電界効果型トランジスタは駆動
用トランジスタであり、 上記第２電界効果型トランジスタは転送用トランジスタ
であり、 上記第３電界効果型トランジスタは負荷用トランジスタ
であることを特徴とする請求項33記載の半導体装置。 - 【請求項３５】上記半導体基体は半導体基板に形成され
たウエル領域であることを特徴とする請求項23記載の半
導体装置。 - 【請求項３６】上記第２導電層は上記第１導電層上に形
成され、 上記第３電界効果型トランジスタのチャネル領域は上記
第１電界効果型トランジスタのゲート電極上に配置さ
れ、 上記第２絶縁膜は上記第１及び第２導電層の間に配置さ
れてなることを特徴とする請求項８記載の半導体装置。 - 【請求項３７】上記第１導電層は上記第２導電層の上に
形成され、 上記第２絶縁膜は、上記第１導電層と上記第２導電層の
間に形成されていることを特徴とする請求項４記載の半
導体装置。 - 【請求項３８】上記第３電界効果型トランジスタの第１
抵抗領域は、上記第１電界効果型トランジスタのゲート
電極の上に配置されてなることを特徴とする請求項37記
載の半導体装置。 - 【請求項３９】上記第１及び第２導電層は多結晶シリコ
ンで形成されてなることを特徴とする請求項38記載の半
導体装置。 - 【請求項４０】上記第１電界効果型トランジスタは、駆
動用トランジスタであり、 上記第２電界効果型トランジスタは、転送用トランジス
タであり、 上記第３電界効果型トランジスタは、負荷用トランジス
タであることを特徴とする請求項39記載の半導体装置。 - 【請求項４１】上記第１導電層は上記第２導電層の上に
配置され、上記第２絶縁膜は上記第１及び第２導電層の
間に配置されてなることを特徴とする請求項８記載の半
導体装置。 - 【請求項４２】上記第１導電層は上記第２導電層上に形
成され、 上記第３電界効果型トランジスタのチャネル領域は上記
第１電界効果型トランジスタのゲート電極上に配置さ
れ、 上記第２絶縁膜は上記第１及び第２導電層の間に配置さ
れてなることを特徴とする請求項８記載の半導体装置。 - 【請求項４３】上記第１導電層は上記第２導電層の上に
配置され、上記第２絶縁膜は上記第１導電層と上記第２
導電層との間に配置されてなることを特徴とする請求項
16記載の半導体装置。 - 【請求項４４】上記第１導電層は上記第２導電層の上に
形成され、上記第２絶縁膜は上記第１導電層と上記第２
導電層の間に配置されてなることを特徴とする請求項14
記載の半導体装置。 - 【請求項４５】上記第１抵抗領域は上記第１電界効果型
トランジスタのゲート電極上に形成されていることを特
徴とする請求項44記載の半導体装置。 - 【請求項４６】上記第１及び第２導電層は多結晶シリコ
ンで形成されていることを特徴とする請求項45記載の半
導体装置。 - 【請求項４７】上記第１電界効果型トランジスタは、駆
動用トランジスタであり、 上記第２電界効果型トランジスタは、転送用トランジス
タであり、 上記第３電界効果型トランジスタは、負荷用トランジス
タであることを特徴とする請求項46記載の半導体装置。 - 【請求項４８】上記第１導電層は、上記第２導電層の上
に形成され、 上記第２絶縁膜は上記第１及び第２導電層の間に形成さ
れてなることを特徴とする請求項23記載の半導体装置。 - 【請求項４９】上記第１導電層は上記第２導電層上に配
置され、 上記第２絶縁膜は上記第１及び第２導電層の間に配置さ
れたことを特徴とする請求項48記載の半導体装置。
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