JPH02250373A - 半導体装置 - Google Patents
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- JPH02250373A JPH02250373A JP1070683A JP7068389A JPH02250373A JP H02250373 A JPH02250373 A JP H02250373A JP 1070683 A JP1070683 A JP 1070683A JP 7068389 A JP7068389 A JP 7068389A JP H02250373 A JPH02250373 A JP H02250373A
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000005669 field effect Effects 0.000 claims abstract description 59
- 239000012535 impurity Substances 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 54
- 230000003068 static effect Effects 0.000 claims description 18
- 238000003860 storage Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 8
- 238000010030 laminating Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 3
- 229920005591 polysilicon Polymers 0.000 description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000005684 electric field Effects 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- -1 BF2 ions Chemical class 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 240000005611 Agrostis gigantea Species 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、更に詳しく言えば第１導電型絶縁
ゲート型電界効果型トランジスタと第２導電型絶縁ゲー
ト型電界効果型トランジスタからなる相補型絶縁ゲート
型電界効果型トランジスタ（完全ＣＭＯ８）を集積化し
て構成した半導体装置、特に高集積、低消費電力のスタ
ティック型ランダムアクセスメモリに好適な半導体記憶
装置に関する。
ゲート型電界効果型トランジスタと第２導電型絶縁ゲー
ト型電界効果型トランジスタからなる相補型絶縁ゲート
型電界効果型トランジスタ（完全ＣＭＯ８）を集積化し
て構成した半導体装置、特に高集積、低消費電力のスタ
ティック型ランダムアクセスメモリに好適な半導体記憶
装置に関する。
従来の相補型絶縁ゲート型電界効果型トランジスタ（完
全ＣＭＯ８）型のスタティックランダムアクセスメモリ
セルは、第１２図の等価回路に示すように、２個のｎチ
ャネル闘動ＭＯＳトランジスタＴ、、Ｔ、と２個のｐチ
ャネル負荷ＭＯＳトランジスタＴ、、Ｔ、からなるイン
バータ回路をそれぞれ交差接続してなるフリップフロッ
プ回路と、このフリップフロップ回路の２つの記憶ノー
ドＮ１． Ｎ２に接続されているｎチャネルの転送用Ｍ
ＯＳトランジスタＴ１、Ｔ６で構成され、このフリップ
フロップ回路には電源電圧Ｖｃｃと接地電位が供給され
ており、転送用ＭＯＳトランジスタのドレインにはデー
タ線６，６１が、接続されており、共通ゲートはワード
線３となっている。このようなスタティック型ランダム
アクセスメモリセルの動作はよく知られているように、
ワード線を活性化し、転送用ＭＯＳトランジスタを介し
てデータ線から“１”または“０”の情報を記憶ノード
に記憶させたり、逆に記憶ノードの状態を読み出すもの
であり、このセルはスタティック記憶装置として機能し
ている。なおこのようなＣＭＯ８回路を有するスタティ
ック型ランダムアクセスメモリセルは、待機時はＭＯＳ
トランジスタのリーク電流がメモリセルに流れるだけで
極めて消費電力が低いという特徴を有している。
全ＣＭＯ８）型のスタティックランダムアクセスメモリ
セルは、第１２図の等価回路に示すように、２個のｎチ
ャネル闘動ＭＯＳトランジスタＴ、、Ｔ、と２個のｐチ
ャネル負荷ＭＯＳトランジスタＴ、、Ｔ、からなるイン
バータ回路をそれぞれ交差接続してなるフリップフロッ
プ回路と、このフリップフロップ回路の２つの記憶ノー
ドＮ１． Ｎ２に接続されているｎチャネルの転送用Ｍ
ＯＳトランジスタＴ１、Ｔ６で構成され、このフリップ
フロップ回路には電源電圧Ｖｃｃと接地電位が供給され
ており、転送用ＭＯＳトランジスタのドレインにはデー
タ線６，６１が、接続されており、共通ゲートはワード
線３となっている。このようなスタティック型ランダム
アクセスメモリセルの動作はよく知られているように、
ワード線を活性化し、転送用ＭＯＳトランジスタを介し
てデータ線から“１”または“０”の情報を記憶ノード
に記憶させたり、逆に記憶ノードの状態を読み出すもの
であり、このセルはスタティック記憶装置として機能し
ている。なおこのようなＣＭＯ８回路を有するスタティ
ック型ランダムアクセスメモリセルは、待機時はＭＯＳ
トランジスタのリーク電流がメモリセルに流れるだけで
極めて消費電力が低いという特徴を有している。
上述のようなスタティック型ランダムアクセスメモリセ
ルをより高密度の集積回路で構成したものとして、例え
ば、アイ・イー・イー トランザクシミン オン エレ
クトロン デバイシーズ。
ルをより高密度の集積回路で構成したものとして、例え
ば、アイ・イー・イー トランザクシミン オン エレ
クトロン デバイシーズ。
ボリューム イー・デイ−３２，ナンバー２゜（１９８
５年）第２５８頁から第２８１頁（ＩＥＥ Ｅ、 Ｔｒ
ａｎｓ、Ｅｌｅｃｔｏｒｏｎ Ｄｅｖｉｃｅｓ、 ｖ
ｏｌ、 ＦＤ −３２、Ｎｏ、２．１９８５．ｐｐ２５
８−２８１）に記載されているように、フリップフロッ
プ回路のｐチャネル負荷ＭｏＳトランジスタをｎチャン
ネルの能動ＭＯＳトランジスタ上のポリシリコン膜に積
層して形成したものである。第１０図及び第１１図は上
記文献に記載された半導体装置の平面図及び断面図を示
す、すなわち第１１図は第１０図のＡ−Ａ’線における
断面図であり、シリコン基板内に形成されたｎチャンネ
ルの駆動ＭＯＳトランジスタのゲート電極４ｂの上部及
び側面は少なくと、も薄いシリコン酸化膜１３で覆われ
ており、更にその上部及び側面にはポリシリコン膜が設
けられており、上記ポリシリコン膜中にｐチャネル負荷
ＭｏＳトランジスタのソース５ｃ、ドレイン５ｂ、チャ
ネル部５ｅが形成されている。
５年）第２５８頁から第２８１頁（ＩＥＥ Ｅ、 Ｔｒ
ａｎｓ、Ｅｌｅｃｔｏｒｏｎ Ｄｅｖｉｃｅｓ、 ｖ
ｏｌ、 ＦＤ −３２、Ｎｏ、２．１９８５．ｐｐ２５
８−２８１）に記載されているように、フリップフロッ
プ回路のｐチャネル負荷ＭｏＳトランジスタをｎチャン
ネルの能動ＭＯＳトランジスタ上のポリシリコン膜に積
層して形成したものである。第１０図及び第１１図は上
記文献に記載された半導体装置の平面図及び断面図を示
す、すなわち第１１図は第１０図のＡ−Ａ’線における
断面図であり、シリコン基板内に形成されたｎチャンネ
ルの駆動ＭＯＳトランジスタのゲート電極４ｂの上部及
び側面は少なくと、も薄いシリコン酸化膜１３で覆われ
ており、更にその上部及び側面にはポリシリコン膜が設
けられており、上記ポリシリコン膜中にｐチャネル負荷
ＭｏＳトランジスタのソース５ｃ、ドレイン５ｂ、チャ
ネル部５ｅが形成されている。
さらに上記ｐチャネル負荷ＭＯＳトランジスタのゲート
電極は、チャネル部５ｅの直下にあるｎチャンネル即動
ＭＯＳトランジスタのゲート電極４ｂと共通であり、上
記チャネル部５ｅはゲート電極４ｂ上に形成されており
、シリコン酸化膜１３はｐチャネル負荷ＭＯＳトランジ
スタのゲート絶縁膜と成っている。さらに詳しく説明す
ると、まずフリップフロップ回路の駆動ＭｏＳトランジ
スタは共通ソースを形成しているｎ型不純物領域１ｅ、
ドレインを形成しているｎ型不純物領域ｌｃ、ｌｄおよ
びゲート電極４ｂ、４ｃにより構成されている。また、
それぞれのゲート電極４ｂ。
電極は、チャネル部５ｅの直下にあるｎチャンネル即動
ＭＯＳトランジスタのゲート電極４ｂと共通であり、上
記チャネル部５ｅはゲート電極４ｂ上に形成されており
、シリコン酸化膜１３はｐチャネル負荷ＭＯＳトランジ
スタのゲート絶縁膜と成っている。さらに詳しく説明す
ると、まずフリップフロップ回路の駆動ＭｏＳトランジ
スタは共通ソースを形成しているｎ型不純物領域１ｅ、
ドレインを形成しているｎ型不純物領域ｌｃ、ｌｄおよ
びゲート電極４ｂ、４ｃにより構成されている。また、
それぞれのゲート電極４ｂ。
４ｃは接続孔２ａ、２ｂを通して互いのドレイン側の不
純物領域１ｃ、ｌｄに交差接続されている。さらに、そ
れぞれの駆動ＭｏＳトランジスタのドレインを形成して
いるｎ型不純物領域は、フリップフロップ回路に接続さ
れるｎチャネル転送ＭＯＳトランジスタのソースと共通
で、フリップフロップ回路の蓄積ノードを構成しており
、上記転送ＭＯＳトランジスタは上記ソース不純物領域
と共通ゲート電極４ａおよびドレインを形成しているｎ
型不純物領域１ａ、ｌｂにより構成されている。
純物領域１ｃ、ｌｄに交差接続されている。さらに、そ
れぞれの駆動ＭｏＳトランジスタのドレインを形成して
いるｎ型不純物領域は、フリップフロップ回路に接続さ
れるｎチャネル転送ＭＯＳトランジスタのソースと共通
で、フリップフロップ回路の蓄積ノードを構成しており
、上記転送ＭＯＳトランジスタは上記ソース不純物領域
と共通ゲート電極４ａおよびドレインを形成しているｎ
型不純物領域１ａ、ｌｂにより構成されている。
また、上記型不純物領域１ａ、ｌｂには接続孔７ａ、７
ｂを介してアルミニウム電極８ａ、８ｂに接続されてい
る。なお、共通ゲート准極４ａはメモリ内のワード線を
構成し、アルミニウム電極８ａ、８ｂはデータ線を構成
している。また、ｐ型不純物が高濃度に添加された低抵
抗ポリシリコン膜により形成されているｐチャンネル負
荷ＭＯＳトランジスタのドレイン５ａ、５ｂおよび駆動
ＭＯＳトランジスタのゲート電極４ｂ、４ｃ上にはそれ
ぞれの領域が共通に露出されるような接続孔７ｃ、７ｄ
が開口されており、アルミニウム電極８ｃ、８ｄにより
ポリシリコン膜よりなるドレイン５ａとゲート電極４ｂ
およびポリシリコン膜よりなるドレイン５ｂとゲート電
極４ｃがそれれ接続されている。さらにｐチャンネルの
負荷ＭＯＳトランジスタのソース５ｃはｐ型の不純物が
高濃度に添加された共通の低抵抗ポリシリコン膜から成
っており、電源電圧Ｖｃｃが２つのｐチャネルの負荷Ｍ
ＯＳトランジスタのソースに供給されている。また上記
ｐチャネルＭｏＳトランジスタのチャネル部５ｄ、５ｅ
は駆動ＭｏＳトランジスタのゲート電極４ｃ、４ｄ上に
それぞれ配置されている。
ｂを介してアルミニウム電極８ａ、８ｂに接続されてい
る。なお、共通ゲート准極４ａはメモリ内のワード線を
構成し、アルミニウム電極８ａ、８ｂはデータ線を構成
している。また、ｐ型不純物が高濃度に添加された低抵
抗ポリシリコン膜により形成されているｐチャンネル負
荷ＭＯＳトランジスタのドレイン５ａ、５ｂおよび駆動
ＭＯＳトランジスタのゲート電極４ｂ、４ｃ上にはそれ
ぞれの領域が共通に露出されるような接続孔７ｃ、７ｄ
が開口されており、アルミニウム電極８ｃ、８ｄにより
ポリシリコン膜よりなるドレイン５ａとゲート電極４ｂ
およびポリシリコン膜よりなるドレイン５ｂとゲート電
極４ｃがそれれ接続されている。さらにｐチャンネルの
負荷ＭＯＳトランジスタのソース５ｃはｐ型の不純物が
高濃度に添加された共通の低抵抗ポリシリコン膜から成
っており、電源電圧Ｖｃｃが２つのｐチャネルの負荷Ｍ
ＯＳトランジスタのソースに供給されている。また上記
ｐチャネルＭｏＳトランジスタのチャネル部５ｄ、５ｅ
は駆動ＭｏＳトランジスタのゲート電極４ｃ、４ｄ上に
それぞれ配置されている。
上記従来技術はシリコン基板内に形成されているｎチャ
ネル駆動ＭＯＳトランジスタのゲート電極と積層化され
ているｐチャネル負荷ＭＯＳトランジスタのゲート電極
は共有されているために、ｐチャネル負荷ＭＯＳトラン
ジスタのチャネル部は必ず駆動ＭＯＳトランジスタのゲ
ート電極上に配置されなければならない、従って構成上
の自由度が少なく効率的にメモリセル面積を小さくする
ことが困難となる問題がある。
ネル駆動ＭＯＳトランジスタのゲート電極と積層化され
ているｐチャネル負荷ＭＯＳトランジスタのゲート電極
は共有されているために、ｐチャネル負荷ＭＯＳトラン
ジスタのチャネル部は必ず駆動ＭＯＳトランジスタのゲ
ート電極上に配置されなければならない、従って構成上
の自由度が少なく効率的にメモリセル面積を小さくする
ことが困難となる問題がある。
また、駆動ＭｏＳトランジスタのゲート電極上に薄い絶
縁膜を形成するためにはゲート電極の材料が限定される
場合が有り、メモリ装置の動作速度を速くするために必
要なタングステンやモリブデンなどの高融点金属や、そ
れらのシリサイドなどの低抵抗材料は絶縁膜の化学的な
安定性の面から表面に薄い絶縁膜を形成することは困難
であり。
縁膜を形成するためにはゲート電極の材料が限定される
場合が有り、メモリ装置の動作速度を速くするために必
要なタングステンやモリブデンなどの高融点金属や、そ
れらのシリサイドなどの低抵抗材料は絶縁膜の化学的な
安定性の面から表面に薄い絶縁膜を形成することは困難
であり。
現実的にゲート電極にタングステン、モリブデンやそれ
らのシリサイドなどの有効な低抵抗材料を使用できない
という問題も有った。
らのシリサイドなどの有効な低抵抗材料を使用できない
という問題も有った。
さらに、ポリシリコン内に形成したＰチャネル負荷Ｍｏ
Ｓトランジスタは結晶粒界に存在する捕獲準位やゲート
電界の影響で通常はシリコン基板内に形成したＭＯＳト
ランジスタよりリーク電流が多いことが知られており、
このようなｐチャネルＭＯＳトランジスタをメモリセル
の負荷素子に用いた場合にメモリセルのリーク電流が多
くなり、高集積、超低電力のスタティック型ランダムア
クセスメモリ装置には不適当であるという問題も有る。
Ｓトランジスタは結晶粒界に存在する捕獲準位やゲート
電界の影響で通常はシリコン基板内に形成したＭＯＳト
ランジスタよりリーク電流が多いことが知られており、
このようなｐチャネルＭＯＳトランジスタをメモリセル
の負荷素子に用いた場合にメモリセルのリーク電流が多
くなり、高集積、超低電力のスタティック型ランダムア
クセスメモリ装置には不適当であるという問題も有る。
従って本発明の主な目的は相補形絶縁ゲート型電界効果
トランジスタを積層化して構成するさいに、ゲート電極
の位置、及びゲート電極材料が制限されない半導体装置
を実現することである。
トランジスタを積層化して構成するさいに、ゲート電極
の位置、及びゲート電極材料が制限されない半導体装置
を実現することである。
本発明の他の目的は上記半導体装置を構成要素としたフ
リップフロップ回路を含むスタティック型ランダムアク
セスメモリセルのリーク電流が少ない半導体装置を実現
することである。
リップフロップ回路を含むスタティック型ランダムアク
セスメモリセルのリーク電流が少ない半導体装置を実現
することである。
上記目的は、第１導電型の第１の絶縁ゲート型電界効果
トランジスと第２導電型の第２の絶縁ゲート型電界効果
トランジスタを積層した相補型絶縁ゲート型電界効果ト
ランジスタをもつ半導体装置において、上記第１導電型
の第１のＩ！縁縁ゲート電界効果トランジスを基板に形
成し、その上に第１の絶縁膜を介して、上記第２の絶縁
ゲート型電界効果トランジスタを積層し、かつ、上記第
２の絶縁ゲート型電界効果トランジスタはソース。
トランジスと第２導電型の第２の絶縁ゲート型電界効果
トランジスタを積層した相補型絶縁ゲート型電界効果ト
ランジスタをもつ半導体装置において、上記第１導電型
の第１のＩ！縁縁ゲート電界効果トランジスを基板に形
成し、その上に第１の絶縁膜を介して、上記第２の絶縁
ゲート型電界効果トランジスタを積層し、かつ、上記第
２の絶縁ゲート型電界効果トランジスタはソース。
ドレイン、チャンネル領域及び上記ドレイン領域とチャ
ネル領域の間にあって上記ドレイン領域の不純物濃度よ
り低い濃度で第２導電型の不純物が添加されているか、
もしくは不純物が全く添加されていない第１の抵抗領域
を含む第１の導電膜と、ゲート絶縁膜となる第２の絶縁
膜と、ゲート電極となる第２の導電膜とが順に積層され
て構成され、しかも上記第１の抵抗領域を第１の絶縁ゲ
ート型電界効果トランジスタのゲート電極上に位置する
ように構成されている。
ネル領域の間にあって上記ドレイン領域の不純物濃度よ
り低い濃度で第２導電型の不純物が添加されているか、
もしくは不純物が全く添加されていない第１の抵抗領域
を含む第１の導電膜と、ゲート絶縁膜となる第２の絶縁
膜と、ゲート電極となる第２の導電膜とが順に積層され
て構成され、しかも上記第１の抵抗領域を第１の絶縁ゲ
ート型電界効果トランジスタのゲート電極上に位置する
ように構成されている。
上記相補型絶縁ゲート型電界効果トランジスタを用いた
フリップフロップ回路を含むスタティック型ランダムア
クセスメモリセルを有する半導体記憶装置を構成する場
合は、基板に上記第１導電型の第１の絶縁ゲート型電界
効果トランジスタと第３の絶縁ゲート型電界効果トラン
ジスタをそれぞれ２固有し、上記電界効果トランジスタ
の少なくとも１個の上に、上記第２の絶縁ゲート型電界
効果トランジスタを積層することによって半導体記憶装
置を実現できる。
フリップフロップ回路を含むスタティック型ランダムア
クセスメモリセルを有する半導体記憶装置を構成する場
合は、基板に上記第１導電型の第１の絶縁ゲート型電界
効果トランジスタと第３の絶縁ゲート型電界効果トラン
ジスタをそれぞれ２固有し、上記電界効果トランジスタ
の少なくとも１個の上に、上記第２の絶縁ゲート型電界
効果トランジスタを積層することによって半導体記憶装
置を実現できる。
好ましい実施形態としては、上記第１の絶縁ゲート型電
界効果トランジスタは駆動ＭＯｓトランジスタとして、
上記第３の絶縁ゲート型電界効果トランジスタは転送用
ＭＯトランジスタとして、上記第２の絶縁ゲート型電界
効果トランジスタは負荷ＭＯＳトランジスタとして動作
させる。
界効果トランジスタは駆動ＭＯｓトランジスタとして、
上記第３の絶縁ゲート型電界効果トランジスタは転送用
ＭＯトランジスタとして、上記第２の絶縁ゲート型電界
効果トランジスタは負荷ＭＯＳトランジスタとして動作
させる。
上記第１及び第２の導電膜は多結晶シリコン（以下ポリ
シリコンと記述する）膜であることが好ましく、又第１
の導電膜にｐ型不純物が添加されているものであること
が好ましい。
シリコンと記述する）膜であることが好ましく、又第１
の導電膜にｐ型不純物が添加されているものであること
が好ましい。
また、上記第１の絶縁ゲート型電界効果トランジスタの
ゲート電極と上記第２の絶縁ゲート型電界効果トランジ
スタの第１の導電膜の少なくとも一部と電気的に接続す
ることが好ましい、さらにまた、上記第１及び第２の導
電膜は一方が他方の上に形成され、その間に上記第２の
＃＠縁膜が形成されていることが好ましい。
ゲート電極と上記第２の絶縁ゲート型電界効果トランジ
スタの第１の導電膜の少なくとも一部と電気的に接続す
ることが好ましい、さらにまた、上記第１及び第２の導
電膜は一方が他方の上に形成され、その間に上記第２の
＃＠縁膜が形成されていることが好ましい。
本発明における上記二層のポリシリコン膜からなる第２
の絶縁ゲート型電界効果トランジスタは、上記第１の抵
抗領域が絶縁ゲート型電界効果トランジスタのドレイン
端部におけるゲート電界を緩和し１発生電流を低減する
ためにリーク電流が減少する。さらに、上記第１の抵抗
領域は上記第１の絶縁ゲート型電界効果トランジスタの
ゲート電極上に位置しているために、上記第１の抵抗領
域は上記第２の絶縁ゲート型電界効果トランジスタのゲ
ート電極の適当な電界の影響によりチャネルが形成され
るため、上記第１の抵抗領域が原因となるドレイン電流
の低下が防止できる。
の絶縁ゲート型電界効果トランジスタは、上記第１の抵
抗領域が絶縁ゲート型電界効果トランジスタのドレイン
端部におけるゲート電界を緩和し１発生電流を低減する
ためにリーク電流が減少する。さらに、上記第１の抵抗
領域は上記第１の絶縁ゲート型電界効果トランジスタの
ゲート電極上に位置しているために、上記第１の抵抗領
域は上記第２の絶縁ゲート型電界効果トランジスタのゲ
ート電極の適当な電界の影響によりチャネルが形成され
るため、上記第１の抵抗領域が原因となるドレイン電流
の低下が防止できる。
さらに第２の絶縁ゲート型電界効果トランジスタがスタ
ティック型ランダムアクセスメモリセルのフリップフロ
ップ回路に接続された負荷素子を構成するときは、メモ
リセルの高”レベルにある記憶ノードに接続されている
オン状態にあるポリシリコン膜に形成された負荷ＭＯＳ
トランジスタのドレイン領域に接続された抵抗領域は導
電率が変調されて大きくなっているために、抵抗成分の
影響が小さく、電源電圧が低下してもこの抵抗成分の影
響でメモリセルの情報が反転してしまうことがなく、し
かもメモリセルのリーク電流を低減することができる。
ティック型ランダムアクセスメモリセルのフリップフロ
ップ回路に接続された負荷素子を構成するときは、メモ
リセルの高”レベルにある記憶ノードに接続されている
オン状態にあるポリシリコン膜に形成された負荷ＭＯＳ
トランジスタのドレイン領域に接続された抵抗領域は導
電率が変調されて大きくなっているために、抵抗成分の
影響が小さく、電源電圧が低下してもこの抵抗成分の影
響でメモリセルの情報が反転してしまうことがなく、し
かもメモリセルのリーク電流を低減することができる。
実施例１
第１図（Ａ）及び（Ｂ）は本発明にを実施したよるスタ
ティック型ランダムアクセスメモリセルの平面図を示す
ものであり、同図のｃ−ｃ’線の断面構造を第２図に示
している。第１図（Ａ）はｎチャネル駆動ＭＯＳトラン
ジスタ及び転送ＭＯＳトランジスタおよびワード線とデ
ータ線の部分を示す平面図であり、同図（Ｂ）はｐチャ
ネル負荷ＭｏＳトランジスタ及び電源配線（Ｖｃｃ）の
部分を示している。第１図及び第２図において、ｈチャ
ネル駆動ＭＯＳトランジスタおよび転送ＭＯＳトランジ
スタはｎ型シリコン基板２８内に塑成されたＰ型ウェル
（Ｐ型不純物の島領域）２９内に形成されており、それ
ぞれのゲート電極１７ｂ、 １７ｃは接続孔１６ｂ、１
６ｃを介してそれぞれのドレインであるｎ型不純物領域
１５ｄおよび１５ｆに交差接続されている。ここでゲー
ト電極１７ｂ、１７ｃの材料はｎ型の不純物濃度が高濃
度に添加されたポリシリコンやタングステンやモリブデ
ン等の高融点金属またはこれらの高融点金属とシリコン
の化合物（シリサイド）やシリコンとシリサイド膜の複
合膜（ポリサイド膜）など通常用いるゲート材料ならい
ずれでもよい。さらに駆動ＭＯＳトランジスタのソース
となるｎ型不純物領域１５ｅ、１５ｇは接続孔１６ｄ、
１６ｅを介してゲート電極と同一の膜１７ｄに接続され
ており、メモリ内の共通ソースの配線を構成している。
ティック型ランダムアクセスメモリセルの平面図を示す
ものであり、同図のｃ−ｃ’線の断面構造を第２図に示
している。第１図（Ａ）はｎチャネル駆動ＭＯＳトラン
ジスタ及び転送ＭＯＳトランジスタおよびワード線とデ
ータ線の部分を示す平面図であり、同図（Ｂ）はｐチャ
ネル負荷ＭｏＳトランジスタ及び電源配線（Ｖｃｃ）の
部分を示している。第１図及び第２図において、ｈチャ
ネル駆動ＭＯＳトランジスタおよび転送ＭＯＳトランジ
スタはｎ型シリコン基板２８内に塑成されたＰ型ウェル
（Ｐ型不純物の島領域）２９内に形成されており、それ
ぞれのゲート電極１７ｂ、 １７ｃは接続孔１６ｂ、１
６ｃを介してそれぞれのドレインであるｎ型不純物領域
１５ｄおよび１５ｆに交差接続されている。ここでゲー
ト電極１７ｂ、１７ｃの材料はｎ型の不純物濃度が高濃
度に添加されたポリシリコンやタングステンやモリブデ
ン等の高融点金属またはこれらの高融点金属とシリコン
の化合物（シリサイド）やシリコンとシリサイド膜の複
合膜（ポリサイド膜）など通常用いるゲート材料ならい
ずれでもよい。さらに駆動ＭＯＳトランジスタのソース
となるｎ型不純物領域１５ｅ、１５ｇは接続孔１６ｄ、
１６ｅを介してゲート電極と同一の膜１７ｄに接続され
ており、メモリ内の共通ソースの配線を構成している。
一方、ｐチャネルの負荷Ｍｏｓ＋−ランジスタは上記の
駆動ＭＯＳトランジスタ上のシリコン酸化膜（Ｓｉ０２
）３２の上に形成されている。すなはち。
駆動ＭＯＳトランジスタ上のシリコン酸化膜（Ｓｉ０２
）３２の上に形成されている。すなはち。
ｐチャネル負荷ＭＯＳトランジスタのゲート電極２５ａ
、２５ｂは上記Ｓ ｉｏ、膜３２上の第２層目のポリシ
リコン膜に形成されており、薄いＩｆ！ｍ膜３３はｐチ
ャネル負荷Ｍｏ５ｔ−ランジスタのゲート絶縁膜であり
、ソース領域２７ａ、ドレイン領域２７ｄ、チャネル領
域２７ｈは第３層目のポリシリコン膜に形成されており
、さらに上記ドレイン領域２７ｄとチャネル領域２７ｈ
の間には同じ第３層目のポリシリコン膜内に形成された
抵抗領域２７ｆが形成されている。
、２５ｂは上記Ｓ ｉｏ、膜３２上の第２層目のポリシ
リコン膜に形成されており、薄いＩｆ！ｍ膜３３はｐチ
ャネル負荷Ｍｏ５ｔ−ランジスタのゲート絶縁膜であり
、ソース領域２７ａ、ドレイン領域２７ｄ、チャネル領
域２７ｈは第３層目のポリシリコン膜に形成されており
、さらに上記ドレイン領域２７ｄとチャネル領域２７ｈ
の間には同じ第３層目のポリシリコン膜内に形成された
抵抗領域２７ｆが形成されている。
さらに第１図（Ａ）、（Ｂ）、第２図および第３図を用
いて本発明をより詳しく説明する。第１図（Ａ）、（Ｂ
）および第２図において、フリップフロップ回路の記憶
ノードである駆動ＭＯＳトランジスタのドレインとなる
ｎ型不純物領域１５ｆは接続孔１６ｃ、１６ａを介して
ゲート電極１７ｂにより転送ＭＯＳトランジスタのソー
スとなるｎ型不純物領域１５ｃに接続されており、しか
もｎ型不純物領域１５ｃ、もしくはｎ型不純物領域１５
ｆに接続されたゲート電極１７ｂのシリコン酸化膜３２
には接続孔２４ａが開口されており。
いて本発明をより詳しく説明する。第１図（Ａ）、（Ｂ
）および第２図において、フリップフロップ回路の記憶
ノードである駆動ＭＯＳトランジスタのドレインとなる
ｎ型不純物領域１５ｆは接続孔１６ｃ、１６ａを介して
ゲート電極１７ｂにより転送ＭＯＳトランジスタのソー
スとなるｎ型不純物領域１５ｃに接続されており、しか
もｎ型不純物領域１５ｃ、もしくはｎ型不純物領域１５
ｆに接続されたゲート電極１７ｂのシリコン酸化膜３２
には接続孔２４ａが開口されており。
さらに第２層目のポリシリコン膜からなるｐチャネルＭ
ＯＳトランジスタのゲート電極２５ａが接続されている
。同様に、フリップフロップ回路の他方の記憶ノードで
ある駆動ＭＯＳトランジスタのドレインとなるｎ型不純
物領域１５ｄは転送Ｍ○Ｓトランジスタのソース不純物
領域と共通の不純物領域であり、このｎ型不純物領域１
５ｄ上もしくはｎ型不純物領域１５ｄに接続されたゲー
ト電極１７ｃ上の５ｉｎ２膜３２には接続孔２４ｂが開
口されており、第２暦目のポリシリコン膜からなるＰチ
ャネルＭＯＳトランジスタのゲート電極が接続されてい
る。さらに、ポリシリコン膜に形成された一方のｐチャ
ネルＭＯＳトランジスタのドレイン領域２７ｃは第３層
目のポリシリコン膜から成っており、絶縁膜３３に開口
された接続孔２６ｂを介して他方のＰチャネルＭＯＳト
ランジスタのゲート電極２５ｂに交差接続されており、
同様に他方のｐチャネルＭＯＳトランジスタのドレイン
領域２７ｄは第３層目のポリシリコン膜から成っており
、絶縁膜３３に開口された接続孔２６ａを介して一方の
ｐチャネルＭＯＳトランジスタのゲート電極２５ａに交
差接続されている。
ＯＳトランジスタのゲート電極２５ａが接続されている
。同様に、フリップフロップ回路の他方の記憶ノードで
ある駆動ＭＯＳトランジスタのドレインとなるｎ型不純
物領域１５ｄは転送Ｍ○Ｓトランジスタのソース不純物
領域と共通の不純物領域であり、このｎ型不純物領域１
５ｄ上もしくはｎ型不純物領域１５ｄに接続されたゲー
ト電極１７ｃ上の５ｉｎ２膜３２には接続孔２４ｂが開
口されており、第２暦目のポリシリコン膜からなるＰチ
ャネルＭＯＳトランジスタのゲート電極が接続されてい
る。さらに、ポリシリコン膜に形成された一方のｐチャ
ネルＭＯＳトランジスタのドレイン領域２７ｃは第３層
目のポリシリコン膜から成っており、絶縁膜３３に開口
された接続孔２６ｂを介して他方のＰチャネルＭＯＳト
ランジスタのゲート電極２５ｂに交差接続されており、
同様に他方のｐチャネルＭＯＳトランジスタのドレイン
領域２７ｄは第３層目のポリシリコン膜から成っており
、絶縁膜３３に開口された接続孔２６ａを介して一方の
ｐチャネルＭＯＳトランジスタのゲート電極２５ａに交
差接続されている。
また、さらにそれぞれのチャネル領域２７ｇ、２７ｈの
端部に接続された抵抗領域２７ｅ、２７ｆは第３層目の
ポリシリコン膜に形成された一方のｐチャネルＭＯＳト
ランジスタのポリシリコン膜に形成されており、それぞ
れ少なくとも駆動ＭＯＳトランジスタのゲート電極１７
ｂ、１７ｃ上に配置されており第３図のごとき等価回路
と成っている。また、ポリシリコン膜に形成されたｐチ
ャネルＭＯＳトランジスタのソース領域２７ａ、２７ｂ
はメモリ装置内のＳｔＳ電圧の配線と共通になっている
。
端部に接続された抵抗領域２７ｅ、２７ｆは第３層目の
ポリシリコン膜に形成された一方のｐチャネルＭＯＳト
ランジスタのポリシリコン膜に形成されており、それぞ
れ少なくとも駆動ＭＯＳトランジスタのゲート電極１７
ｂ、１７ｃ上に配置されており第３図のごとき等価回路
と成っている。また、ポリシリコン膜に形成されたｐチ
ャネルＭＯＳトランジスタのソース領域２７ａ、２７ｂ
はメモリ装置内のＳｔＳ電圧の配線と共通になっている
。
さらに転送ＭＯＳトランジスタのドレイン（またはソー
ス）を形成しているｎ型不純物領域１５ａ、１５ｂ上の
絶縁膜３１，３２，３３．３４には接続孔１８ａ。
ス）を形成しているｎ型不純物領域１５ａ、１５ｂ上の
絶縁膜３１，３２，３３．３４には接続孔１８ａ。
１８ｂが開口されており、アルミニウム電極１９ａ。
１９ｂが上記ｎ型不純物領域１５ａ、１５ｂ上に接続さ
れており、データ線６，６′を形成している。
れており、データ線６，６′を形成している。
なお、ポリシリコン膜に形成されたＰチャネルＭＯＳト
ランジスタのゲート電極２５ａ、２５ｂはｎ型のポリシ
リコン膜を用いると第３図の等価回路のようにｐチャネ
ル負荷ＭＯＳトランジスタＴ、、Ｔ４とｎチャネル即動
ＭＯＳトランジスタＴ８゜Ｔ２の接続部にツェナーダイ
オードＤ工、Ｄ、が形成されるが、回路動作上問題とな
るようなことはない。また上記ゲート電極２５ａ、２５
ｂはρ型のポリシリコン膜でもよく、その場合には第４
図のごとき等価回路となる。すなはち、第４図と第３図
の異なるところはポリシリコン膜に形成したｐチャネル
負荷用ＭＯＳトランジスタのゲートの接続方法の違いで
あり、第３図のものは負荷ＭＯ３＋−ランジスタのゲー
トはｎチャネル駆動ＭＯＳトランジスタＴ１．Ｔ２のゲ
ートないしはドレインと接続されているが、第４図では
ｐチャネル負荷用ＭＯＳトランジスタＴ４．Ｔ、のゲー
トはツェナーダイオードＤ１．Ｄ２と抵抗ｒ工＋ ｒ
、の接続部に接続されている。
ランジスタのゲート電極２５ａ、２５ｂはｎ型のポリシ
リコン膜を用いると第３図の等価回路のようにｐチャネ
ル負荷ＭＯＳトランジスタＴ、、Ｔ４とｎチャネル即動
ＭＯＳトランジスタＴ８゜Ｔ２の接続部にツェナーダイ
オードＤ工、Ｄ、が形成されるが、回路動作上問題とな
るようなことはない。また上記ゲート電極２５ａ、２５
ｂはρ型のポリシリコン膜でもよく、その場合には第４
図のごとき等価回路となる。すなはち、第４図と第３図
の異なるところはポリシリコン膜に形成したｐチャネル
負荷用ＭＯＳトランジスタのゲートの接続方法の違いで
あり、第３図のものは負荷ＭＯ３＋−ランジスタのゲー
トはｎチャネル駆動ＭＯＳトランジスタＴ１．Ｔ２のゲ
ートないしはドレインと接続されているが、第４図では
ｐチャネル負荷用ＭＯＳトランジスタＴ４．Ｔ、のゲー
トはツェナーダイオードＤ１．Ｄ２と抵抗ｒ工＋ ｒ
、の接続部に接続されている。
次に第５図を用いて本実施例の製造工程について説明す
る。なお、本実施例ではメモリセルに用いられているシ
リコン基板２８内に形成されたＭＯＳトランジスタはす
べてｐ型ウェル２９内のｎチャネルＭＯＳトランジスタ
であり、メモリセル周辺回路にはツインウェルを用いた
相補型ＭＯ３（ＣＭＯ８）回路を用いているが、ｐ型ウ
ェルまたはｎ型ウェルの単一ウェル構造でもよい。また
。
る。なお、本実施例ではメモリセルに用いられているシ
リコン基板２８内に形成されたＭＯＳトランジスタはす
べてｐ型ウェル２９内のｎチャネルＭＯＳトランジスタ
であり、メモリセル周辺回路にはツインウェルを用いた
相補型ＭＯ３（ＣＭＯ８）回路を用いているが、ｐ型ウ
ェルまたはｎ型ウェルの単一ウェル構造でもよい。また
。
シリコン基板２８の導電型についてもｎ型でもＰ型でも
いずれでもよい。また、本実施例ではメモリセル部の製
造工程だけに付いて述べるが、周辺のＣＭＯ８回路の製
造方法については公知の技術を用いることができる。
いずれでもよい。また、本実施例ではメモリセル部の製
造工程だけに付いて述べるが、周辺のＣＭＯ８回路の製
造方法については公知の技術を用いることができる。
まず、比抵抗１０Ω・１程度のｎ型シリコン基盤２８内
にボロンのイオン打ち込み法と熱拡散法により不純物濃
度１０”〜１０”ｄｌｌ−”、深さ１〜５μｍのｐ型ウ
ェル２９を塑成した後、公知の選択酸化法（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ ；
ＬＯＣＯ８）により素子分離用の厚さ１００〜１１００
０ｎのシリコン酸化膜（フィールド酸化膜３０）を形成
し、続いてＭＯＳトランジスタの能動領域となる部分に
厚さ１０〜３０ｎｍのゲート酸化膜を形成する。ここで
フィールド酸化膜３０を形成する際に通常Ｎ反転防止用
のチャネルストッパ層をｐ型つェル内のフィールド酸化
膜下に形成するが、ここではそれを省略した図面を用い
ている（第５図（Ａ））。次いでフッ酸溶液を用いたウ
ェットエツチングにより上記ゲート酸化膜３１の一部に
接続孔１６ｂを開口し、ポリシリコン膜を減圧化学気相
成長法（ＬＰＣＶＤ法）により堆積しした後、リンなど
のｎ型不純物を気相拡散法により１０１９〜１０”ｃｍ
−”の量に導入し、ホトリソグラフィーとドライエツチ
ングによりゲート電極１７ａ、１７ｃ、１７ｄのパター
ンに加工し、これらのゲート電極１７ａ、１７ｃ、１７
ｄをイオン打ち込みマスクとして１０１４〜１０”（！
Ｉ−”の打ち込み量でヒ素等のｎ型不純物のイオン打ち
込みを行ない、所定のアニールにより深さ０．０５〜０
、３ μｍのｎ型不純物領域１５ｂ。
にボロンのイオン打ち込み法と熱拡散法により不純物濃
度１０”〜１０”ｄｌｌ−”、深さ１〜５μｍのｐ型ウ
ェル２９を塑成した後、公知の選択酸化法（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ ；
ＬＯＣＯ８）により素子分離用の厚さ１００〜１１００
０ｎのシリコン酸化膜（フィールド酸化膜３０）を形成
し、続いてＭＯＳトランジスタの能動領域となる部分に
厚さ１０〜３０ｎｍのゲート酸化膜を形成する。ここで
フィールド酸化膜３０を形成する際に通常Ｎ反転防止用
のチャネルストッパ層をｐ型つェル内のフィールド酸化
膜下に形成するが、ここではそれを省略した図面を用い
ている（第５図（Ａ））。次いでフッ酸溶液を用いたウ
ェットエツチングにより上記ゲート酸化膜３１の一部に
接続孔１６ｂを開口し、ポリシリコン膜を減圧化学気相
成長法（ＬＰＣＶＤ法）により堆積しした後、リンなど
のｎ型不純物を気相拡散法により１０１９〜１０”ｃｍ
−”の量に導入し、ホトリソグラフィーとドライエツチ
ングによりゲート電極１７ａ、１７ｃ、１７ｄのパター
ンに加工し、これらのゲート電極１７ａ、１７ｃ、１７
ｄをイオン打ち込みマスクとして１０１４〜１０”（！
Ｉ−”の打ち込み量でヒ素等のｎ型不純物のイオン打ち
込みを行ない、所定のアニールにより深さ０．０５〜０
、３ μｍのｎ型不純物領域１５ｂ。
１５ｄを形成する（第５図（Ｂ））。次にシリコン酸化
膜３２をＬＰＣＶＤ法により５０〜５０゜ｎｍの厚さに
堆積し、接続孔２４ｂを開口し、続いて第２層目のポリ
シリコン膜を堆積し、ホトリソグラフィとドライエツチ
ングによりｐチャネルＭＯＳトランジスタのゲート電極
２５ａ、２５ｂのパターンに加工する（第５図（Ｃ））
。次に、厚さ５〜５０ ｎ ｍのＳｉｏ２膜等の＃＠縁
膜３３をＬＰＣＶＤ法により堆積し、所定のアニールを
施した後、接続孔２６ａを開口した後、ＬＰＣＶＤ法に
より第３層目のポリシリコン膜を１０〜１１００ｎの厚
さに堆積し、ホトリソグラフィとドライエツチングによ
りｐチャネルＭｏＳトランジスタのソース、ドレイン、
チャンネル領域のパターンに加工し、ホトレジストをイ
オン打ち込みのマスクにしてＢＦ２イオンを１５〜５０
ｋａＶのエネルギーで１ ｘ １０”〜１ｘ１０°ｃ
ｍ−”の打ち込み量でソース・ドレインを形成するため
のイオン打ち込みを行なう。なお、ｐチャネルＭｏＳト
ランジスタのゲート絶縁膜３３はゲート電極２５ａ。
膜３２をＬＰＣＶＤ法により５０〜５０゜ｎｍの厚さに
堆積し、接続孔２４ｂを開口し、続いて第２層目のポリ
シリコン膜を堆積し、ホトリソグラフィとドライエツチ
ングによりｐチャネルＭＯＳトランジスタのゲート電極
２５ａ、２５ｂのパターンに加工する（第５図（Ｃ））
。次に、厚さ５〜５０ ｎ ｍのＳｉｏ２膜等の＃＠縁
膜３３をＬＰＣＶＤ法により堆積し、所定のアニールを
施した後、接続孔２６ａを開口した後、ＬＰＣＶＤ法に
より第３層目のポリシリコン膜を１０〜１１００ｎの厚
さに堆積し、ホトリソグラフィとドライエツチングによ
りｐチャネルＭｏＳトランジスタのソース、ドレイン、
チャンネル領域のパターンに加工し、ホトレジストをイ
オン打ち込みのマスクにしてＢＦ２イオンを１５〜５０
ｋａＶのエネルギーで１ ｘ １０”〜１ｘ１０°ｃ
ｍ−”の打ち込み量でソース・ドレインを形成するため
のイオン打ち込みを行なう。なお、ｐチャネルＭｏＳト
ランジスタのゲート絶縁膜３３はゲート電極２５ａ。
２５ｂのポリシリコン膜表面を熱酸化したＳｉＯ。
膜でもよく、またシリコン窒化膜（Ｓｉ３Ｎ４膜）やＳ
ｉＯ２とＳｉ、Ｎ４膜の複合膜でもよい。さら番ど第３
層のポリシリコン膜へイオン打ち込みを行なうときには
ポリシリコン膜表面に５〜２０ｎｍ程度のＳｉＯ２膜が
あるとよい（第５図（Ｄ））。次にホトレジスト３５を
イオン打ち込みのマスクにしてＢＦ、イオンを１５〜５
０ＫｅＶのエネルギーで１ ｘ １０” 〜５ ｘ １
０”ａｍ−”の打ち込み量でイオン打ち込みを行ない所
定のアニールを施し、ｐチャネルＭｏＳトランジスタの
ソース領域２７ｄ、ドレイン領域２７ａ、チャネル領域
２７ｈを形成する。なおこのときチャネル領域２７ｈと
ドレイン領域２７ａの間には抵抗領域２７ｆが形成され
ている（第５図（Ｅ））。次ぎに厚さ１０〜１００ｎＩ
ｌのＳ ｉｏ２膜と厚さ１００〜１１０００ｎのリンを
含んだＳｉｎ、Ｉ！Ｉ３４をＣＶＤ法により堆積し、続
いて回転塗布によるＳ ＯＧ （５ｐｉｎ Ｏｎ Ｇｌ
ａｓｓ）膜を５０〜５００ｎ鵬の厚さに塗布し、所定の
アニールを施しメモリセル内の段差を緩和し、接続口１
８ｂをホトリソグラフィとドライエツチングにより開口
し、スパッタリングによりアルミニウム膜を０．１〜２
μｍの厚さに堆積し、ホトリソグラフィとドライエツチ
ングによりアルミニウム電極１９ｂのパターンに加工す
る（第５図（Ｆ））。
ｉＯ２とＳｉ、Ｎ４膜の複合膜でもよい。さら番ど第３
層のポリシリコン膜へイオン打ち込みを行なうときには
ポリシリコン膜表面に５〜２０ｎｍ程度のＳｉＯ２膜が
あるとよい（第５図（Ｄ））。次にホトレジスト３５を
イオン打ち込みのマスクにしてＢＦ、イオンを１５〜５
０ＫｅＶのエネルギーで１ ｘ １０” 〜５ ｘ １
０”ａｍ−”の打ち込み量でイオン打ち込みを行ない所
定のアニールを施し、ｐチャネルＭｏＳトランジスタの
ソース領域２７ｄ、ドレイン領域２７ａ、チャネル領域
２７ｈを形成する。なおこのときチャネル領域２７ｈと
ドレイン領域２７ａの間には抵抗領域２７ｆが形成され
ている（第５図（Ｅ））。次ぎに厚さ１０〜１００ｎＩ
ｌのＳ ｉｏ２膜と厚さ１００〜１１０００ｎのリンを
含んだＳｉｎ、Ｉ！Ｉ３４をＣＶＤ法により堆積し、続
いて回転塗布によるＳ ＯＧ （５ｐｉｎ Ｏｎ Ｇｌ
ａｓｓ）膜を５０〜５００ｎ鵬の厚さに塗布し、所定の
アニールを施しメモリセル内の段差を緩和し、接続口１
８ｂをホトリソグラフィとドライエツチングにより開口
し、スパッタリングによりアルミニウム膜を０．１〜２
μｍの厚さに堆積し、ホトリソグラフィとドライエツチ
ングによりアルミニウム電極１９ｂのパターンに加工す
る（第５図（Ｆ））。
本実施例によれば駆動ＭＯＳトランジスタのゲート電極
と負荷ＭＯＳトランジスタのゲート電極との間に容量素
子が形成でき、ソフトエラー耐性の高いスタティック型
ランダムアクセスメモリ装置を提供することができる。
と負荷ＭＯＳトランジスタのゲート電極との間に容量素
子が形成でき、ソフトエラー耐性の高いスタティック型
ランダムアクセスメモリ装置を提供することができる。
さらに本実施例によれば、ｐチャネルの負荷ＭＯＳトラ
ンジスタのゲート電極とドレイン端部の抵抗領域に電界
効果をもたらす駆動ＭＯＳトランジスタのゲート電極と
は同電位であるため負荷ＭｏＳトランジスタの駆動能力
が増し、動作時のソフトエラー耐性やリテンション特性
が向上できる。
ンジスタのゲート電極とドレイン端部の抵抗領域に電界
効果をもたらす駆動ＭＯＳトランジスタのゲート電極と
は同電位であるため負荷ＭｏＳトランジスタの駆動能力
が増し、動作時のソフトエラー耐性やリテンション特性
が向上できる。
実施例２
本実施例は実施例１におけるスタティック型ランダムア
クセスメモリセルで、メモリセル内のポリシリコン膜に
形成したｐチャネルＭｏＳトランジスタのソース、チャ
ネル、ドレイン領域を第２層目のポリシリコン膜に形成
し、ゲート電極を第３層目のポリシリコン膜に形成した
ものである。
クセスメモリセルで、メモリセル内のポリシリコン膜に
形成したｐチャネルＭｏＳトランジスタのソース、チャ
ネル、ドレイン領域を第２層目のポリシリコン膜に形成
し、ゲート電極を第３層目のポリシリコン膜に形成した
ものである。
第６図は本実施例によるスタティック型ランダムアクセ
スメモリセルの断面図である。同図において、ｎチャン
ネル転送用および駆動用ＭＯＳトランジスタ上に堆積さ
れたＳｉＯ□膜３２膜上２は第２層目のポリシリコン膜
から成るｐチャネルＭＯＳトランジスタのソース領域３
９ａ、ドレイン領域３９ｄ、チャネル領域３９ｈが形成
されており、また、チャネル領域３９ｈとドレイン領域
３９ｄとの間には同一のポリシリコン膜から成る抵抗領
域３９ｆが形成されており、さらにその上部には。
スメモリセルの断面図である。同図において、ｎチャン
ネル転送用および駆動用ＭＯＳトランジスタ上に堆積さ
れたＳｉＯ□膜３２膜上２は第２層目のポリシリコン膜
から成るｐチャネルＭＯＳトランジスタのソース領域３
９ａ、ドレイン領域３９ｄ、チャネル領域３９ｈが形成
されており、また、チャネル領域３９ｈとドレイン領域
３９ｄとの間には同一のポリシリコン膜から成る抵抗領
域３９ｆが形成されており、さらにその上部には。
絶縁膜３３を介して第３層目のポリシリコン膜から成る
ゲート電極４０ｂが形成さている。
ゲート電極４０ｂが形成さている。
本実施例によればｐチャネルＭＯＳトランジスタのソー
ス、ドレイン領域をゲート電極をマスクにしたイオン打
ち込みにより自己整合的に形成することができるため製
造工程が簡単になり、生産コストを低減することが出来
る。
ス、ドレイン領域をゲート電極をマスクにしたイオン打
ち込みにより自己整合的に形成することができるため製
造工程が簡単になり、生産コストを低減することが出来
る。
実施例３
本実施例は実施例１における抵抗領域の配置方法に関し
、別の方法を示すものである。第７図、第８図及び第９
図はそれぞれ本実施例によるスタティック型ランダムア
クセスメモリセルの平面図、断面図及び等価回路を示す
ものである。第７図及び第８図においてポリシリコン膜
に形成されたＰチャネルＭＯＳトランジスタのドレイン
領域２３ｇ。
、別の方法を示すものである。第７図、第８図及び第９
図はそれぞれ本実施例によるスタティック型ランダムア
クセスメモリセルの平面図、断面図及び等価回路を示す
ものである。第７図及び第８図においてポリシリコン膜
に形成されたＰチャネルＭＯＳトランジスタのドレイン
領域２３ｇ。
２３ｈとチャンネル領域２３ｃ、２３ｄの間に形成され
た抵抗領域２３ｅ、２３ｆは上記ｐチ、ヤネルＭｏＳト
ランジスタのドレインと同電位に有る駆動ＭＯＳトラン
ジスタのゲート電極１７ｂ、１７ｃ上に配置されており
、これらのゲート電極の電界の影響を受けて、上記抵抗
領域２３ｅ、２３ｆの導電率が変調される。従ってメモ
リセルの等価回路は第９図に示したようにゲートとドレ
インが共通な抵抗素子がｐチャネルＭｏＳトランジスタ
のドレインに接続される。
た抵抗領域２３ｅ、２３ｆは上記ｐチ、ヤネルＭｏＳト
ランジスタのドレインと同電位に有る駆動ＭＯＳトラン
ジスタのゲート電極１７ｂ、１７ｃ上に配置されており
、これらのゲート電極の電界の影響を受けて、上記抵抗
領域２３ｅ、２３ｆの導電率が変調される。従ってメモ
リセルの等価回路は第９図に示したようにゲートとドレ
インが共通な抵抗素子がｐチャネルＭｏＳトランジスタ
のドレインに接続される。
本実施例によると“高”レベルに有る記憶ノードに接続
されているオン状態にあるポリシリコン膜に形成された
ｐチャネルの負荷ＭｏＳトランジスタのドレイン領域に
接続された抵抗領域は導電率が変調されて大きくなって
いるために、抵抗成分の影響が小さく、電源電圧が低下
してもこの抵抗成分の影響でメモリセルの情報が反転し
てしまうことがなく、しかもメモリセルのリーク電流を
低減することができる。
されているオン状態にあるポリシリコン膜に形成された
ｐチャネルの負荷ＭｏＳトランジスタのドレイン領域に
接続された抵抗領域は導電率が変調されて大きくなって
いるために、抵抗成分の影響が小さく、電源電圧が低下
してもこの抵抗成分の影響でメモリセルの情報が反転し
てしまうことがなく、しかもメモリセルのリーク電流を
低減することができる。
本発明によれば、積層化された絶縁ゲート型電界効果ト
ランジスタを有する完全０ＭＯ８型の半導体装置におい
て、２導電型の絶縁ゲート型電界効果トランジスタのソ
ース、ドレイン領域、チャネル領域及びゲート電極はシ
リコン基板に形成された第１導電型の絶縁ゲート型電界
効果トランジスタより上部に形成されており、しかもド
レイン領域とチャネル領域の間には第１導電型の絶縁ゲ
ート型電界効果トランジスタのゲート電極上に配置され
た抵抗領域が設けられているために、上記第１導電型の
Ｍ縁ゲート型電界効果トランジスタのゲート電極の電界
の影響により、上記第２導電型の絶縁ゲート型電界効果
トランジスタの導電率が大きくなり微細な面積で、しか
もリーク電流が小さく、低電圧動作が可能な装置が構成
できる。
ランジスタを有する完全０ＭＯ８型の半導体装置におい
て、２導電型の絶縁ゲート型電界効果トランジスタのソ
ース、ドレイン領域、チャネル領域及びゲート電極はシ
リコン基板に形成された第１導電型の絶縁ゲート型電界
効果トランジスタより上部に形成されており、しかもド
レイン領域とチャネル領域の間には第１導電型の絶縁ゲ
ート型電界効果トランジスタのゲート電極上に配置され
た抵抗領域が設けられているために、上記第１導電型の
Ｍ縁ゲート型電界効果トランジスタのゲート電極の電界
の影響により、上記第２導電型の絶縁ゲート型電界効果
トランジスタの導電率が大きくなり微細な面積で、しか
もリーク電流が小さく、低電圧動作が可能な装置が構成
できる。
特にＣＭＯ５型のスタティック型ランダムアクセスメモ
リ装置を構成する場合微細な面積で、しかもリーク電流
が小さく、低電圧動作が可能でα線の照射によるソフト
エラーの耐性を有したスタティック型ランダムアクセス
メモリ装置を提供することができる。
リ装置を構成する場合微細な面積で、しかもリーク電流
が小さく、低電圧動作が可能でα線の照射によるソフト
エラーの耐性を有したスタティック型ランダムアクセス
メモリ装置を提供することができる。
第１図、第７図は本発明の実施例の平面図、第２図、第
５図、第６図、第８図は本発明の実施例の断面図、第３
図、第４図、第９図は本発明の等価回路図、第１０図は
従来の半導体メモリの平面図、第１１図は従来の半導体
メモリの断面図、第１２図は従来の半導体メモリの等価
回路図である。 ｌａ、 ｌｂ、 ｌｃ、 ｌｄ、 ｌｅ、 １５ａ、
１５ｂ、 １５ｃ、 １５ｄ、 １５ｅ、 １５ｆ、
１５ｇ：ｎ型不純物領域、 ２ａ、２ｂ、７ａ、７ｂ、７ｃ、７ｄ、１６ａ、１６ｂ
、１６ｃ、１６ｄ、１６ｅ、２０ａ。 ２０ｂ、２２ａ、２２ｂ、２４ａ、２４ｂ、２６ａ、２
６ｂ ：接続孔、３：ワード線、 ４ａ、４ｂ、４ｃ、１７ａ、１７ｂ、１７ｃ、１７ｄ：
ゲート電極、５ａ 、 ５ｂ ：ポリシリコンＰチャネ
ルＭＯＳトランジスタのドレイン領域、 ５ｃ：ポリシリコンｐチャネルＭＯＳトランジスタのソ
ース領域（共通ソース）、 ５ｄ、５ｅ：ポリシリコンｐチャネルＭＯＳトランジス
タのチャネル領域。 ６．６’：データ線。 ８ａ、８ｂ、８ｃ、８ｄ、１９ａ、１９ｂニアルミニウ
ム電極、９．２８：ｎ型シリコン基盤、 １０．２９：ｐ型ウェル、 １１．３０：フィールド酸化膜、 １２．３１：ゲート酸化膜、 １４．３２，３４：シリコン酸化膜（Ｓ １０２）、１
３．３３：維林膜。 ２１ａ、２１ｂ、２５ａ、２５ｂ、４０ｂ：ボリシリコ
ンｐチャネルＭＯＳトランジスタのゲート電極、 ２３ａ、２３ｂ、２７ａ、２７ｂ、３９ａ、３９ｂ：ポ
リシリコンｐチャネルＭＯＳトランジスタのソース領域
、 ２３ｃ、２３ｄ、２７ｇ、２７ｈ、３９ｈ：ポリシリコ
ンｐチャネルＭＯＳトランジスタのチャネル領域、 ２３ｈ、２３ｇ、２７ｃ、２７ｄ、３９ｄ：ポリシリコ
ンｐチャネルＭＯＳトランジスタのドレイン領域、 ２３ｅ、 ２３ｆ、 ２７ｅ、 ２７ｆ、 ３９ｄ ：
抵抗領域、３５．３６：ホトレジス１〜．３６，３８：
ボロンイオン。
５図、第６図、第８図は本発明の実施例の断面図、第３
図、第４図、第９図は本発明の等価回路図、第１０図は
従来の半導体メモリの平面図、第１１図は従来の半導体
メモリの断面図、第１２図は従来の半導体メモリの等価
回路図である。 ｌａ、 ｌｂ、 ｌｃ、 ｌｄ、 ｌｅ、 １５ａ、
１５ｂ、 １５ｃ、 １５ｄ、 １５ｅ、 １５ｆ、
１５ｇ：ｎ型不純物領域、 ２ａ、２ｂ、７ａ、７ｂ、７ｃ、７ｄ、１６ａ、１６ｂ
、１６ｃ、１６ｄ、１６ｅ、２０ａ。 ２０ｂ、２２ａ、２２ｂ、２４ａ、２４ｂ、２６ａ、２
６ｂ ：接続孔、３：ワード線、 ４ａ、４ｂ、４ｃ、１７ａ、１７ｂ、１７ｃ、１７ｄ：
ゲート電極、５ａ 、 ５ｂ ：ポリシリコンＰチャネ
ルＭＯＳトランジスタのドレイン領域、 ５ｃ：ポリシリコンｐチャネルＭＯＳトランジスタのソ
ース領域（共通ソース）、 ５ｄ、５ｅ：ポリシリコンｐチャネルＭＯＳトランジス
タのチャネル領域。 ６．６’：データ線。 ８ａ、８ｂ、８ｃ、８ｄ、１９ａ、１９ｂニアルミニウ
ム電極、９．２８：ｎ型シリコン基盤、 １０．２９：ｐ型ウェル、 １１．３０：フィールド酸化膜、 １２．３１：ゲート酸化膜、 １４．３２，３４：シリコン酸化膜（Ｓ １０２）、１
３．３３：維林膜。 ２１ａ、２１ｂ、２５ａ、２５ｂ、４０ｂ：ボリシリコ
ンｐチャネルＭＯＳトランジスタのゲート電極、 ２３ａ、２３ｂ、２７ａ、２７ｂ、３９ａ、３９ｂ：ポ
リシリコンｐチャネルＭＯＳトランジスタのソース領域
、 ２３ｃ、２３ｄ、２７ｇ、２７ｈ、３９ｈ：ポリシリコ
ンｐチャネルＭＯＳトランジスタのチャネル領域、 ２３ｈ、２３ｇ、２７ｃ、２７ｄ、３９ｄ：ポリシリコ
ンｐチャネルＭＯＳトランジスタのドレイン領域、 ２３ｅ、 ２３ｆ、 ２７ｅ、 ２７ｆ、 ３９ｄ ：
抵抗領域、３５．３６：ホトレジス１〜．３６，３８：
ボロンイオン。
Claims (1)
- 【特許請求の範囲】 １、基板に第１導電型の第１の絶縁ゲート型電界効果型
トランジスタ形成し、上記第１の絶縁ゲート型電界効果
型トランジスタ上に第２導電型の第２の絶縁ゲート型電
界効果トランジスタを積層した相補形絶縁ゲート型電界
効果型トランジスタを含む半導体装置において、上記第
２の絶縁ゲート型電界効果トランジ スタは上記第１の絶縁ゲート電界効果型トランジスタ上
に第１の絶縁膜を介して形成され、かつソース、ドレイ
ン、チャネル領域、上記ドレイン領域とチャネル領域の
間にドレイン領域の不純物濃度より低い濃度で第２導電
型型の不純物が添加されているかもしくは不純物が全く
添加されていない第１の抵抗領域を有する第１の導電膜
と、ゲート絶縁膜となる第２の絶縁膜と、ゲート電極と
なる第２の導電膜とが順に形成された層よりなることを
特徴とする半導体装置。 ２、請求項第１記載において、上記第２の絶縁ゲート型
電界効果トランジスタの第１の抵抗領域は上記第１の絶
縁ゲート型電界効果トランジスタのゲート電極上に位置
されていることを特徴とする半導体装置。 ３、相補型絶縁ゲート型電界、効果型トランジスタを用
いたフリップフロップ回路を含むスタティック型ランダ
ムアクセスメモリセルを有する半導体記憶装置において
、 基板に第１導電型の第１の絶縁ゲート電界効果型トラン
ジスと第２の絶縁ゲート電界効果トランジスをそれぞれ
２個有し、上記第１の絶縁ゲート電界効果トランジスタ
の少なくとも１個の上に、第１の絶縁膜を介して、ソー
ス、ドレイン、チャネル領域を有し、上記ドレイン領域
とチャネル領域の間にドレイン領域の不純物濃度より低
い濃度で第２導電型型の不純物が添加されているかもし
くは不純物が全く添加されていない第１の抵抗領域を有
する第１の導電膜と、ゲート絶縁膜となる第２の絶縁膜
と、ゲート電極となる第２の導電膜とを有する第２導電
型の第３の絶縁ゲート型電界効果トランジスタを形成し
てなることを特徴とする半導体記憶装置。 ４、請求項第３記載において、上記第３の絶縁ゲート型
電界効果トランジスタの少なくとも第１の抵抗領域は上
記第１の絶縁ゲート型電界効果トランジスタのゲート電
極上に位置されていることを特徴とする半導体記憶装置
。 ５、請求項第３記載において、上記第２の導電膜は第１
の導電膜より上層に位置し、第２の絶縁膜は上記第１の
導電膜と第２の導電膜との間に位置されていることを特
徴とする半導体記憶装置。 ６、請求項第３記載において、上記第１及び第２の導電
膜は、多結晶シリコンよりなることを特徴とする半導体
記憶装置。 ７、請求項第３記載において、上記第１の絶縁ゲート型
電界効果トランジスタは駆動用ＭＯＳトランジスタであ
り、上記第２の絶縁ゲート型電界効果トランジスタは転
送用ＭＯＳトランジスタであり、上記第３の絶縁ゲート
型電界効果トランジスタは負荷用のＭＯＳトランジスタ
であることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070683A JP2825520B2 (ja) | 1989-03-24 | 1989-03-24 | 半導体装置 |
| US07/497,182 US5034797A (en) | 1989-03-24 | 1990-03-22 | Semiconductor memory devices having stacked polycrystalline silicon transistors |
| KR1019900003980A KR0161520B1 (ko) | 1989-03-24 | 1990-03-24 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070683A JP2825520B2 (ja) | 1989-03-24 | 1989-03-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250373A true JPH02250373A (ja) | 1990-10-08 |
| JP2825520B2 JP2825520B2 (ja) | 1998-11-18 |
Family
ID=13438692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1070683A Expired - Lifetime JP2825520B2 (ja) | 1989-03-24 | 1989-03-24 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5034797A (ja) |
| JP (1) | JP2825520B2 (ja) |
| KR (1) | KR0161520B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04274363A (ja) * | 1991-03-01 | 1992-09-30 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452247A (en) * | 1989-12-20 | 1995-09-19 | Fujitsu Limited | Three-dimensional static random access memory device for avoiding disconnection among transistors of each memory cell |
| JPH0770624B2 (ja) * | 1990-06-22 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
| JP3057757B2 (ja) * | 1990-11-29 | 2000-07-04 | 日産自動車株式会社 | トランジスタ |
| US5930608A (en) * | 1992-02-21 | 1999-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity |
| EP0504006B1 (en) * | 1991-03-08 | 2000-07-12 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
| JP3015186B2 (ja) * | 1991-03-28 | 2000-03-06 | 三菱電機株式会社 | 半導体記憶装置とそのデータの読み出しおよび書き込み方法 |
| US5241206A (en) * | 1991-07-03 | 1993-08-31 | Micron Technology, Inc. | Self-aligned vertical intrinsic resistance |
| US5273924A (en) * | 1991-08-30 | 1993-12-28 | Micron Technology, Inc. | Method for forming an SRAM by minimizing diffusion of conductivity enhancing impurities from one region of a polysilicon layer to another region |
| US5236856A (en) * | 1991-08-30 | 1993-08-17 | Micron Technology, Inc. | Method for minimizing diffusion of conductivity enhancing impurities from one region of polysilicon layer to another region and a semiconductor device produced according to the method |
| US5243203A (en) * | 1991-11-04 | 1993-09-07 | Motorola, Inc. | Compact transistor pair layout and method thereof |
| US5273921A (en) * | 1991-12-27 | 1993-12-28 | Purdue Research Foundation | Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor |
| JPH05335489A (ja) * | 1992-06-02 | 1993-12-17 | Nec Corp | 半導体装置 |
| US5404326A (en) * | 1992-06-30 | 1995-04-04 | Sony Corporation | Static random access memory cell structure having a thin film transistor load |
| US5348903A (en) * | 1992-09-03 | 1994-09-20 | Motorola Inc. | Process for fabricating a semiconductor memory cell having thin-film driver transistors overlapping dual wordlines |
| EP1154488B1 (en) * | 1992-09-04 | 2003-05-07 | Mitsubishi Denki Kabushiki Kaisha | A semiconductor memory device |
| US5330929A (en) * | 1992-10-05 | 1994-07-19 | Motorola, Inc. | Method of making a six transistor static random access memory cell |
| US5411909A (en) * | 1993-02-22 | 1995-05-02 | Micron Technology, Inc. | Method of forming a planar thin film transistor |
| US5422499A (en) * | 1993-02-22 | 1995-06-06 | Micron Semiconductor, Inc. | Sixteen megabit static random access memory (SRAM) cell |
| JP2689888B2 (ja) * | 1993-12-30 | 1997-12-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5525923A (en) * | 1995-02-21 | 1996-06-11 | Loral Federal Systems Company | Single event upset immune register with fast write access |
| US5547892A (en) * | 1995-04-27 | 1996-08-20 | Taiwan Semiconductor Manufacturing Company | Process for forming stacked contacts and metal contacts on static random access memory having thin film transistors |
| US5545584A (en) * | 1995-07-03 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Unified contact plug process for static random access memory (SRAM) having thin film transistors |
| US5751630A (en) * | 1996-08-29 | 1998-05-12 | Micron Technology, Inc. | SRAM cell employing substantially vertically elongated pull-up resistors |
| US5699292A (en) * | 1996-01-04 | 1997-12-16 | Micron Technology, Inc. | SRAM cell employing substantially vertically elongated pull-up resistors |
| US5808941A (en) * | 1996-01-04 | 1998-09-15 | Micron Technology, Inc. | SRAM cell employing substantially vertically elongated pull-up resistors |
| KR100204012B1 (ko) * | 1996-05-13 | 1999-06-15 | 김영환 | 고저항 부하형 스태틱램 셀 및 그 제조방법 |
| JP2000003966A (ja) * | 1998-06-15 | 2000-01-07 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2002353326A (ja) * | 2001-05-29 | 2002-12-06 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2947311C2 (de) * | 1978-11-24 | 1982-04-01 | Hitachi, Ltd., Tokyo | Integrierte Halbleiterschaltung |
| JPS5598852A (en) * | 1979-01-23 | 1980-07-28 | Nec Corp | Memory device |
| JPS60130160A (ja) * | 1983-12-19 | 1985-07-11 | Hitachi Ltd | 半導体記憶装置 |
| JPS6164166A (ja) * | 1984-09-06 | 1986-04-02 | Toshiba Corp | 半導体装置 |
| US4774203A (en) * | 1985-10-25 | 1988-09-27 | Hitachi, Ltd. | Method for making static random-access memory device |
| JPH0746702B2 (ja) * | 1986-08-01 | 1995-05-17 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS63137468A (ja) * | 1986-11-29 | 1988-06-09 | Sony Corp | 半導体集積回路装置 |
| US4782373A (en) * | 1987-09-25 | 1988-11-01 | Motorola Inc. | Self-aligned semiconductor device with non-diffusable contacts |
| US4918510A (en) * | 1988-10-31 | 1990-04-17 | Motorola, Inc. | Compact CMOS device structure |
-
1989
- 1989-03-24 JP JP1070683A patent/JP2825520B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-22 US US07/497,182 patent/US5034797A/en not_active Expired - Lifetime
- 1990-03-24 KR KR1019900003980A patent/KR0161520B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04274363A (ja) * | 1991-03-01 | 1992-09-30 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0161520B1 (ko) | 1999-02-01 |
| US5034797A (en) | 1991-07-23 |
| KR900015160A (ko) | 1990-10-26 |
| JP2825520B2 (ja) | 1998-11-18 |
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