JPH06103741B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06103741B2 JPH06103741B2 JP63164312A JP16431288A JPH06103741B2 JP H06103741 B2 JPH06103741 B2 JP H06103741B2 JP 63164312 A JP63164312 A JP 63164312A JP 16431288 A JP16431288 A JP 16431288A JP H06103741 B2 JPH06103741 B2 JP H06103741B2
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- Japan
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- flop
- flip
- pair
- node
- memory device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に負荷抵抗型スタテ
ィック半導体記憶装置に関する。
ィック半導体記憶装置に関する。
現今、スタティック半導体記憶装置（以下SRAMという）
の記憶セルは４個のMOS電界効果トランジスタと２個の
負荷抵抗から成るE/R型回路構成のものが主流を占め
る。すなわち、SRAMの多くの記憶セルは、通常、フィリ
ップ・フロップを構成する一対のMOSドライバ・トラン
ジスタと、このフィリップ・フロップと電源Vccとの間
に挿入される一対の負荷抵抗と、ワード線でゲート制御
されディジット線とこのフィリップ・フロップとの間に
挿入される一対のMOSトランスファ・ゲート・トランジ
スタとを含んで構成される。このE/R型記憶セルは本来
アクセル速度の高速化を目的として開発されたものであ
るが、従来の記憶セルはトランスファ・ゲートおよびド
ライバの両トランジスタのゲート電極を例えば、タング
ステン・ポリサイドの如き低抵抗の導電膜で全て形成す
ることによって、ワード線の遅延時間の短縮化が更には
かられている。
の記憶セルは４個のMOS電界効果トランジスタと２個の
負荷抵抗から成るE/R型回路構成のものが主流を占め
る。すなわち、SRAMの多くの記憶セルは、通常、フィリ
ップ・フロップを構成する一対のMOSドライバ・トラン
ジスタと、このフィリップ・フロップと電源Vccとの間
に挿入される一対の負荷抵抗と、ワード線でゲート制御
されディジット線とこのフィリップ・フロップとの間に
挿入される一対のMOSトランスファ・ゲート・トランジ
スタとを含んで構成される。このE/R型記憶セルは本来
アクセル速度の高速化を目的として開発されたものであ
るが、従来の記憶セルはトランスファ・ゲートおよびド
ライバの両トランジスタのゲート電極を例えば、タング
ステン・ポリサイドの如き低抵抗の導電膜で全て形成す
ることによって、ワード線の遅延時間の短縮化が更には
かられている。
しかしながら、半導体装置にあっては集積度の向上と消
費電力の低減化は常に大きな課題でありSPAMについても
決して例外ではあり得ない。従って、このE/R型記憶セ
ルにあっても集積度および低消費電力化のより一層の実
現が今日における大きな技術課題とされる。論じるまで
もなく、このE/R型記憶セルではトランジスタ素子のデ
ィメンジョンを小さくすることと負荷抵抗の値を大きく
することによって、これらの課題を同時に解決すること
が可能である。しかし、トランジスタ素子のディメンジ
ョンを小さくして行くと集積度は向上するもののフィリ
ップ・フロップのノード（Node）浮遊容量も必然的に減
少して行くので、このまま単純に負荷抵抗を大きくする
とノード電位が不安定となり、所謂ソフト・エラーによ
る誤動作が生じ易くなる。一般にこのソフト・エラーに
よる記憶内容の反転などの誤動作の発生を抑止するに
は、ノードに容量素子を付加してその保持容量を大きく
することが有効である。通常、この付加容量素子はノー
ド部直下の高不純物拡散層およびノードにつながるドラ
イバ・トランジスタのゲート電極を覆うように配置され
る絶縁膜と導電膜の積層体によって形成される。この絶
縁膜には誘電率の高いシリコン酸化膜（SiO2）または窒
化膜（Si3N4）を単独または複合で用いるのが通常であ
る。
費電力の低減化は常に大きな課題でありSPAMについても
決して例外ではあり得ない。従って、このE/R型記憶セ
ルにあっても集積度および低消費電力化のより一層の実
現が今日における大きな技術課題とされる。論じるまで
もなく、このE/R型記憶セルではトランジスタ素子のデ
ィメンジョンを小さくすることと負荷抵抗の値を大きく
することによって、これらの課題を同時に解決すること
が可能である。しかし、トランジスタ素子のディメンジ
ョンを小さくして行くと集積度は向上するもののフィリ
ップ・フロップのノード（Node）浮遊容量も必然的に減
少して行くので、このまま単純に負荷抵抗を大きくする
とノード電位が不安定となり、所謂ソフト・エラーによ
る誤動作が生じ易くなる。一般にこのソフト・エラーに
よる記憶内容の反転などの誤動作の発生を抑止するに
は、ノードに容量素子を付加してその保持容量を大きく
することが有効である。通常、この付加容量素子はノー
ド部直下の高不純物拡散層およびノードにつながるドラ
イバ・トランジスタのゲート電極を覆うように配置され
る絶縁膜と導電膜の積層体によって形成される。この絶
縁膜には誘電率の高いシリコン酸化膜（SiO2）または窒
化膜（Si3N4）を単独または複合で用いるのが通常であ
る。
しかしながら、従来の記憶セルではトランスファ・ゲー
トおよびドライバ双方のゲート電極は、例えば同質のタ
ングステン・ポリサイドから成り、上面に何れも高融点
金属のシリサイド膜を露出しているので、良質のシリコ
ン酸化膜（SiO2）を形成することが難しい。従って、容
量素子に必要な絶縁耐圧の良好な酸化薄膜を得ることが
できないので、記憶装置の高集積化および低消費電力化
に伴うソフト・エラーによる記憶セルの誤動作の課題を
完全には解決することができない。
トおよびドライバ双方のゲート電極は、例えば同質のタ
ングステン・ポリサイドから成り、上面に何れも高融点
金属のシリサイド膜を露出しているので、良質のシリコ
ン酸化膜（SiO2）を形成することが難しい。従って、容
量素子に必要な絶縁耐圧の良好な酸化薄膜を得ることが
できないので、記憶装置の高集積化および低消費電力化
に伴うソフト・エラーによる記憶セルの誤動作の課題を
完全には解決することができない。
本発明の目的は、上記の情況に鑑み、ソフト・エラーに
よる誤動作を生じることなく高集積化および低消費電力
化をはかり得る構造のスタティック記憶セルを備えた半
導体記憶装置を提供することである。
よる誤動作を生じることなく高集積化および低消費電力
化をはかり得る構造のスタティック記憶セルを備えた半
導体記憶装置を提供することである。
本発明によれば、半導体記憶装置の半導体基板上に形成
される記憶セルは、フィリップ・フロップを構成する一
対のMOSドライブ・トランジスタと前記フィリップ・フ
ロップと電源との間に挿入される一対の負荷抵抗と前記
フィリップ・フロップとワード線およびディジット線と
の間に挿入される一対のMOSトランスファ・ゲート・ト
ランジスタと前記一対のMOSドライブ・トランジスタの
ゲート電極と接地電位との間にそれぞれ挿入される容量
素子とを含んで成り、前記容量素子は前記フィリップ・
フロップのノード・コンタクトのコンタクト孔壁に設け
られる誘電体膜により形成されることを含んで構成され
る。
される記憶セルは、フィリップ・フロップを構成する一
対のMOSドライブ・トランジスタと前記フィリップ・フ
ロップと電源との間に挿入される一対の負荷抵抗と前記
フィリップ・フロップとワード線およびディジット線と
の間に挿入される一対のMOSトランスファ・ゲート・ト
ランジスタと前記一対のMOSドライブ・トランジスタの
ゲート電極と接地電位との間にそれぞれ挿入される容量
素子とを含んで成り、前記容量素子は前記フィリップ・
フロップのノード・コンタクトのコンタクト孔壁に設け
られる誘電体膜により形成されることを含んで構成され
る。
以下図面を参照して本発明を詳細に説明する。
第１図および第２図はそれぞれ本発明の一実施例を示す
スタティック・ランダム記憶セルの平面図およびその等
価接続回路図である。本実施例によれば、本発明記憶装
置の記憶セルは、Ｎ型拡散層2aまたは2bをそれぞれのソ
ース，ドレインとし、ドレイン（またはソース）をそれ
ぞれディジット線Ｄおよびに、また、ソース（または
ドレイン）をそれぞれノード・コンタクトN1およびN2に
接続すると共にゲート電極を一つのワード線Ｗに共通接
続する一対のMOSトランスファ・ゲート・トランジスタQ
1,Q2と、Ｎ型拡散層2bまたは2cをそれぞれのソース，ド
レインとし、ドレインをそれぞれノード・コンタクトN1
およびN2に、また、ソースを共通接地すると共にゲート
電極をノード・コンタクトN2およびN1に互いに交差接続
してフリップ・フロップを構成する一対のMOSドライバ
・トランジスタQ3,Q4と、ノード・コンタクトN1,N2のコ
ンタクト孔内のＮ型拡散層2a,2bと接地線（第３層の多
結晶シリコン層）６との間にそれぞれ形成される誘電体
膜から成る接地容量C1,C2と、電源（Vcc）線（第２層の
多結晶シリコン層）８を介しリード・コンタクトN1,N2
と電源（Vcc）との間にそれぞれ接続される高抵抗の負
荷抵抗（第２層の多結晶シリコン層）R1,R2とを含む。
ここで、Ｇは例えばタングステン・ポリサイドから成る
ゲート・ポリサイド層、6a,6bは接地線用コンタクトを
それぞれ示す。また、デジット線（アルミ膜）D,は図
面の複雑さを避けるため平面図（第１図）からは全て除
去されデジット線用コンタクト9a,9bのみがそれぞれ示
されている。
スタティック・ランダム記憶セルの平面図およびその等
価接続回路図である。本実施例によれば、本発明記憶装
置の記憶セルは、Ｎ型拡散層2aまたは2bをそれぞれのソ
ース，ドレインとし、ドレイン（またはソース）をそれ
ぞれディジット線Ｄおよびに、また、ソース（または
ドレイン）をそれぞれノード・コンタクトN1およびN2に
接続すると共にゲート電極を一つのワード線Ｗに共通接
続する一対のMOSトランスファ・ゲート・トランジスタQ
1,Q2と、Ｎ型拡散層2bまたは2cをそれぞれのソース，ド
レインとし、ドレインをそれぞれノード・コンタクトN1
およびN2に、また、ソースを共通接地すると共にゲート
電極をノード・コンタクトN2およびN1に互いに交差接続
してフリップ・フロップを構成する一対のMOSドライバ
・トランジスタQ3,Q4と、ノード・コンタクトN1,N2のコ
ンタクト孔内のＮ型拡散層2a,2bと接地線（第３層の多
結晶シリコン層）６との間にそれぞれ形成される誘電体
膜から成る接地容量C1,C2と、電源（Vcc）線（第２層の
多結晶シリコン層）８を介しリード・コンタクトN1,N2
と電源（Vcc）との間にそれぞれ接続される高抵抗の負
荷抵抗（第２層の多結晶シリコン層）R1,R2とを含む。
ここで、Ｇは例えばタングステン・ポリサイドから成る
ゲート・ポリサイド層、6a,6bは接地線用コンタクトを
それぞれ示す。また、デジット線（アルミ膜）D,は図
面の複雑さを避けるため平面図（第１図）からは全て除
去されデジット線用コンタクト9a,9bのみがそれぞれ示
されている。
上記実施例から明らかなように、本発明によれば、ノー
ド・コンタクトN1,N2のコンタクト孔の孔壁が接地容量C
1,C2の形成場所に直接利用される。すなわち、接地容量
素子は従来のように基板上の薄膜によらずノード・コン
タクト孔内の薄膜を用い全くの独立工程で形成される。
従って、容量素子が必要とする絶縁耐圧の良好な誘電体
膜を容易に得ることができ、また、それぞれのノードに
直接付加することができるので、記憶装置の高集積化お
よび低消費電力化に伴うソフト・エラーによる記憶セル
の誤動作問題を容易に解決することができる。
ド・コンタクトN1,N2のコンタクト孔の孔壁が接地容量C
1,C2の形成場所に直接利用される。すなわち、接地容量
素子は従来のように基板上の薄膜によらずノード・コン
タクト孔内の薄膜を用い全くの独立工程で形成される。
従って、容量素子が必要とする絶縁耐圧の良好な誘電体
膜を容易に得ることができ、また、それぞれのノードに
直接付加することができるので、記憶装置の高集積化お
よび低消費電力化に伴うソフト・エラーによる記憶セル
の誤動作問題を容易に解決することができる。
第３図は上記平面図の第１図を線Ａ−Ａ′に沿って切断
した場合に現われるノード・コンタクト部の断面構造図
である。この第３図には一方のノード・コンタクトN1の
断面図のみが示されているが他方のノード・コンタクト
N2の断面構造もこれと全く同じである。これによれば、
MOSトランスファ・ゲート・トランジスタQ1のソース
（またはドレイン）を形成するＮ型拡散層2aと接触する
ようにノード・コンタクトN1のコンタクト孔に延ばされ
た、第２層の多結晶シリコン層から成る負荷抵抗R1上に
は、薄いシリコン窒化膜５から成る誘電体膜が形成さ
れ、更に第３層の多結晶シリコン層から名る接地線６
が、ノード・コンタクトN1,N2をそれぞれ覆うように配
置形成されてこの薄いシリコン窒化膜５と接触せしめら
れる。ここで、1,3およびＧはそれぞれＰ型シリコン基
板、フィールド絶縁膜およびゲート・ポリサイド層を示
し、また、４および７はそれぞれノード・コンタクト
N1,N2のコンタクト孔を開孔する厚さ1.5μｍ程度の厚い
層間絶縁膜および接地線６とデジット線（アルミ線）D,
とを相互絶縁する層間絶縁膜である。この構造では薄
いシリコン窒化膜５が容量素子C1,C2の誘電体膜として
機能する。つぎに、この構造の作り方を説明する。
した場合に現われるノード・コンタクト部の断面構造図
である。この第３図には一方のノード・コンタクトN1の
断面図のみが示されているが他方のノード・コンタクト
N2の断面構造もこれと全く同じである。これによれば、
MOSトランスファ・ゲート・トランジスタQ1のソース
（またはドレイン）を形成するＮ型拡散層2aと接触する
ようにノード・コンタクトN1のコンタクト孔に延ばされ
た、第２層の多結晶シリコン層から成る負荷抵抗R1上に
は、薄いシリコン窒化膜５から成る誘電体膜が形成さ
れ、更に第３層の多結晶シリコン層から名る接地線６
が、ノード・コンタクトN1,N2をそれぞれ覆うように配
置形成されてこの薄いシリコン窒化膜５と接触せしめら
れる。ここで、1,3およびＧはそれぞれＰ型シリコン基
板、フィールド絶縁膜およびゲート・ポリサイド層を示
し、また、４および７はそれぞれノード・コンタクト
N1,N2のコンタクト孔を開孔する厚さ1.5μｍ程度の厚い
層間絶縁膜および接地線６とデジット線（アルミ線）D,
とを相互絶縁する層間絶縁膜である。この構造では薄
いシリコン窒化膜５が容量素子C1,C2の誘電体膜として
機能する。つぎに、この構造の作り方を説明する。
第４図（ａ）〜（ｆ）は本発明記憶装置の製造方法を示
すノード・コンタクト部の工程順序図でる。以下説明を
簡単にするため一つのノード・コンタクトN1だけに限っ
て説明する。まず、通常の技術を用いてＰ型シリコン基
板１のフィールド絶縁膜３上にワード線Ｗおよびゲート
・ポリサイド層Ｇをパターニング形成し、ついで、ドレ
インのＮ型拡散2aを形成する〔第４図（ａ）参照〕。つ
ぎに第４図（ｂ）および（ｃ）に示すように、厚さ1.5
μｍ程度の厚い第１層間絶縁膜４を気相成長法によるシ
リコン酸化膜で形成した後、ノード・コンタクトN1形成
のための開口部10を開孔する。ついで、第２層の多結晶
シリコン層から成る負荷抵抗R1をこの開口部10の内壁に
沿って形成し、底部でＮ型拡散層2aと接触せしめる〔第
４図（ｄ）参照〕。つぎに、全面に厚さ200Å程度の薄
いシリコン窒化膜（N3Si4）を成長させ、パターニング
して開口部10内に薄いシリコン窒化膜５を残す〔第４図
（ｅ）参照〕。ついで、接地用コンタクト6a,6bのコン
タクト孔を開孔後、全面に第３層の多結晶シリコン層を
成長させ、この薄いシリコン窒化膜５上を覆うようにパ
ターニングして接地線６を形成する〔第４図（ｆ）参
照〕。あとは、この上に第２の層間絶縁膜７を成長させ
更にデジット線Ｄをアルミ膜のパターニングによって形
成すれば、第３図に示した通りのノード・コンタクト構
造を得ることができる。
すノード・コンタクト部の工程順序図でる。以下説明を
簡単にするため一つのノード・コンタクトN1だけに限っ
て説明する。まず、通常の技術を用いてＰ型シリコン基
板１のフィールド絶縁膜３上にワード線Ｗおよびゲート
・ポリサイド層Ｇをパターニング形成し、ついで、ドレ
インのＮ型拡散2aを形成する〔第４図（ａ）参照〕。つ
ぎに第４図（ｂ）および（ｃ）に示すように、厚さ1.5
μｍ程度の厚い第１層間絶縁膜４を気相成長法によるシ
リコン酸化膜で形成した後、ノード・コンタクトN1形成
のための開口部10を開孔する。ついで、第２層の多結晶
シリコン層から成る負荷抵抗R1をこの開口部10の内壁に
沿って形成し、底部でＮ型拡散層2aと接触せしめる〔第
４図（ｄ）参照〕。つぎに、全面に厚さ200Å程度の薄
いシリコン窒化膜（N3Si4）を成長させ、パターニング
して開口部10内に薄いシリコン窒化膜５を残す〔第４図
（ｅ）参照〕。ついで、接地用コンタクト6a,6bのコン
タクト孔を開孔後、全面に第３層の多結晶シリコン層を
成長させ、この薄いシリコン窒化膜５上を覆うようにパ
ターニングして接地線６を形成する〔第４図（ｆ）参
照〕。あとは、この上に第２の層間絶縁膜７を成長させ
更にデジット線Ｄをアルミ膜のパターニングによって形
成すれば、第３図に示した通りのノード・コンタクト構
造を得ることができる。
以上詳細に説明したように、本発明によれば、記憶セル
のノードに対接地線容量がノード・コンタクト内に構造
的に直接付加されるので、α線によるソフト・エラー対
策の強化されたSRAMを容易に得ることができる。
のノードに対接地線容量がノード・コンタクト内に構造
的に直接付加されるので、α線によるソフト・エラー対
策の強化されたSRAMを容易に得ることができる。
第１図および第２図はそれぞれ本発明の一実施例を示す
スタティック・ランダム記憶セルの平面図およびその等
価接続回路図、第３図は上記平面図の第１図を線Ａ−
Ａ′に沿って切断した場合に現われるノード・コンタク
ト部の断面構造図、第４図（ａ）〜（ｆ）は本発明記憶
装置の製造方法を示すノード・コンタクト部の工程順序
図である。 １……Ｐ型シリコン基板、2a,2b,2c……Ｎ型拡散層、３
……フィールド絶縁膜、４……第１層間絶縁膜、５……
薄いシリコン窒化膜、６……接地線（第３層の多結晶シ
リコン層）、6a,6b……接地線用コンタクト、７……第
２層間絶縁膜、８……電源（Vcc）線（第２層の多結晶
シリコン層）、9a,9b……デジット線用コンタクト、R1,
R2……負荷抵抗（第２層の多結晶シリコン層）、Q1,Q4
……MOSトランスファ・ゲート・トランジスタ、Q2,Q3…
…MOSドライバ・トランジスタ、Ｗ……ワード線、D,
……デジット線。
スタティック・ランダム記憶セルの平面図およびその等
価接続回路図、第３図は上記平面図の第１図を線Ａ−
Ａ′に沿って切断した場合に現われるノード・コンタク
ト部の断面構造図、第４図（ａ）〜（ｆ）は本発明記憶
装置の製造方法を示すノード・コンタクト部の工程順序
図である。 １……Ｐ型シリコン基板、2a,2b,2c……Ｎ型拡散層、３
……フィールド絶縁膜、４……第１層間絶縁膜、５……
薄いシリコン窒化膜、６……接地線（第３層の多結晶シ
リコン層）、6a,6b……接地線用コンタクト、７……第
２層間絶縁膜、８……電源（Vcc）線（第２層の多結晶
シリコン層）、9a,9b……デジット線用コンタクト、R1,
R2……負荷抵抗（第２層の多結晶シリコン層）、Q1,Q4
……MOSトランスファ・ゲート・トランジスタ、Q2,Q3…
…MOSドライバ・トランジスタ、Ｗ……ワード線、D,
……デジット線。
Claims (1)
- 【請求項１】半導体基板上に形成される記憶セルは、フ
ィリップ・フロップを構成する一対のMOSドライブ・ト
ランジスタと前記フィリップ・フロップと電源との間に
挿入される一対の負荷抵抗と前記フィリップ・フロップ
とワード線およびディジット線との間に挿入される一対
のMOSトランスファ・ゲート・トランジスタと前記一対
のMOSドライブ・トランジスタのゲート電極と接地電位
との間にそれぞれ挿入される容量素子とを含んで成り、
前記容量素子は前記フィリップ・フロップのノード・コ
ンタクトのコンタクト孔壁に設けられる誘電体膜により
形成されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164312A JPH06103741B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164312A JPH06103741B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212963A JPH0212963A (ja) | 1990-01-17 |
| JPH06103741B2 true JPH06103741B2 (ja) | 1994-12-14 |
Family
ID=15790749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164312A Expired - Lifetime JPH06103741B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103741B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278539A (ja) * | 1991-03-06 | 1992-10-05 | Sharp Corp | 半導体装置 |
| JPH1126604A (ja) * | 1997-07-03 | 1999-01-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7388439B2 (en) * | 2003-06-03 | 2008-06-17 | Nxp B.V. | Low pass filter and electronic device |
| JP2009044183A (ja) * | 2008-10-24 | 2009-02-26 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| JP5304491B2 (ja) * | 2009-07-02 | 2013-10-02 | セイコーエプソン株式会社 | 液体噴射装置 |
-
1988
- 1988-06-30 JP JP63164312A patent/JPH06103741B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212963A (ja) | 1990-01-17 |
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