JPH0828430B2 - Ｃｍｏｓ型スタティックメモリ - Google Patents
Ｃｍｏｓ型スタティックメモリInfo
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- JPH0828430B2 JPH0828430B2 JP63303601A JP30360188A JPH0828430B2 JP H0828430 B2 JPH0828430 B2 JP H0828430B2 JP 63303601 A JP63303601 A JP 63303601A JP 30360188 A JP30360188 A JP 30360188A JP H0828430 B2 JPH0828430 B2 JP H0828430B2
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- Japan
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- gate electrode
- region
- type
- transistors
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は抵抗等によりソフトエラー耐性を向上させCM
OS型スタティックメモリ（SRAM）に関し、特に宇宙空間
での使用に好適のCMOS型スタティックメモリに関する。
OS型スタティックメモリ（SRAM）に関し、特に宇宙空間
での使用に好適のCMOS型スタティックメモリに関する。
［従来の技術］ 第３図（ａ）は、従来のソフトエラー耐性を有する完
全CMOS型スタティックメモリのセル部分の等価回路を示
す回路図である。
全CMOS型スタティックメモリのセル部分の等価回路を示
す回路図である。
Ｐ型MOSトランジスタT1とＮ型MOSトランジスタT2によ
りインバータ回路が形成されており、Ｐ型MOSトランジ
スタT3とＮ型MOSトランジスタT4によりインバータ回路
が形成されている。そして、この２組のインバータ回路
によりフリップフロップ回路が形成されている。このフ
リップフロップ回路のクロスカップル部分、即ち、一方
のインバータ回路を構成する２個のトランジスタのソー
ス・ドレイン接続部と他方のインバータ回路を構成する
２個のトランジスタのゲート接続部とを接続する部分
は、夫々抵抗R1,R2が介装されている。この抵抗R1,R2の
抵抗値は10乃至50KΩであり、この抵抗R1,R2により時定
数を増大して記憶ノード情報が反転するために必要な時
間を増加している。これにより、抵抗を有しないCMOS型
メモリに比して、メモリセルのソフトエラー耐性を向上
させている。
りインバータ回路が形成されており、Ｐ型MOSトランジ
スタT3とＮ型MOSトランジスタT4によりインバータ回路
が形成されている。そして、この２組のインバータ回路
によりフリップフロップ回路が形成されている。このフ
リップフロップ回路のクロスカップル部分、即ち、一方
のインバータ回路を構成する２個のトランジスタのソー
ス・ドレイン接続部と他方のインバータ回路を構成する
２個のトランジスタのゲート接続部とを接続する部分
は、夫々抵抗R1,R2が介装されている。この抵抗R1,R2の
抵抗値は10乃至50KΩであり、この抵抗R1,R2により時定
数を増大して記憶ノード情報が反転するために必要な時
間を増加している。これにより、抵抗を有しないCMOS型
メモリに比して、メモリセルのソフトエラー耐性を向上
させている。
Ｎ型MOSトランジスタT5,T6はこのメモリセルを駆動さ
せるための転送ゲートであり、このトランジスタT5,T6
のゲートはワード線と接続されている。
せるための転送ゲートであり、このトランジスタT5,T6
のゲートはワード線と接続されている。
なお、この回路においてVccは電源に接続される。
第３図（ｂ）は上述した回路が形成されている半導体
基板を示す平面図である。
基板を示す平面図である。
基板表面に選択的に形成されているN+型不純物領域30
1はトランジスタT4及びT6のソース・ドレイン領域であ
り、N+型不純物領域302はトランジスタT2及びT5のソー
ス・ドレイン領域である。また、P+型不純物領域303及
び304も基板表面に選択的に形成されており、夫々トラ
ンジスタT3及びT1のソース・ドレイン領域である。
1はトランジスタT4及びT6のソース・ドレイン領域であ
り、N+型不純物領域302はトランジスタT2及びT5のソー
ス・ドレイン領域である。また、P+型不純物領域303及
び304も基板表面に選択的に形成されており、夫々トラ
ンジスタT3及びT1のソース・ドレイン領域である。
ゲート電極305は基板上に多結晶シリコンにより形成
されており、トランジスタT3及びT4のゲート電極として
動作する。また、このゲート電極305はトランジスタT1,
T2の形成領域にも延出しており、その延出部の中間部に
は抵抗R2に相当する高抵抗領域308が設けられている。
同様に、基板上に形成されているゲート電極306はトラ
ンジスタT1,T2のゲート電極として動作し、トランジス
タT3,T4の形成領域に延出している部分には抵抗R1に相
当する高抵抗領域309か設けられている。
されており、トランジスタT3及びT4のゲート電極として
動作する。また、このゲート電極305はトランジスタT1,
T2の形成領域にも延出しており、その延出部の中間部に
は抵抗R2に相当する高抵抗領域308が設けられている。
同様に、基板上に形成されているゲート電極306はトラ
ンジスタT1,T2のゲート電極として動作し、トランジス
タT3,T4の形成領域に延出している部分には抵抗R1に相
当する高抵抗領域309か設けられている。
また、多結晶シリコンにより形成されているゲート電
極307は、トランジスタT5,T6のゲート電極であると共に
ワード線としても使用される。
極307は、トランジスタT5,T6のゲート電極であると共に
ワード線としても使用される。
そして、このゲート電極305,306,307及び高抵抗領域3
08,309並びに基板上には絶縁膜が形成されていおり、こ
の絶縁膜上に配線用のアルミニウム膜310,311が形成さ
れている。N+型不純物領域301,P+型不純物領域303及び
ゲート電極306の延出部の端部は相互に前記絶縁膜に開
口されたコンタクトホール312,314,316を介して、この
アルミニウム膜310により接続されている。同様に、N+
型不純物領域302,P+型不純物領域304及びゲート電極305
の延出部の端部は相互にコンタクトホール313,315,317
を介して、アルミニウム膜311により接続されている。
08,309並びに基板上には絶縁膜が形成されていおり、こ
の絶縁膜上に配線用のアルミニウム膜310,311が形成さ
れている。N+型不純物領域301,P+型不純物領域303及び
ゲート電極306の延出部の端部は相互に前記絶縁膜に開
口されたコンタクトホール312,314,316を介して、この
アルミニウム膜310により接続されている。同様に、N+
型不純物領域302,P+型不純物領域304及びゲート電極305
の延出部の端部は相互にコンタクトホール313,315,317
を介して、アルミニウム膜311により接続されている。
次に、この完全CMOS型スタティックメモリのゲート電
極305,306,307及び高抵抗層308,309の製造方法について
説明する。
極305,306,307及び高抵抗層308,309の製造方法について
説明する。
先ず、半導体基板の全面にゲート電極用多結晶シリコ
ン膜を3000乃至5000Åの厚さに積層する。次に、イオン
注入法により、この多結晶シリコン膜にリンを約1014cm
-2のドーズ量で導入する。そして、高抵抗領域308,309
の形成予定領域をフォトレジストによりマスクした後、
前記多結晶シリコン膜にリンを約1016cm-2だけ導入す
る。次に、この半導体基板を900乃至950℃の温度で熱処
理する。
ン膜を3000乃至5000Åの厚さに積層する。次に、イオン
注入法により、この多結晶シリコン膜にリンを約1014cm
-2のドーズ量で導入する。そして、高抵抗領域308,309
の形成予定領域をフォトレジストによりマスクした後、
前記多結晶シリコン膜にリンを約1016cm-2だけ導入す
る。次に、この半導体基板を900乃至950℃の温度で熱処
理する。
次いで、前記多結晶シリコン膜をパターニングしてゲ
ート電極305,306,307及び高抵抗領域308,309を得る。
ート電極305,306,307及び高抵抗領域308,309を得る。
このようにして、シート抵抗値が２乃至10KΩ／□の
高抵抗領域308,309及びシート抵抗値が30乃至50Ω／□
のゲート電極305,306,307が形成される。
高抵抗領域308,309及びシート抵抗値が30乃至50Ω／□
のゲート電極305,306,307が形成される。
［発明が解決しようとする課題］ 上述した従来の完全CMOS型スタティックメモリは、通
常の使用環境においては十分なソフトエラー耐性を有し
ている。しかしながら、例えば宇宙空間のようにアルフ
ァ線等の放射線が特別頻繁に飛来する環境において使用
する場合は、ソフトエラーを完全に防止することができ
ないという欠点がある。
常の使用環境においては十分なソフトエラー耐性を有し
ている。しかしながら、例えば宇宙空間のようにアルフ
ァ線等の放射線が特別頻繁に飛来する環境において使用
する場合は、ソフトエラーを完全に防止することができ
ないという欠点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、宇宙空間のようにアルファ線等が頻繁に飛来する環
境においても十分なソフトエラー耐性を有するCMOS型ス
タティックメモリを提供することを目的とする。
て、宇宙空間のようにアルファ線等が頻繁に飛来する環
境においても十分なソフトエラー耐性を有するCMOS型ス
タティックメモリを提供することを目的とする。
［課題を解決するための手段］ 本発明に係るCMOS型スタティックメモリは、CMOS型イ
ンバータからなるフリップフロップをセルとして用いた
メモリにおいて、前記インバータを構成するＰ型及びＮ
型のMOSトランジスタと、前記Ｐ型及びＮ型トランジス
タに対して共用するように形成したゲート電極と、この
ゲート電極の一部領域に形成され、前記フリップフロッ
プのクロスカップル部として機能する抵抗領域と、少な
くともこのゲート電極の表面を含む領域上に形成された
絶縁膜と、この絶縁膜を挟んで前記ゲート電極と対向
し、接地電位に固定された容量電極からなる容量領域と
を有することを特徴とする。
ンバータからなるフリップフロップをセルとして用いた
メモリにおいて、前記インバータを構成するＰ型及びＮ
型のMOSトランジスタと、前記Ｐ型及びＮ型トランジス
タに対して共用するように形成したゲート電極と、この
ゲート電極の一部領域に形成され、前記フリップフロッ
プのクロスカップル部として機能する抵抗領域と、少な
くともこのゲート電極の表面を含む領域上に形成された
絶縁膜と、この絶縁膜を挟んで前記ゲート電極と対向
し、接地電位に固定された容量電極からなる容量領域と
を有することを特徴とする。
［作用］ 本発明においては、CMOS型インバータのゲート電極の
一部領域に抵抗領域を有している。また、ゲート電極上
には絶縁膜を挾んで容量電極が形成されており、このゲ
ート電極、絶縁膜及び容量電極によりコンデンサが形成
されている。これにより、従来の抵抗のみを有する完全
CMOS型スタティックメモリに比して更に一層大きな記憶
ノード反転時定数を有することとなり、ソフトエラー耐
性が向上する。
一部領域に抵抗領域を有している。また、ゲート電極上
には絶縁膜を挾んで容量電極が形成されており、このゲ
ート電極、絶縁膜及び容量電極によりコンデンサが形成
されている。これにより、従来の抵抗のみを有する完全
CMOS型スタティックメモリに比して更に一層大きな記憶
ノード反転時定数を有することとなり、ソフトエラー耐
性が向上する。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図（ａ）は本実施例に係る完全CMOS型スタティッ
クメモリの等価回路を示す回路図である。
クメモリの等価回路を示す回路図である。
Ｐ型MOSトランジスタT1,T3及びＮ型MOSトランジスタT
2,T4によりフリップフロップ回路が形成されている。こ
のフリップフロップ回路のクロスカップル部は、抵抗値
が10乃至50KΩの抵抗R1,R2を介して接続されている。ま
た、トランジスタT3及びT4のソース・ドレイン接続部と
接地との間には容量が50乃至100fFのコンデンサC1が接
続されている。同様に、トランジスタT1及びT2のソース
・ドレイン接続部と接地との間には容量が50乃至100fF
のコンデンサC2が接続されている。
2,T4によりフリップフロップ回路が形成されている。こ
のフリップフロップ回路のクロスカップル部は、抵抗値
が10乃至50KΩの抵抗R1,R2を介して接続されている。ま
た、トランジスタT3及びT4のソース・ドレイン接続部と
接地との間には容量が50乃至100fFのコンデンサC1が接
続されている。同様に、トランジスタT1及びT2のソース
・ドレイン接続部と接地との間には容量が50乃至100fF
のコンデンサC2が接続されている。
また、トランジスタT1,T2のソース・ドレイン接続部
とビット線（図示せず）との間及びトランジスタT3,T4
のソース・ドレイン接続部とビット線との間には夫々Ｎ
型MOSトランジスタT5及びT6が接続されている。そし
て、このトランジスタT5,T6のゲートはワード線に接続
されている。このトランジスタT5,T6は転送ゲートとし
て使用される。
とビット線（図示せず）との間及びトランジスタT3,T4
のソース・ドレイン接続部とビット線との間には夫々Ｎ
型MOSトランジスタT5及びT6が接続されている。そし
て、このトランジスタT5,T6のゲートはワード線に接続
されている。このトランジスタT5,T6は転送ゲートとし
て使用される。
第１図（ｂ）は本実施例に係る完全CMOS型スタティッ
クメモリを示す平面図である。
クメモリを示す平面図である。
N+型不純物領域101及び102は半導体基板の表面に形成
されており、夫々トランジスタT4,T6及びトランジスタT
2,T5のソース・ドレイン領域である。また、P+型不純物
領域103,104も半導体基板の表面に形成されており、夫
々トランジスタT3及びT1のソース・ドレイン領域であ
る。
されており、夫々トランジスタT4,T6及びトランジスタT
2,T5のソース・ドレイン領域である。また、P+型不純物
領域103,104も半導体基板の表面に形成されており、夫
々トランジスタT3及びT1のソース・ドレイン領域であ
る。
ゲート電極105,106,107は多結晶シリコンからなり、
基板上に形成されている。そして、このゲート電極105
はトランジスタT3,T4のゲート電極として作用し、トラ
ンジスタT1,T2の形成領域に延出した部分には高抵抗領
域108が形成されている。同様に、ゲート電極106はトラ
ンジスタT1,T2のゲート電極として作用し、トランジス
タT3,T4の形成領域に延出した部分には高抵抗領域109が
形成されている。この高抵抗領域108,109は、従来と同
様に、イオン注入法により不純物を導入し、シート抵抗
値が２乃至10KΩ／□の範囲に形成されている。そし
て、この高抵抗領域108,109は抵抗R2及びR1として作用
する。また、ゲート電極107はトランジスタT5,T6のゲー
ト電極及びワード線として作用する。
基板上に形成されている。そして、このゲート電極105
はトランジスタT3,T4のゲート電極として作用し、トラ
ンジスタT1,T2の形成領域に延出した部分には高抵抗領
域108が形成されている。同様に、ゲート電極106はトラ
ンジスタT1,T2のゲート電極として作用し、トランジス
タT3,T4の形成領域に延出した部分には高抵抗領域109が
形成されている。この高抵抗領域108,109は、従来と同
様に、イオン注入法により不純物を導入し、シート抵抗
値が２乃至10KΩ／□の範囲に形成されている。そし
て、この高抵抗領域108,109は抵抗R2及びR1として作用
する。また、ゲート電極107はトランジスタT5,T6のゲー
ト電極及びワード線として作用する。
高抵抗領域108からN+型不純物領域101に亘る領域上に
は、シリコン酸化膜を介して、容量電極118が多結晶シ
リコン膜により形成されている。そして、この容量電極
118はコンタクトホール120を介して、N+型不純物領域10
1と接続されている。同様に、高抵抗領域109からN+型不
純物領域102に亘る領域上には、シリコン酸化膜を介し
て、容量電極119が形成されており、この容量電極119
は、コンタクトホール121を介して、N+型不純物領域102
と接続されている。
は、シリコン酸化膜を介して、容量電極118が多結晶シ
リコン膜により形成されている。そして、この容量電極
118はコンタクトホール120を介して、N+型不純物領域10
1と接続されている。同様に、高抵抗領域109からN+型不
純物領域102に亘る領域上には、シリコン酸化膜を介し
て、容量電極119が形成されており、この容量電極119
は、コンタクトホール121を介して、N+型不純物領域102
と接続されている。
そして、これらの全面には層間絶縁膜が形成されてお
り、この層間絶縁膜上に配線用のアルミニウム膜110,11
1が形成されている。このアルミニウム膜110はコンタク
トホール112を介してN+型不純物領域101と接続されてお
り、コンタクトホール118を介してゲート電極106の延出
部の端部と接続されており、更に、コンタクトホール11
4を介してP+型不純物領域103と接続されている。これに
より、N+型不純物領域101、ゲート電極106の延出部の端
部及びP+型不純物領域103は、相互に電気的に接続され
ている。
り、この層間絶縁膜上に配線用のアルミニウム膜110,11
1が形成されている。このアルミニウム膜110はコンタク
トホール112を介してN+型不純物領域101と接続されてお
り、コンタクトホール118を介してゲート電極106の延出
部の端部と接続されており、更に、コンタクトホール11
4を介してP+型不純物領域103と接続されている。これに
より、N+型不純物領域101、ゲート電極106の延出部の端
部及びP+型不純物領域103は、相互に電気的に接続され
ている。
同様に、アルミニウム膜111はコンタクトホール113,1
17及び115を介して、N+型不純物領域102、ゲート電極10
5の延出部の端部及びP+型不純物領域115と接続されてい
る。
17及び115を介して、N+型不純物領域102、ゲート電極10
5の延出部の端部及びP+型不純物領域115と接続されてい
る。
第１図（ｃ）は第１図（ｂ）のＩ−Ｉ線の位置での断
面図である。第１図（ｂ）及び第１図（ｃ）を参照して
本実施例に係る完全CMOS型スタティックメモリの製造方
法について説明する。
面図である。第１図（ｂ）及び第１図（ｃ）を参照して
本実施例に係る完全CMOS型スタティックメモリの製造方
法について説明する。
先ず、半導体基板122の表面に公知の手段によりLOCOS
（Local oxidation of silicon）123を形成する。次
に、前述した方法により、基板122上に厚さが4000乃至5
000Åの多結晶シリコン膜を形成した後、イオン注入、
熱処理及びパターニングを施して、高抵抗領域109を有
するゲート電極106及び高抵抗領域108を有するゲート電
極105を形成する。
（Local oxidation of silicon）123を形成する。次
に、前述した方法により、基板122上に厚さが4000乃至5
000Åの多結晶シリコン膜を形成した後、イオン注入、
熱処理及びパターニングを施して、高抵抗領域109を有
するゲート電極106及び高抵抗領域108を有するゲート電
極105を形成する。
次に、Ｎ型不純物及びＰ型不純物を順次導入し、N+不
純物領域101,102及びP+型不純物領域103,104を形成す
る。
純物領域101,102及びP+型不純物領域103,104を形成す
る。
次に、全面に厚さが100乃至200Åのシリコン酸化膜12
4を形成した後、このシリコン酸化膜124の所定の位置に
コンタクトホール120,121を開口する。そして、このシ
リコン酸化膜124上に多結晶シリコン膜を2000乃至4000
Åの厚さに積層した後、熱拡散法により、この層のシー
ト抵抗値を40乃至60Ω／□に低下させる。その後、この
多結晶シリコン膜をパターニングして容量電極118,119
を形成する。この容量電極118,119はコンタクトホール1
20,121を介してN+型不純物領域101,102と接続されてい
る。
4を形成した後、このシリコン酸化膜124の所定の位置に
コンタクトホール120,121を開口する。そして、このシ
リコン酸化膜124上に多結晶シリコン膜を2000乃至4000
Åの厚さに積層した後、熱拡散法により、この層のシー
ト抵抗値を40乃至60Ω／□に低下させる。その後、この
多結晶シリコン膜をパターニングして容量電極118,119
を形成する。この容量電極118,119はコンタクトホール1
20,121を介してN+型不純物領域101,102と接続されてい
る。
次に、層間絶縁膜125をCVD法により4000乃至7000Åの
厚さに形成し、この層間絶縁膜125の適所にコンタクト
ホール112,113,114,115,116,117を開口する。その後、
この層間絶縁膜125上にアルミニウム膜110,111を所定の
形状に形成する。
厚さに形成し、この層間絶縁膜125の適所にコンタクト
ホール112,113,114,115,116,117を開口する。その後、
この層間絶縁膜125上にアルミニウム膜110,111を所定の
形状に形成する。
これにより、N+型不純物領域101、ゲート電極106及び
P+型不純物領域103は相互に電気的に接続され、また、N
+型不純物領域102、ゲート電極105及びP+型不純物領域1
04も相互に電気的に接続される。
P+型不純物領域103は相互に電気的に接続され、また、N
+型不純物領域102、ゲート電極105及びP+型不純物領域1
04も相互に電気的に接続される。
次いで、全面に表面保護用のシリコン酸化膜（図示せ
ず）を形成することにより、本実施例に係る完全CMOS型
スタティックメモリが完成する。
ず）を形成することにより、本実施例に係る完全CMOS型
スタティックメモリが完成する。
本実施例に係る完全CMOS型スタティックメモリは、フ
リップフロップ回路のクロスラインに抵抗と共にコンデ
ンサを有するため、記憶ノードの容量が大きく、また、
記憶ノード反転時定数も大きい。これにより、ソフトエ
ラーに対する耐性が極めて高い。
リップフロップ回路のクロスラインに抵抗と共にコンデ
ンサを有するため、記憶ノードの容量が大きく、また、
記憶ノード反転時定数も大きい。これにより、ソフトエ
ラーに対する耐性が極めて高い。
第２図は本発明の第２の実施例に係る完全CMOSスタテ
ィックメモリを示す断面図である。この第２図において
は、説明を簡単にするために層間絶縁膜及びアルミニウ
ム膜等の図示を省略する。
ィックメモリを示す断面図である。この第２図において
は、説明を簡単にするために層間絶縁膜及びアルミニウ
ム膜等の図示を省略する。
第１の実施例と同様に、半導体基板222の表面にはLOCOS
が形成されている。そして、基板222上にはゲート電極2
05,206及び高抵抗領域209が所定の形状に形成されてい
る。そして、全面に厚さが50乃至100Åのシリコン酸化
膜224及び厚さが50乃至1000Åのシリコン窒化膜226が順
次被着されている。また、このシリコン窒化膜226上の
所定の領域には容量電極218,219が形成されている。
が形成されている。そして、基板222上にはゲート電極2
05,206及び高抵抗領域209が所定の形状に形成されてい
る。そして、全面に厚さが50乃至100Åのシリコン酸化
膜224及び厚さが50乃至1000Åのシリコン窒化膜226が順
次被着されている。また、このシリコン窒化膜226上の
所定の領域には容量電極218,219が形成されている。
なお、この容量電極218,219及びシリコン窒化膜226上
には、第１の実施例と同様に層間絶縁膜及びアルミニウ
ム電極等が形成されている。
には、第１の実施例と同様に層間絶縁膜及びアルミニウ
ム電極等が形成されている。
この実施例においては、シリコン酸化膜224とシリコ
ン窒化膜226との２層構造を誘電膜としてコンデンサが
形成されている。シリコン窒化膜の誘電率はシリコン酸
化膜の約２倍であるため、ゲート電極と容量電極との間
を一層の酸化膜のみで絶縁して形成されるコンデンサに
比して、本実施例において形成されるコンデンサは同一
の絶縁耐圧性能を有しながら一層大きな容量を得ること
ができる。このため、更に一層ソフトエラー耐性が向上
する。
ン窒化膜226との２層構造を誘電膜としてコンデンサが
形成されている。シリコン窒化膜の誘電率はシリコン酸
化膜の約２倍であるため、ゲート電極と容量電極との間
を一層の酸化膜のみで絶縁して形成されるコンデンサに
比して、本実施例において形成されるコンデンサは同一
の絶縁耐圧性能を有しながら一層大きな容量を得ること
ができる。このため、更に一層ソフトエラー耐性が向上
する。
［発明の効果］ 以上説明したように本発明によれば、完全CMOS型スタ
ティックメモリのセル部分を構成するゲート電極に抵抗
領域を設けると共に、ゲート電極及び容量電極により構
成される容量成分を記憶ノード部に設けているため、ソ
フトエラー耐性が著しく向上する。これにより、従来ソ
フトエラーが発生している宇宙空間等のようにアルファ
線が頻繁に飛来する環境においても、ソフトエラーを回
避することができるという効果を奏する。
ティックメモリのセル部分を構成するゲート電極に抵抗
領域を設けると共に、ゲート電極及び容量電極により構
成される容量成分を記憶ノード部に設けているため、ソ
フトエラー耐性が著しく向上する。これにより、従来ソ
フトエラーが発生している宇宙空間等のようにアルファ
線が頻繁に飛来する環境においても、ソフトエラーを回
避することができるという効果を奏する。
第１図（ａ）は本発明の第１の実施例に係る完全CMOS型
スタティックメモリの等価回路を示す回路図、第１図
（ｂ）は同じくその平面図、第１図（ｃ）は同じくその
Ｉ−Ｉ線の位置における断面図、第２図は本発明の第２
の実施例に係る完全CMOS型スタティックメモリを示す断
面図、第３図（ａ）は従来のCMOSスタティックメモリの
等価回路を示す回路図、第３図（ｂ）は同じくその平面
図である。 101,102,301,302;N+型不純物領域、103,104,303,304;P+
型不純物領域、105,106,107,205,206,305,306,307;ゲー
ト電極、108,109,209,308,309;高抵抗領域、110,111,31
0,311;アルミニウム電極、112,113,114,115,116,117,12
0,121,312,313,314,315,316,317;コンタクトホール、11
8,119,218,219;容量電極、122,222;半導体基板、123,22
3;LOCOS、124,224;シリコン酸化膜、125;層間絶縁膜、2
26;シリコン窒化膜
スタティックメモリの等価回路を示す回路図、第１図
（ｂ）は同じくその平面図、第１図（ｃ）は同じくその
Ｉ−Ｉ線の位置における断面図、第２図は本発明の第２
の実施例に係る完全CMOS型スタティックメモリを示す断
面図、第３図（ａ）は従来のCMOSスタティックメモリの
等価回路を示す回路図、第３図（ｂ）は同じくその平面
図である。 101,102,301,302;N+型不純物領域、103,104,303,304;P+
型不純物領域、105,106,107,205,206,305,306,307;ゲー
ト電極、108,109,209,308,309;高抵抗領域、110,111,31
0,311;アルミニウム電極、112,113,114,115,116,117,12
0,121,312,313,314,315,316,317;コンタクトホール、11
8,119,218,219;容量電極、122,222;半導体基板、123,22
3;LOCOS、124,224;シリコン酸化膜、125;層間絶縁膜、2
26;シリコン窒化膜
Claims (1)
- 【請求項１】CMOS型インバータからなるフリップフロッ
プをセルとして用いたメモリにおいて、前記インバータ
を構成するＰ型及びＮ型のMOSトランジスタと、前記Ｐ
型及びＮ型トランジスタに対して共用するように形成し
たゲート電極と、このゲート電極の一部領域に形成さ
れ、前記フリップフロップのクロスカップル部として機
能する抵抗領域と、少なくともこのゲート電極の表面を
含む領域上に形成された絶縁膜と、この絶縁膜を挟んで
前記ゲート電極と対向し、接地電位に固定された容量電
極からなる容量領域とを有することを特徴とするCMOS型
スタティックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303601A JPH0828430B2 (ja) | 1988-11-30 | 1988-11-30 | Ｃｍｏｓ型スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303601A JPH0828430B2 (ja) | 1988-11-30 | 1988-11-30 | Ｃｍｏｓ型スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02150062A JPH02150062A (ja) | 1990-06-08 |
| JPH0828430B2 true JPH0828430B2 (ja) | 1996-03-21 |
Family
ID=17922964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63303601A Expired - Fee Related JPH0828430B2 (ja) | 1988-11-30 | 1988-11-30 | Ｃｍｏｓ型スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828430B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206533A (en) * | 1991-06-24 | 1993-04-27 | Texas Instruments Incorporated | Transistor device with resistive coupling |
| JP3359354B2 (ja) * | 1991-06-24 | 2002-12-24 | テキサス インスツルメンツ インコーポレイテツド | 向上されたダイナミック負フィードバッグを備えた電子ラッチ |
| JP2665644B2 (ja) * | 1992-08-11 | 1997-10-22 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH11260937A (ja) | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| TW522546B (en) | 2000-12-06 | 2003-03-01 | Mitsubishi Electric Corp | Semiconductor memory |
| JP2003060087A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
| JPS6038864A (ja) * | 1983-08-11 | 1985-02-28 | Nec Corp | 半導体メモリセル |
-
1988
- 1988-11-30 JP JP63303601A patent/JPH0828430B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02150062A (ja) | 1990-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |