JPH11260937A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11260937A JPH11260937A JP10062721A JP6272198A JPH11260937A JP H11260937 A JPH11260937 A JP H11260937A JP 10062721 A JP10062721 A JP 10062721A JP 6272198 A JP6272198 A JP 6272198A JP H11260937 A JPH11260937 A JP H11260937A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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Abstract
(57)【要約】
【課題】 異なる導電型の不純物領域を接続する配線を
有する半導体装置において、配線と不純物領域間のコン
タクト抵抗を低減するとともにリーク電流の発生をも抑
制する。 【解決手段】 半導体基板１の主表面上に、コンタクト
ホール１５ａ〜１７ａを有する層間絶縁膜１２を形成す
る。層間絶縁膜１２上には金属シリサイド膜１３が形成
される。コンタクトホール１５ａ〜１７ａ内から金属シ
リサイド膜１３上に延在するように多結晶シリコン膜１
８が形成される。この多結晶シリコン膜１８と金属シリ
サイド膜１３とによって局所配線１９ａが形成される。
有する半導体装置において、配線と不純物領域間のコン
タクト抵抗を低減するとともにリーク電流の発生をも抑
制する。 【解決手段】 半導体基板１の主表面上に、コンタクト
ホール１５ａ〜１７ａを有する層間絶縁膜１２を形成す
る。層間絶縁膜１２上には金属シリサイド膜１３が形成
される。コンタクトホール１５ａ〜１７ａ内から金属シ
リサイド膜１３上に延在するように多結晶シリコン膜１
８が形成される。この多結晶シリコン膜１８と金属シリ
サイド膜１３とによって局所配線１９ａが形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、異なる導電型
の不純物領域を接続する局所配線を有する半導体装置お
よびその製造方法に関するものである。
びその製造方法に関し、より特定的には、異なる導電型
の不純物領域を接続する局所配線を有する半導体装置お
よびその製造方法に関するものである。
【０００２】
【従来の技術】異なる導電型の不純物領域を局所配線に
よって接続する半導体装置の一例として、スタティック
ランダムアクセスメモリ（以下、単に「ＳＲＡＭ」と称
する）は知られている。図７１には、たとえば特開平２
−１５００６２号公報に開示された従来のＣＭＯＳ（Co
mplementary Metal Oxide Semiconductor ）型ＳＲＡＭ
の等価回路図が示されている。
よって接続する半導体装置の一例として、スタティック
ランダムアクセスメモリ（以下、単に「ＳＲＡＭ」と称
する）は知られている。図７１には、たとえば特開平２
−１５００６２号公報に開示された従来のＣＭＯＳ（Co
mplementary Metal Oxide Semiconductor ）型ＳＲＡＭ
の等価回路図が示されている。
【０００３】図７１に示されるように、ＳＲＡＭのメモ
リセルは、２つの負荷用ｐＭＯＳトランジスタＴ１，Ｔ
３と、４つのｎＭＯＳトランジスタＴ２，Ｔ４，Ｔ５，
Ｔ６とを含む。
リセルは、２つの負荷用ｐＭＯＳトランジスタＴ１，Ｔ
３と、４つのｎＭＯＳトランジスタＴ２，Ｔ４，Ｔ５，
Ｔ６とを含む。
【０００４】１対のドライバｎＭＯＳトランジスタＴ
２，Ｔ４の各ドレインが他方のゲート電極に接続され、
各々のドレインには負荷用ｐＭＯＳトランジスタＴ１，
Ｔ３の各ドレインが接続される。ドライバｎＭＯＳトラ
ンジスタＴ２，Ｔ４のソースは所定の電位（たとえば接
地電位）に固定され、負荷用ｐＭＯＳトランジスタＴ
１，Ｔ３のソースには電源電圧Ｖｃｃが印加される。そ
の結果、ドライバｎＭＯＳトランジスタＴ２，Ｔ４と負
荷用ｐＭＯＳトランジスタＴ１，Ｔ３からなるフリップ
フロップ回路に電流が供給されることとなる。
２，Ｔ４の各ドレインが他方のゲート電極に接続され、
各々のドレインには負荷用ｐＭＯＳトランジスタＴ１，
Ｔ３の各ドレインが接続される。ドライバｎＭＯＳトラ
ンジスタＴ２，Ｔ４のソースは所定の電位（たとえば接
地電位）に固定され、負荷用ｐＭＯＳトランジスタＴ
１，Ｔ３のソースには電源電圧Ｖｃｃが印加される。そ
の結果、ドライバｎＭＯＳトランジスタＴ２，Ｔ４と負
荷用ｐＭＯＳトランジスタＴ１，Ｔ３からなるフリップ
フロップ回路に電流が供給されることとなる。
【０００５】上記のフリップフロップ回路の蓄積ノード
１７ａ，１７ｂには、アクセスｎＭＯＳトランジスタＴ
５，Ｔ６が接続される。アクセスｎＭＯＳトランジスタ
Ｔ５，Ｔ６のゲート電極はワード線６と接続される。
１７ａ，１７ｂには、アクセスｎＭＯＳトランジスタＴ
５，Ｔ６が接続される。アクセスｎＭＯＳトランジスタ
Ｔ５，Ｔ６のゲート電極はワード線６と接続される。
【０００６】次に、図７２を用いて、上記のＣＭＯＳ型
ＳＲＡＭのメモリセルの構成についてより具体的に説明
する。図７２は、ＣＭＯＳ型ＳＲＡＭの１ビット分のメ
モリセルの平面図である。
ＳＲＡＭのメモリセルの構成についてより具体的に説明
する。図７２は、ＣＭＯＳ型ＳＲＡＭの１ビット分のメ
モリセルの平面図である。
【０００７】図７２に示されるように、半導体基板の主
表面における素子分離領域には分離酸化膜２が形成され
ている。この分離酸化膜２により囲まれる素子形成領域
には、ｎ+ 不純物領域１１ａ１，１１ａ２，１１ａ３，
１１ｂ１，１１ｂ２，１１ｂ３が形成される。また、素
子形成領域には、ｐ+ 不純物領域１０ａ１，１０ａ２，
１０ｂ１，１０ｂ２が形成される。ｎ+ 不純物領域１１
ａ１〜１１ｂ３は、ドライバｎＭＯＳトランジスタＴ
２，Ｔ４とアクセスｎＭＯＳトランジスタＴ５，Ｔ６の
ソース／ドレイン領域となる。また、ｐ+ 不純物領域１
０ａ１〜１０ｂ２は、負荷用ｐＭＯＳトランジスタＴ
１，Ｔ３のソース／ドレイン領域となる。
表面における素子分離領域には分離酸化膜２が形成され
ている。この分離酸化膜２により囲まれる素子形成領域
には、ｎ+ 不純物領域１１ａ１，１１ａ２，１１ａ３，
１１ｂ１，１１ｂ２，１１ｂ３が形成される。また、素
子形成領域には、ｐ+ 不純物領域１０ａ１，１０ａ２，
１０ｂ１，１０ｂ２が形成される。ｎ+ 不純物領域１１
ａ１〜１１ｂ３は、ドライバｎＭＯＳトランジスタＴ
２，Ｔ４とアクセスｎＭＯＳトランジスタＴ５，Ｔ６の
ソース／ドレイン領域となる。また、ｐ+ 不純物領域１
０ａ１〜１０ｂ２は、負荷用ｐＭＯＳトランジスタＴ
１，Ｔ３のソース／ドレイン領域となる。
【０００８】たとえば多結晶シリコンにより構成される
ゲート電極８は、負荷用ｐＭＯＳトランジスタＴ３とド
ライバｎＭＯＳトランジスタＴ４のゲート電極として機
能する。また、ゲート電極８は、負荷用ｐＭＯＳトラン
ジスタＴ１近傍に延出する延出部を有している。ゲート
電極７は、負荷用ｐＭＯＳトランジスタＴ１とドライバ
ｎＭＯＳトランジスタＴ２のゲート電極として機能し、
ドライバｎＭＯＳトランジスタＴ４近傍にまで延出する
延出部を有している。ゲート電極６は、アクセスｎＭＯ
ＳトランジスタＴ５，Ｔ６のゲート電極であるとともに
ワード線としても使用される。
ゲート電極８は、負荷用ｐＭＯＳトランジスタＴ３とド
ライバｎＭＯＳトランジスタＴ４のゲート電極として機
能する。また、ゲート電極８は、負荷用ｐＭＯＳトラン
ジスタＴ１近傍に延出する延出部を有している。ゲート
電極７は、負荷用ｐＭＯＳトランジスタＴ１とドライバ
ｎＭＯＳトランジスタＴ２のゲート電極として機能し、
ドライバｎＭＯＳトランジスタＴ４近傍にまで延出する
延出部を有している。ゲート電極６は、アクセスｎＭＯ
ＳトランジスタＴ５，Ｔ６のゲート電極であるとともに
ワード線としても使用される。
【０００９】上記のゲート電極６〜８を覆うように絶縁
膜（図示せず）が形成されており、この絶縁膜上にアル
ミニウム膜からなる局所配線３９ａ，３９ｂが形成され
る。ｐ+ 不純物領域１０ａ２と、ゲート電極７の延出部
と、ｎ+ 不純物領域１１ａ２は、上記絶縁膜に形成され
たコンタクトホール１７ａ，１６ａ，１５ａを介して局
所配線３９ａによって相互に接続されている。また、ｐ
+ 不純物領域１０ｂ２と、ゲート電極８の延出部と、ｎ
+ 不純物領域１１ｂ２は、上記の絶縁膜に形成されたコ
ンタクトホール１５ｂ，１６ｂ，１７ｂを介して局所配
線３９ｂによって相互に接続されている。
膜（図示せず）が形成されており、この絶縁膜上にアル
ミニウム膜からなる局所配線３９ａ，３９ｂが形成され
る。ｐ+ 不純物領域１０ａ２と、ゲート電極７の延出部
と、ｎ+ 不純物領域１１ａ２は、上記絶縁膜に形成され
たコンタクトホール１７ａ，１６ａ，１５ａを介して局
所配線３９ａによって相互に接続されている。また、ｐ
+ 不純物領域１０ｂ２と、ゲート電極８の延出部と、ｎ
+ 不純物領域１１ｂ２は、上記の絶縁膜に形成されたコ
ンタクトホール１５ｂ，１６ｂ，１７ｂを介して局所配
線３９ｂによって相互に接続されている。
【００１０】次に、図７３を用いて、図７２におけるＸ
１−Ｘ２線に沿う断面構造について説明する。図７３を
参照して、半導体基板１の主表面には、ｐウェル３とｎ
ウェル４とが形成される。ｐウェル３内にｎ+ 不純物領
域１１ａ２，１１ａ３が形成され、ｎウェル４内にｐ+
不純物領域１０ａ２が形成される。
１−Ｘ２線に沿う断面構造について説明する。図７３を
参照して、半導体基板１の主表面には、ｐウェル３とｎ
ウェル４とが形成される。ｐウェル３内にｎ+ 不純物領
域１１ａ２，１１ａ３が形成され、ｎウェル４内にｐ+
不純物領域１０ａ２が形成される。
【００１１】ゲート電極６〜８の側壁上にはサイドウォ
ール絶縁膜９が形成される。ゲート電極６〜８を覆うよ
う層間絶縁膜１２が形成される。層間絶縁膜１２には、
ｎ+不純物領域１１ａ２に達するコンタクトホール１５
ａと、ゲート電極７に達するコンタクトホール１６ａ
と、ｐ+ 不純物領域１０ａ２に達するコンタクトホール
１７ａとが設けられる。
ール絶縁膜９が形成される。ゲート電極６〜８を覆うよ
う層間絶縁膜１２が形成される。層間絶縁膜１２には、
ｎ+不純物領域１１ａ２に達するコンタクトホール１５
ａと、ゲート電極７に達するコンタクトホール１６ａ
と、ｐ+ 不純物領域１０ａ２に達するコンタクトホール
１７ａとが設けられる。
【００１２】コンタクトホール１５ａ〜１７ａ内から層
間絶縁膜１２上に延在するようにアルミニウム膜からな
る局所配線３９ａが形成される。この局所配線３９ａを
覆うように層間絶縁膜２０が形成される。層間絶縁膜２
０と層間絶縁膜１２とを貫通してｎ+ 不純物領域１１ａ
３に達するようにコンタクトホール２１が形成される。
コンタクトホール２１内から層間絶縁膜２０上に延在す
るようにアルミニウム配線２２が形成される。
間絶縁膜１２上に延在するようにアルミニウム膜からな
る局所配線３９ａが形成される。この局所配線３９ａを
覆うように層間絶縁膜２０が形成される。層間絶縁膜２
０と層間絶縁膜１２とを貫通してｎ+ 不純物領域１１ａ
３に達するようにコンタクトホール２１が形成される。
コンタクトホール２１内から層間絶縁膜２０上に延在す
るようにアルミニウム配線２２が形成される。
【００１３】
【発明が解決しようとする課題】上述のように、ｐ+ 不
純物領域１０ａ２とｎ+ 不純物領域１１ａ２とを接続す
る局所配線３９ａは、アルミニウム膜等の金属膜により
構成されている。それは、異なる導電型の不純物領域を
接続する際に配線内にｐｎ接合が形成されないようにす
るためである。
純物領域１０ａ２とｎ+ 不純物領域１１ａ２とを接続す
る局所配線３９ａは、アルミニウム膜等の金属膜により
構成されている。それは、異なる導電型の不純物領域を
接続する際に配線内にｐｎ接合が形成されないようにす
るためである。
【００１４】しかしながら、局所配線３９ａとしてアル
ミニウム膜等の金属膜を使用することにより、次に説明
するような問題が生じていた。
ミニウム膜等の金属膜を使用することにより、次に説明
するような問題が生じていた。
【００１５】局所配線３９ａは、コンタクト部４０を介
してｎ+ 不純物領域１１ａ２と接触し、コンタクト部４
１を介してゲート電極７と接し、コンタクト部４２を介
してｐ+ 不純物領域１０ａ２と接している。そのため、
局所配線３９ａによってｎ+不純物領域１１ａ３中の不
純物、ｐ+ 不純物領域１０ａ２中の不純物およびゲート
電極７中の不純物が吸い上げられる。それにより、コン
タクト部４０〜４２においてコンタクト抵抗が増大する
という問題が生じていた。
してｎ+ 不純物領域１１ａ２と接触し、コンタクト部４
１を介してゲート電極７と接し、コンタクト部４２を介
してｐ+ 不純物領域１０ａ２と接している。そのため、
局所配線３９ａによってｎ+不純物領域１１ａ３中の不
純物、ｐ+ 不純物領域１０ａ２中の不純物およびゲート
電極７中の不純物が吸い上げられる。それにより、コン
タクト部４０〜４２においてコンタクト抵抗が増大する
という問題が生じていた。
【００１６】また、たとえばコンタクト部４０，４２で
は、局所配線３９ａ中の金属成分が半導体基板１内に拡
散し、リーク電流を生じさせるという問題もあった。
は、局所配線３９ａ中の金属成分が半導体基板１内に拡
散し、リーク電流を生じさせるという問題もあった。
【００１７】その結果、ＳＲＡＭの信頼性が低下すると
いう問題があった。なお、上述の問題は、ＳＲＡＭに限
らず、ｎ型不純物領域とｐ型不純物領域とを接続する配
線を有する半導体装置においても懸念される。
いう問題があった。なお、上述の問題は、ＳＲＡＭに限
らず、ｎ型不純物領域とｐ型不純物領域とを接続する配
線を有する半導体装置においても懸念される。
【００１８】この発明は、上述のような課題を解決する
ためになされたものである。この発明の目的は、異なる
導電型の不純物領域を接続する配線を有する半導体装置
において、該配線と不純物領域間のコンタクト抵抗を低
減し、かつリーク電流の発生を抑制することにある。
ためになされたものである。この発明の目的は、異なる
導電型の不純物領域を接続する配線を有する半導体装置
において、該配線と不純物領域間のコンタクト抵抗を低
減し、かつリーク電流の発生を抑制することにある。
【００１９】
【課題を解決するための手段】この発明に係る半導体装
置は、第１導電型の第１の不純物領域と、第２導電型の
第２の不純物領域と、配線とを備える。第１の不純物領
域は、半導体基板の主表面に形成される。第２の不純物
領域は、第１の不純物領域と間隔をあけて主表面に形成
される。配線は、第１と第２と第３の導体部を含む。第
１と第２の導体部は、金属を含まない導電膜により構成
され第１と第２のコンタクト部を介して第１と第２の不
純物領域とそれぞれ接する。第３の導体部は、金属を含
む導電膜により構成され第１と第２のコンタクト部の直
上に位置する第１と第２の導体部の一部表面と接するこ
となく第１と第２の導体部を介して第１と第２の不純物
領域を電気的に接続する。なお、「金属を含まない」と
は、意図的に第１と第２の導体部中に金属を導入しない
という意味であり、不可避的金属不純物等が第１と第２
の導体部中に含まれる場合もあり得る。
置は、第１導電型の第１の不純物領域と、第２導電型の
第２の不純物領域と、配線とを備える。第１の不純物領
域は、半導体基板の主表面に形成される。第２の不純物
領域は、第１の不純物領域と間隔をあけて主表面に形成
される。配線は、第１と第２と第３の導体部を含む。第
１と第２の導体部は、金属を含まない導電膜により構成
され第１と第２のコンタクト部を介して第１と第２の不
純物領域とそれぞれ接する。第３の導体部は、金属を含
む導電膜により構成され第１と第２のコンタクト部の直
上に位置する第１と第２の導体部の一部表面と接するこ
となく第１と第２の導体部を介して第１と第２の不純物
領域を電気的に接続する。なお、「金属を含まない」と
は、意図的に第１と第２の導体部中に金属を導入しない
という意味であり、不可避的金属不純物等が第１と第２
の導体部中に含まれる場合もあり得る。
【００２０】上述のように、金属を含まない導電膜によ
り構成される第１と第２の導体部が第１と第２の不純物
領域と接しているので、従来例のように第１と第２の不
純物領域から不純物が吸い上げられてコンタクト抵抗が
増大するのを効果的に抑制することが可能となる。ま
た、第１と第２の導体部が金属を含まない導電膜により
構成されるので、金属が半導体基板中に拡散することに
よるリーク電流の発生をも抑制することが可能となる。
さらに、第１と第２のコンタクト部直上に位置する第１
と第２の導体部の一部表面と第３の導体部が接していな
いので、第１と第２の導体部中に導電性向上のための不
純物が導入された場合に、第３の導体部により該不純物
が吸収されるのを効果的に抑制することも可能となる。
このことも、第１と第２の導体部と、第１と第２の不純
物領域間のコンタクト抵抗低減に寄与し得る。
り構成される第１と第２の導体部が第１と第２の不純物
領域と接しているので、従来例のように第１と第２の不
純物領域から不純物が吸い上げられてコンタクト抵抗が
増大するのを効果的に抑制することが可能となる。ま
た、第１と第２の導体部が金属を含まない導電膜により
構成されるので、金属が半導体基板中に拡散することに
よるリーク電流の発生をも抑制することが可能となる。
さらに、第１と第２のコンタクト部直上に位置する第１
と第２の導体部の一部表面と第３の導体部が接していな
いので、第１と第２の導体部中に導電性向上のための不
純物が導入された場合に、第３の導体部により該不純物
が吸収されるのを効果的に抑制することも可能となる。
このことも、第１と第２の導体部と、第１と第２の不純
物領域間のコンタクト抵抗低減に寄与し得る。
【００２１】上記の第３の導体部は、第１と第２の導体
部の一部表面上に開口を有してもよい。
部の一部表面上に開口を有してもよい。
【００２２】第３の導体部が上記のような開口を有する
ことにより、第３の導体部と上記の一部表面とが接する
ことを回避できる。それにより、上述のようにコンタク
ト抵抗を低減することが可能となる。
ことにより、第３の導体部と上記の一部表面とが接する
ことを回避できる。それにより、上述のようにコンタク
ト抵抗を低減することが可能となる。
【００２３】また、上記の主表面上には、第１と第２の
不純物領域に達する第１と第２のコンタクトホールを有
する層間絶縁膜が形成されてもよい。このとき、第１と
第２の導体部は、第１と第２のコンタクトホール内に形
成され、第１と第２のコンタクトホールの側壁上に延在
する第１と第２の延在部をそれぞれ有してもよい。第３
の導体部は、層間絶縁膜上に形成され、第１と第２のコ
ンタクトホール上に開口を有し、第１および第２の延在
部と接続される。
不純物領域に達する第１と第２のコンタクトホールを有
する層間絶縁膜が形成されてもよい。このとき、第１と
第２の導体部は、第１と第２のコンタクトホール内に形
成され、第１と第２のコンタクトホールの側壁上に延在
する第１と第２の延在部をそれぞれ有してもよい。第３
の導体部は、層間絶縁膜上に形成され、第１と第２のコ
ンタクトホール上に開口を有し、第１および第２の延在
部と接続される。
【００２４】上記のように第１と第２の導体部が第１と
第２のコンタクトホール内に形成された場合には、第３
の導体部が第１と第２のコンタクトホール上に開口を有
することにより、第１と第２の導体部の一部表面と第３
の導体部とが接することを回避できる。また、第３の導
体部は、第１および第２の延在部と接続されるので、第
１と第２のコンタクト部から離れた位置で第１および第
２の導体部と第３の導体部とが接続されることとなる。
それにより、第１と第２のコンタクト部近傍に位置する
第１と第２の導体部から第３の導体部によって不純物が
吸収されるのを抑制することが可能となる。これらのこ
とも、第１および第２の不純物領域と配線間のコンタク
ト抵抗低減に寄与し得る。
第２のコンタクトホール内に形成された場合には、第３
の導体部が第１と第２のコンタクトホール上に開口を有
することにより、第１と第２の導体部の一部表面と第３
の導体部とが接することを回避できる。また、第３の導
体部は、第１および第２の延在部と接続されるので、第
１と第２のコンタクト部から離れた位置で第１および第
２の導体部と第３の導体部とが接続されることとなる。
それにより、第１と第２のコンタクト部近傍に位置する
第１と第２の導体部から第３の導体部によって不純物が
吸収されるのを抑制することが可能となる。これらのこ
とも、第１および第２の不純物領域と配線間のコンタク
ト抵抗低減に寄与し得る。
【００２５】また、第１と第２の導体部には、該第１と
第２の導体部の導電性向上のための不純物が導入されて
もよい。そして、第１と第２の導体部の一部表面上に
は、上記不純物が第３の導体部に吸収されるのを防止す
るための不純物拡散防止膜を介在して第３の導体部が延
在してもよい。なお、上記不純物は、第１と第２の不純
物領域からの拡散により下方から導入されてもよいし、
イオン注入等の手法により上方から導入されてもよい。
第２の導体部の導電性向上のための不純物が導入されて
もよい。そして、第１と第２の導体部の一部表面上に
は、上記不純物が第３の導体部に吸収されるのを防止す
るための不純物拡散防止膜を介在して第３の導体部が延
在してもよい。なお、上記不純物は、第１と第２の不純
物領域からの拡散により下方から導入されてもよいし、
イオン注入等の手法により上方から導入されてもよい。
【００２６】上記のように第１と第２の導体部の一部表
面上に不純物拡散防止膜を形成することにより、第１と
第２のコンタクト部直上に位置する第１と第２の導体部
から導電性向上のための不純物が第３の導体部によって
吸収されるのを防止することが可能となる。それによ
り、第１と第２のコンタクト部におけるコンタクト抵抗
を低減することが可能となる。
面上に不純物拡散防止膜を形成することにより、第１と
第２のコンタクト部直上に位置する第１と第２の導体部
から導電性向上のための不純物が第３の導体部によって
吸収されるのを防止することが可能となる。それによ
り、第１と第２のコンタクト部におけるコンタクト抵抗
を低減することが可能となる。
【００２７】また、上記の主表面上には第１と第２の不
純物領域に達する第１と第２のコンタクトホールを有す
る層間絶縁膜が形成されてもよい。このとき、第１と第
２の導体部は、第１と第２のコンタクトホール内にそれ
ぞれ形成され、第１と第２のコンタクトホールの側壁上
に延在する第１と第２の延在部それぞれを有してもよ
い。不純物拡散防止膜は、第１と第２のコンタクトホー
ル内にそれぞれ形成される。第３の導体部は、上記の第
１と第２の延在部と接続される。
純物領域に達する第１と第２のコンタクトホールを有す
る層間絶縁膜が形成されてもよい。このとき、第１と第
２の導体部は、第１と第２のコンタクトホール内にそれ
ぞれ形成され、第１と第２のコンタクトホールの側壁上
に延在する第１と第２の延在部それぞれを有してもよ
い。不純物拡散防止膜は、第１と第２のコンタクトホー
ル内にそれぞれ形成される。第３の導体部は、上記の第
１と第２の延在部と接続される。
【００２８】上記のように不純物拡散防止膜が第１と第
２のコンタクトホール内に形成された場合にも、上述の
場合と同様に、第１と第２のコンタクト部直上に位置す
る第１と第２の導体部から第３の導体部によって不純物
が吸収されるのを効果的に阻止できる。それにより、第
１と第２のコンタクト部におけるコンタクト抵抗を低減
することが可能となる。
２のコンタクトホール内に形成された場合にも、上述の
場合と同様に、第１と第２のコンタクト部直上に位置す
る第１と第２の導体部から第３の導体部によって不純物
が吸収されるのを効果的に阻止できる。それにより、第
１と第２のコンタクト部におけるコンタクト抵抗を低減
することが可能となる。
【００２９】また、上記の半導体装置は、１対のドライ
バＭＯＳトランジスタと、１対のアクセスＭＯＳトラン
ジスタと、１対の負荷用ＭＯＳトランジスタとを含むメ
モリセルを備えてもよい。このとき、ドライバＭＯＳト
ランジスタあるいはアクセスＭＯＳトランジスタが、上
記の第１の不純物領域を有し、負荷用ＭＯＳトランジス
タが上記の第２の不純物領域を有する。
バＭＯＳトランジスタと、１対のアクセスＭＯＳトラン
ジスタと、１対の負荷用ＭＯＳトランジスタとを含むメ
モリセルを備えてもよい。このとき、ドライバＭＯＳト
ランジスタあるいはアクセスＭＯＳトランジスタが、上
記の第１の不純物領域を有し、負荷用ＭＯＳトランジス
タが上記の第２の不純物領域を有する。
【００３０】異なる導電型の不純物領域を接続する配線
を有する半導体装置としてＳＲＡＭを挙げることがで
き、かかるＳＲＡＭにおいて本発明を適用することによ
り、高性能かつ高信頼性のＳＲＡＭが得られる。
を有する半導体装置としてＳＲＡＭを挙げることがで
き、かかるＳＲＡＭにおいて本発明を適用することによ
り、高性能かつ高信頼性のＳＲＡＭが得られる。
【００３１】また、上記の第１と第２の導体部は、導電
性向上のための不純物が導入された多結晶シリコン膜を
含んでもよい。第３の導体部は、金属シリサイド膜を含
んでもよい。
性向上のための不純物が導入された多結晶シリコン膜を
含んでもよい。第３の導体部は、金属シリサイド膜を含
んでもよい。
【００３２】金属を含まない導電膜の一例として不純物
が導入された多結晶シリコン膜を挙げることができ、こ
の多結晶シリコン膜を第１と第２の導体部として用いる
ことにより、半導体基板中に金属が拡散してリーク電流
を発生させるという従来例の問題を解消することができ
る。また、第３の導体部は、上述のように、第１と第２
の導体部の一部表面と接していないため、第３の導体部
が金属シリサイド膜を含んだとしても、その金属シリサ
イド膜によって第１と第２のコンタクト部近傍に位置す
る第１と第２の導体部から不純物が吸収されることを効
果的に抑制できる。その結果、第１および第２の不純物
領域と配線とのコンタクト抵抗を低減することが可能と
なる。なお、第１と第２の導体部が一体の多結晶シリコ
ン膜により構成された場合には、多結晶シリコン膜中に
ｐｎ接合が形成され得る。しかしながら、第３の導体部
が金属シリサイド膜を含むため、この第３の導体部によ
り第１と第２の導体部を電気的に接続することが可能と
なる。そのため、多結晶シリコン膜中にｐｎ接合が形成
されたとしても、配線の抵抗値が上昇することを効果的
に抑制することができる。
が導入された多結晶シリコン膜を挙げることができ、こ
の多結晶シリコン膜を第１と第２の導体部として用いる
ことにより、半導体基板中に金属が拡散してリーク電流
を発生させるという従来例の問題を解消することができ
る。また、第３の導体部は、上述のように、第１と第２
の導体部の一部表面と接していないため、第３の導体部
が金属シリサイド膜を含んだとしても、その金属シリサ
イド膜によって第１と第２のコンタクト部近傍に位置す
る第１と第２の導体部から不純物が吸収されることを効
果的に抑制できる。その結果、第１および第２の不純物
領域と配線とのコンタクト抵抗を低減することが可能と
なる。なお、第１と第２の導体部が一体の多結晶シリコ
ン膜により構成された場合には、多結晶シリコン膜中に
ｐｎ接合が形成され得る。しかしながら、第３の導体部
が金属シリサイド膜を含むため、この第３の導体部によ
り第１と第２の導体部を電気的に接続することが可能と
なる。そのため、多結晶シリコン膜中にｐｎ接合が形成
されたとしても、配線の抵抗値が上昇することを効果的
に抑制することができる。
【００３３】この発明に係る半導体装置の製造方法は、
下記の各工程を備える。半導体基板の主表面に第１導電
型の第１の不純物領域と第２導電型の第２の不純物領域
とを間隔をあけて形成する。第１と第２のコンタクト部
を介して第１と第２の不純物領域とそれぞれ接するよう
に金属を含まない導電膜により構成される第１と第２の
導体部を主表面上に形成する。第１と第２のコンタクト
部直上に位置する第１と第２の導体部の一部表面と接す
ることなく第１と第２の導体部を介して第１と第２の不
純物領域を電気的に接続するように金属を含む導電膜に
より構成される第３の導体部を主表面上に形成する。
下記の各工程を備える。半導体基板の主表面に第１導電
型の第１の不純物領域と第２導電型の第２の不純物領域
とを間隔をあけて形成する。第１と第２のコンタクト部
を介して第１と第２の不純物領域とそれぞれ接するよう
に金属を含まない導電膜により構成される第１と第２の
導体部を主表面上に形成する。第１と第２のコンタクト
部直上に位置する第１と第２の導体部の一部表面と接す
ることなく第１と第２の導体部を介して第１と第２の不
純物領域を電気的に接続するように金属を含む導電膜に
より構成される第３の導体部を主表面上に形成する。
【００３４】上記のように、第１と第２の不純物領域と
接するように金属を含まない導電膜により構成される第
１と第２の導体部を形成することにより、金属成分が半
導体基板中に拡散してリーク電流が発生することを効果
的に抑制できる。また、第１と第２の導体部が金属を含
まない導電膜により構成されることにより、第１と第２
の不純物領域から不純物が吸い上げられる程度を従来よ
り低減できる。それにより、第１と第２のコンタクト部
におけるコンタクト抵抗を低減することが可能となる。
また、第１と第２の導体部の一部表面と接することなく
第１と第２の導体部を介して第１と第２の不純物領域を
電気的に接続するように第３の導体部を形成することに
より、第１と第２の導体部に導電性向上のための不純物
がドープされた場合に、第１と第２のコンタクト部近傍
に位置する第１と第２の導体部から第３の導体部によっ
て上記の不純物が吸収されるのを抑制することも可能と
なる。このことも、コンタクト抵抗低減に寄与し得る。
接するように金属を含まない導電膜により構成される第
１と第２の導体部を形成することにより、金属成分が半
導体基板中に拡散してリーク電流が発生することを効果
的に抑制できる。また、第１と第２の導体部が金属を含
まない導電膜により構成されることにより、第１と第２
の不純物領域から不純物が吸い上げられる程度を従来よ
り低減できる。それにより、第１と第２のコンタクト部
におけるコンタクト抵抗を低減することが可能となる。
また、第１と第２の導体部の一部表面と接することなく
第１と第２の導体部を介して第１と第２の不純物領域を
電気的に接続するように第３の導体部を形成することに
より、第１と第２の導体部に導電性向上のための不純物
がドープされた場合に、第１と第２のコンタクト部近傍
に位置する第１と第２の導体部から第３の導体部によっ
て上記の不純物が吸収されるのを抑制することも可能と
なる。このことも、コンタクト抵抗低減に寄与し得る。
【００３５】上記の第３の導体部を形成する工程は、主
表面上に層間絶縁膜を形成する工程と、この層間絶縁膜
上に金属を含む導電膜を形成する工程と、金属を含む導
電膜と層間絶縁膜とを貫通して第１と第２の不純物領域
にそれぞれ達する第１と第２のコンタクトホールを形成
する工程を含んでもよい。また、第１と第２の導体部を
形成する工程は、第１と第２のコンタクトホール内から
第３の導体部上に延在し、第３の導体部と電気的に接続
されるように第１と第２の導体部を形成する工程を含ん
でもよい。
表面上に層間絶縁膜を形成する工程と、この層間絶縁膜
上に金属を含む導電膜を形成する工程と、金属を含む導
電膜と層間絶縁膜とを貫通して第１と第２の不純物領域
にそれぞれ達する第１と第２のコンタクトホールを形成
する工程を含んでもよい。また、第１と第２の導体部を
形成する工程は、第１と第２のコンタクトホール内から
第３の導体部上に延在し、第３の導体部と電気的に接続
されるように第１と第２の導体部を形成する工程を含ん
でもよい。
【００３６】上記のように層間絶縁膜上に形成された金
属を含む導電膜を貫通するように第１と第２のコンタク
トホールを形成することにより、第１と第２のコンタク
トホール上に貫通孔を有する第３の導体部を層間絶縁膜
上に形成することができる。また、第１と第２のコンタ
クトホール内から第３の導体部上に延在するよう第１と
第２の導体部を形成することにより、第１と第２の導体
部の一部表面と第３の導体部とが接することを回避しつ
つ第１と第２の導体部を介在して第１と第２の不純物領
域を第３の導体部により接続することが可能となる。そ
れにより、前述の場合と同様の効果が得られる。
属を含む導電膜を貫通するように第１と第２のコンタク
トホールを形成することにより、第１と第２のコンタク
トホール上に貫通孔を有する第３の導体部を層間絶縁膜
上に形成することができる。また、第１と第２のコンタ
クトホール内から第３の導体部上に延在するよう第１と
第２の導体部を形成することにより、第１と第２の導体
部の一部表面と第３の導体部とが接することを回避しつ
つ第１と第２の導体部を介在して第１と第２の不純物領
域を第３の導体部により接続することが可能となる。そ
れにより、前述の場合と同様の効果が得られる。
【００３７】また、第１と第２の導体部を形成する工程
は、主表面上に層間絶縁膜を形成する工程と、第１と第
２の不純物領域に達する第１と第２のコンタクトホール
を層間絶縁膜に形成する工程と、第１と第２のコンタク
トホール内に第１と第２の導体部を形成する工程と、第
１と第２の導体部に、第１導電型の不純物と第２導電型
の不純物とをそれぞれ導入する工程と、第１と第２の導
体部から不純物が第３の導体部により吸収されるのを防
止するための不純物拡散防止膜を一部表面上に形成する
工程とを含んでもよい。また、第３の導体部の形成工程
は、層間絶縁膜上に第１と第２の導体部と電気的に接続
されるように第３の導体部を形成する工程を含んでもよ
い。
は、主表面上に層間絶縁膜を形成する工程と、第１と第
２の不純物領域に達する第１と第２のコンタクトホール
を層間絶縁膜に形成する工程と、第１と第２のコンタク
トホール内に第１と第２の導体部を形成する工程と、第
１と第２の導体部に、第１導電型の不純物と第２導電型
の不純物とをそれぞれ導入する工程と、第１と第２の導
体部から不純物が第３の導体部により吸収されるのを防
止するための不純物拡散防止膜を一部表面上に形成する
工程とを含んでもよい。また、第３の導体部の形成工程
は、層間絶縁膜上に第１と第２の導体部と電気的に接続
されるように第３の導体部を形成する工程を含んでもよ
い。
【００３８】上記のように第１と第２の導体部の一部表
面上に不純物拡散防止膜を形成することにより、その上
に第３の導体部が形成されたとしても第１と第２のコン
タクト部近傍に位置する第１と第２の導体部から第３の
導体部によって不純物が吸収されることを効果的に阻止
することが可能となる。それにより、第１と第２のコン
タクト部におけるコンタクト抵抗を低減することが可能
となる。
面上に不純物拡散防止膜を形成することにより、その上
に第３の導体部が形成されたとしても第１と第２のコン
タクト部近傍に位置する第１と第２の導体部から第３の
導体部によって不純物が吸収されることを効果的に阻止
することが可能となる。それにより、第１と第２のコン
タクト部におけるコンタクト抵抗を低減することが可能
となる。
【００３９】また、上記の第１と第２の導体部は、多結
晶シリコン膜を含み、層間絶縁膜上に延在してもよい。
この場合、第３の導体部の形成工程は、第１と第２の導
体部と不純物拡散防止膜とを覆うように金属膜を形成す
る工程と、金属膜に熱処理を施して不純物拡散防止膜に
より覆われていない第１と第２の導体部の表面をシリサ
イド化することにより第３の導体部を形成する工程を含
んでもよい。
晶シリコン膜を含み、層間絶縁膜上に延在してもよい。
この場合、第３の導体部の形成工程は、第１と第２の導
体部と不純物拡散防止膜とを覆うように金属膜を形成す
る工程と、金属膜に熱処理を施して不純物拡散防止膜に
より覆われていない第１と第２の導体部の表面をシリサ
イド化することにより第３の導体部を形成する工程を含
んでもよい。
【００４０】上記のように第１と第２の導体部の一部表
面上に不純物拡散防止膜を形成することにより、不純物
拡散防止膜により覆われていない第１と第２の導体部の
表面を選択的にシリサイド化することが可能となる。こ
のシリサイド化された部分を接続することにより、第１
と第２の導体部の一部表面と接することなく第１と第２
の導体部を電気的に接続する第３の導体部を形成するこ
とが可能となる。それにより、前述のように、第１と第
２のコンタクト部におけるコンタクト抵抗を低減するこ
とが可能となる。
面上に不純物拡散防止膜を形成することにより、不純物
拡散防止膜により覆われていない第１と第２の導体部の
表面を選択的にシリサイド化することが可能となる。こ
のシリサイド化された部分を接続することにより、第１
と第２の導体部の一部表面と接することなく第１と第２
の導体部を電気的に接続する第３の導体部を形成するこ
とが可能となる。それにより、前述のように、第１と第
２のコンタクト部におけるコンタクト抵抗を低減するこ
とが可能となる。
【００４１】
【発明の実施の形態】以下、図１〜図７０を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００４２】（実施の形態１）まず、図１〜図６を用い
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１におけるＣＭＯＳ型ＳＲＡ
Ｍのメモリセルの断面図であり、図７３に示される断面
に対応する断面を示す図である。
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１におけるＣＭＯＳ型ＳＲＡ
Ｍのメモリセルの断面図であり、図７３に示される断面
に対応する断面を示す図である。
【００４３】図１を参照して、半導体基板１の主表面に
はｐウェル３とｎウェル４とが形成される。ｐウェル３
内には、ｎ+ 不純物領域１１ａ２，１１ａ３が形成され
る。ｎウェル４内には、ｐ+ 不純物領域１０ａ２が形成
される。ゲート電極６は、ｐウェル３上にゲート酸化膜
５を介在して形成される。ゲート電極７，８は、分離酸
化膜２上に延在している。ゲート電極６〜８の側壁上に
は、サイドウォール絶縁膜９が形成される。
はｐウェル３とｎウェル４とが形成される。ｐウェル３
内には、ｎ+ 不純物領域１１ａ２，１１ａ３が形成され
る。ｎウェル４内には、ｐ+ 不純物領域１０ａ２が形成
される。ゲート電極６は、ｐウェル３上にゲート酸化膜
５を介在して形成される。ゲート電極７，８は、分離酸
化膜２上に延在している。ゲート電極６〜８の側壁上に
は、サイドウォール絶縁膜９が形成される。
【００４４】ゲート電極６〜８を覆うようにシリコン酸
化膜等からなる層間絶縁膜１２が１００〜５００ｎｍ程
度の厚みに形成される。層間絶縁膜１２上には金属シリ
サイド膜１３が形成され、この金属シリサイド膜１３と
層間絶縁膜１２とを貫通するようにコンタクトホール１
５ａ，１６ａ，１７ａが形成される。金属シリサイド膜
１３上からコンタクトホール１５ａ，１６ａ，１７ａ内
に延在するように多結晶シリコン膜１８が形成される。
化膜等からなる層間絶縁膜１２が１００〜５００ｎｍ程
度の厚みに形成される。層間絶縁膜１２上には金属シリ
サイド膜１３が形成され、この金属シリサイド膜１３と
層間絶縁膜１２とを貫通するようにコンタクトホール１
５ａ，１６ａ，１７ａが形成される。金属シリサイド膜
１３上からコンタクトホール１５ａ，１６ａ，１７ａ内
に延在するように多結晶シリコン膜１８が形成される。
【００４５】多結晶シリコン膜１８はノンドープ状態で
形成され、多結晶シリコン膜１８中には、ｎ+ 不純物領
域１１ａ３，ゲート電極７およびｐ+ 不純物領域１０ａ
２から不純物が拡散する。それにより、多結晶シリコン
膜１８は、ｐ+ 不純物領域１０ａ２と接するｐ型多結晶
シリコン部と、ｎ+ 不純物領域１１ａ３あるいはゲート
電極７と接するｎ型多結晶シリコン部とを有することに
なる。そのため、多結晶シリコン膜１８中にはｐｎ接合
が形成される場合があるが、金属シリサイド膜１３が多
結晶シリコン膜１８下に形成されるので、金属シリサイ
ド膜１３によりｐ型多結晶シリコン部とｎ型多結晶シリ
コン部とを電気的に接続できる。
形成され、多結晶シリコン膜１８中には、ｎ+ 不純物領
域１１ａ３，ゲート電極７およびｐ+ 不純物領域１０ａ
２から不純物が拡散する。それにより、多結晶シリコン
膜１８は、ｐ+ 不純物領域１０ａ２と接するｐ型多結晶
シリコン部と、ｎ+ 不純物領域１１ａ３あるいはゲート
電極７と接するｎ型多結晶シリコン部とを有することに
なる。そのため、多結晶シリコン膜１８中にはｐｎ接合
が形成される場合があるが、金属シリサイド膜１３が多
結晶シリコン膜１８下に形成されるので、金属シリサイ
ド膜１３によりｐ型多結晶シリコン部とｎ型多結晶シリ
コン部とを電気的に接続できる。
【００４６】なお、上記の多結晶シリコン膜１８の厚み
は、たとえば５０〜２００ｎｍ程度であり、多結晶シリ
コン膜１８と金属シリサイド膜１３とで局所配線１９ａ
が構成される。
は、たとえば５０〜２００ｎｍ程度であり、多結晶シリ
コン膜１８と金属シリサイド膜１３とで局所配線１９ａ
が構成される。
【００４７】図１に示されるように、金属を含まない導
電膜である多結晶シリコン膜１８がｎ+ 不純物領域１１
ａ３と接するので、ｎ+ 不純物領域１１ａ３内に含まれ
るｎ型の不純物が局所配線１９ａに吸収される程度を従
来よりも低減できる。それにより、局所配線１９ａとｎ
+ 不純物領域１１ａ３とのコンタクト抵抗を従来例より
も低減することが可能となる。コンタクト部４１，４２
においても同様のことがいえる。
電膜である多結晶シリコン膜１８がｎ+ 不純物領域１１
ａ３と接するので、ｎ+ 不純物領域１１ａ３内に含まれ
るｎ型の不純物が局所配線１９ａに吸収される程度を従
来よりも低減できる。それにより、局所配線１９ａとｎ
+ 不純物領域１１ａ３とのコンタクト抵抗を従来例より
も低減することが可能となる。コンタクト部４１，４２
においても同様のことがいえる。
【００４８】また、多結晶シリコン膜１８には実質的に
金属が含まれていないので、局所配線１９ａとｎ+ 不純
物領域１１ａ３等とのコンタクト部４０〜４２から金属
が半導体基板１中に拡散することをも回避できる。それ
により、金属が半導体基板１中に拡散することに起因す
るリーク電流の発生をも効果的に阻止することが可能と
なる。
金属が含まれていないので、局所配線１９ａとｎ+ 不純
物領域１１ａ３等とのコンタクト部４０〜４２から金属
が半導体基板１中に拡散することをも回避できる。それ
により、金属が半導体基板１中に拡散することに起因す
るリーク電流の発生をも効果的に阻止することが可能と
なる。
【００４９】さらに、金属シリサイド膜１３は、コンタ
クトホール１５ａ，１６ａ，１７ａ上に貫通孔１３ａ，
１３ｂ，１３ｃをそれぞれ有している。そのため、コン
タクト部４０〜４２の直上に位置する多結晶シリコン膜
１８の一部表面上には金属シリサイド膜１３は形成され
ない。それにより、コンタクト部４０〜４２近傍に位置
する多結晶シリコン膜１８から不純物が金属シリサイド
膜１３によって吸収されることを効果的に抑制できる。
このことも、コンタクト抵抗低減に効果的に寄与し得
る。なお、金属シリサイド膜１３の代わりに金属を含む
他の導電膜を採用してもよい。
クトホール１５ａ，１６ａ，１７ａ上に貫通孔１３ａ，
１３ｂ，１３ｃをそれぞれ有している。そのため、コン
タクト部４０〜４２の直上に位置する多結晶シリコン膜
１８の一部表面上には金属シリサイド膜１３は形成され
ない。それにより、コンタクト部４０〜４２近傍に位置
する多結晶シリコン膜１８から不純物が金属シリサイド
膜１３によって吸収されることを効果的に抑制できる。
このことも、コンタクト抵抗低減に効果的に寄与し得
る。なお、金属シリサイド膜１３の代わりに金属を含む
他の導電膜を採用してもよい。
【００５０】上記の局所配線１９ａを覆うように１００
〜１０００ｎｍ程度の厚みのシリコン酸化膜等からなる
層間絶縁膜２０が形成される。この層間絶縁膜２０と層
間絶縁膜１２とを貫通してｎ+ 不純物領域１１ａ２に達
するようにコンタクトホール２１が形成される。コンタ
クトホール２１内と層間絶縁膜２０上とに５００〜２０
００ｎｍ程度の厚みのアルミニウム配線２２が形成され
る。
〜１０００ｎｍ程度の厚みのシリコン酸化膜等からなる
層間絶縁膜２０が形成される。この層間絶縁膜２０と層
間絶縁膜１２とを貫通してｎ+ 不純物領域１１ａ２に達
するようにコンタクトホール２１が形成される。コンタ
クトホール２１内と層間絶縁膜２０上とに５００〜２０
００ｎｍ程度の厚みのアルミニウム配線２２が形成され
る。
【００５１】次に、図２〜図６を用いて、図１に示され
るＳＲＡＭの製造方法について説明する。図２〜図６
は、図１に示されるＳＲＡＭの製造工程の第１工程〜第
５工程を示す断面図である。
るＳＲＡＭの製造方法について説明する。図２〜図６
は、図１に示されるＳＲＡＭの製造工程の第１工程〜第
５工程を示す断面図である。
【００５２】まず図２を参照して、周知の方法で、層間
絶縁膜１２までを形成する。この層間絶縁膜１２上に、
ＣＶＤ（Chemical Vapor Deposition ）法あるいはスパ
ッタリング法等を用いて、金属シリサイド膜１３を形成
する。
絶縁膜１２までを形成する。この層間絶縁膜１２上に、
ＣＶＤ（Chemical Vapor Deposition ）法あるいはスパ
ッタリング法等を用いて、金属シリサイド膜１３を形成
する。
【００５３】次に、図３に示すように、金属シリサイド
膜１３上にレジスト１４ａを塗布し、これを所定形状に
パターニングする。パターニングされたレジスト１４ａ
をマスクとして用いて、金属シリサイド膜１３と層間絶
縁膜１２とをエッチングする。それにより、コンタクト
ホール１５ａ，１６ａ，１７ａをそれぞれ形成する。
膜１３上にレジスト１４ａを塗布し、これを所定形状に
パターニングする。パターニングされたレジスト１４ａ
をマスクとして用いて、金属シリサイド膜１３と層間絶
縁膜１２とをエッチングする。それにより、コンタクト
ホール１５ａ，１６ａ，１７ａをそれぞれ形成する。
【００５４】次に、図４を参照して、ＣＶＤ法等を用い
て、コンタクトホール１５ａ〜１７ａ内から金属シリサ
イド膜１３上に延在するように導電性向上のための不純
物のドープされていない多結晶シリコン膜１８を５０〜
２００ｎｍの厚みに堆積する。
て、コンタクトホール１５ａ〜１７ａ内から金属シリサ
イド膜１３上に延在するように導電性向上のための不純
物のドープされていない多結晶シリコン膜１８を５０〜
２００ｎｍの厚みに堆積する。
【００５５】次に、図５に示されるように、多結晶シリ
コン膜１８上に所定形状にパターニングされたレジスト
１４ｂを形成する。このレジスト１４ｂをマスクとして
用いて多結晶シリコン膜１８と金属シリサイド膜１３と
をパターニングする。それにより、局所配線１９ａが形
成される。
コン膜１８上に所定形状にパターニングされたレジスト
１４ｂを形成する。このレジスト１４ｂをマスクとして
用いて多結晶シリコン膜１８と金属シリサイド膜１３と
をパターニングする。それにより、局所配線１９ａが形
成される。
【００５６】次に、図６に示されるように、レジスト１
４ｂを除去した後、ＣＶＤ法等を用いて、局所配線１９
ａを覆うようにシリコン酸化膜等からなる層間絶縁膜２
０を堆積する。その際あるいはその後の熱処理により、
ｐ+ 不純物領域１０ａ２，ｎ + 不純物領域１１ａ３およ
びゲート電極７中から多結晶シリコン膜１８中に不純物
が拡散する。次に、フォトリソグラフィとエッチングに
より層間絶縁膜２０と層間絶縁膜１２とを貫通してｎ+
不純物領域１１ａ２に達するコンタクトホール２１を形
成する。
４ｂを除去した後、ＣＶＤ法等を用いて、局所配線１９
ａを覆うようにシリコン酸化膜等からなる層間絶縁膜２
０を堆積する。その際あるいはその後の熱処理により、
ｐ+ 不純物領域１０ａ２，ｎ + 不純物領域１１ａ３およ
びゲート電極７中から多結晶シリコン膜１８中に不純物
が拡散する。次に、フォトリソグラフィとエッチングに
より層間絶縁膜２０と層間絶縁膜１２とを貫通してｎ+
不純物領域１１ａ２に達するコンタクトホール２１を形
成する。
【００５７】次に、スパッタリング法等を用いて、５０
０〜２０００ｎｍ程度の厚みのアルミニウム膜をコンタ
クトホール２１内と層間絶縁膜２０上とに堆積する。こ
のアルミニウム膜を所定形状にパターニングすることに
より、アルミニウム等の金属配線２２が形成される。以
上の工程を経て図１に示されるＳＲＡＭが形成されるこ
ととなる。
０〜２０００ｎｍ程度の厚みのアルミニウム膜をコンタ
クトホール２１内と層間絶縁膜２０上とに堆積する。こ
のアルミニウム膜を所定形状にパターニングすることに
より、アルミニウム等の金属配線２２が形成される。以
上の工程を経て図１に示されるＳＲＡＭが形成されるこ
ととなる。
【００５８】（実施の形態２）次に、図７〜図１２を用
いて、この発明の実施の形態２について説明する。図７
は、この発明の実施の形態２におけるＳＲＡＭを示す断
面図である。
いて、この発明の実施の形態２について説明する。図７
は、この発明の実施の形態２におけるＳＲＡＭを示す断
面図である。
【００５９】図７を参照して、本実施の形態２では、金
属シリサイド膜１３の上下に多結晶シリコン膜１８，２
３が形成されている。それ以外の構造に関しては実施の
形態１の場合と同様である。
属シリサイド膜１３の上下に多結晶シリコン膜１８，２
３が形成されている。それ以外の構造に関しては実施の
形態１の場合と同様である。
【００６０】上記のように局所配線２４ａが多結晶シリ
コン膜１８，２３を有することにより、ＳＲＡＭの製造
プロセスにおける金属シリサイド膜１３の膜減りを抑制
することが可能となる。それにより、局所配線２４ａの
抵抗値が増大するのを効果的に抑制することが可能とな
る。
コン膜１８，２３を有することにより、ＳＲＡＭの製造
プロセスにおける金属シリサイド膜１３の膜減りを抑制
することが可能となる。それにより、局所配線２４ａの
抵抗値が増大するのを効果的に抑制することが可能とな
る。
【００６１】次に、図８〜図１２を用いて、図７に示さ
れるＳＲＡＭの製造方法について説明する。図８〜図１
２は、図７に示されるＳＲＡＭの製造工程の特徴的な第
１工程〜第５工程を示す断面図である。
れるＳＲＡＭの製造方法について説明する。図８〜図１
２は、図７に示されるＳＲＡＭの製造工程の特徴的な第
１工程〜第５工程を示す断面図である。
【００６２】図８を参照して、実施の形態１と同様の工
程を経て層間絶縁膜１２までを形成する。この層間絶縁
膜１２上に、ＣＶＤ法等を用いて、不純物のドープされ
ていない多結晶シリコン膜２３と、金属シリサイド膜１
３とを堆積する。
程を経て層間絶縁膜１２までを形成する。この層間絶縁
膜１２上に、ＣＶＤ法等を用いて、不純物のドープされ
ていない多結晶シリコン膜２３と、金属シリサイド膜１
３とを堆積する。
【００６３】次に、図９を参照して、金属シリサイド膜
１３上にレジスト１４ａを塗布し、このレジスト１４ａ
を所定形状にパターニングする。そして、パターニング
されたレジスト１４ａをマスクとして用いて、金属シリ
サイド膜１３、多結晶シリコン膜２３、層間絶縁膜１２
を順次エッチングする。それにより、コンタクトホール
１５ａ〜１７ａが形成される。
１３上にレジスト１４ａを塗布し、このレジスト１４ａ
を所定形状にパターニングする。そして、パターニング
されたレジスト１４ａをマスクとして用いて、金属シリ
サイド膜１３、多結晶シリコン膜２３、層間絶縁膜１２
を順次エッチングする。それにより、コンタクトホール
１５ａ〜１７ａが形成される。
【００６４】次に、図１０を参照して、ＣＶＤ法等を用
いて、コンタクトホール１５ａ〜１７ａ内から金属シリ
サイド膜１３上に延在するように多結晶シリコン膜１８
を形成する。次に、図１１に示されるように、実施の形
態１の場合と同様の方法でレジスト１４ｂを形成する。
このレジスト１４ｂをマスクとして用いて、多結晶シリ
コン膜１８、金属シリサイド膜１３および多結晶シリコ
ン膜２３をパターニングする。それにより、局所配線２
４ａが形成される。
いて、コンタクトホール１５ａ〜１７ａ内から金属シリ
サイド膜１３上に延在するように多結晶シリコン膜１８
を形成する。次に、図１１に示されるように、実施の形
態１の場合と同様の方法でレジスト１４ｂを形成する。
このレジスト１４ｂをマスクとして用いて、多結晶シリ
コン膜１８、金属シリサイド膜１３および多結晶シリコ
ン膜２３をパターニングする。それにより、局所配線２
４ａが形成される。
【００６５】次に、図１２を参照して、局所配線２４ａ
を覆うようにＣＶＤ法等を用いて層間絶縁膜２０を形成
する。この層間絶縁膜２０と層間絶縁膜１２とを選択的
にエッチングすることにより、コンタクトホール２１を
形成する。それ以降は上記の実施の形態１と同様の工程
を経て図７に示されるＳＲＡＭが形成されることとな
る。
を覆うようにＣＶＤ法等を用いて層間絶縁膜２０を形成
する。この層間絶縁膜２０と層間絶縁膜１２とを選択的
にエッチングすることにより、コンタクトホール２１を
形成する。それ以降は上記の実施の形態１と同様の工程
を経て図７に示されるＳＲＡＭが形成されることとな
る。
【００６６】（実施の形態３）次に、図１３〜図１９を
用いて、この発明の実施の形態３について説明する。図
１３は、この発明の実施の形態３におけるＳＲＡＭを示
す断面図である。
用いて、この発明の実施の形態３について説明する。図
１３は、この発明の実施の形態３におけるＳＲＡＭを示
す断面図である。
【００６７】図１３を参照して、本実施の形態３では、
コンタクトホール１５ａ〜１７ａ内に位置する多結晶シ
リコン膜１８の表面上にシリコン酸化膜等の絶縁膜２６
が形成されている。そして、絶縁膜２６によって覆われ
ていない多結晶シリコン膜１８の表面に金属シリサイド
膜２５が形成されている。この金属シリサイド膜２５
は、多結晶シリコン膜１８の表面をシリサイド化するこ
とにより形成される。それ以外の構造に関しては実施の
形態１の場合と同様である。
コンタクトホール１５ａ〜１７ａ内に位置する多結晶シ
リコン膜１８の表面上にシリコン酸化膜等の絶縁膜２６
が形成されている。そして、絶縁膜２６によって覆われ
ていない多結晶シリコン膜１８の表面に金属シリサイド
膜２５が形成されている。この金属シリサイド膜２５
は、多結晶シリコン膜１８の表面をシリサイド化するこ
とにより形成される。それ以外の構造に関しては実施の
形態１の場合と同様である。
【００６８】図１３に示されるように、コンタクトホー
ル１５ａ〜１７ａ内に絶縁膜２６を埋込むことにより、
金属シリサイド膜２５がコンタクト部４０〜４２直上に
位置する多結晶シリコン膜１８の表面上に形成されるこ
とを阻止できる。それにより、前述の各実施の形態の場
合と同様に、コンタクト抵抗を低減することが可能とな
る。
ル１５ａ〜１７ａ内に絶縁膜２６を埋込むことにより、
金属シリサイド膜２５がコンタクト部４０〜４２直上に
位置する多結晶シリコン膜１８の表面上に形成されるこ
とを阻止できる。それにより、前述の各実施の形態の場
合と同様に、コンタクト抵抗を低減することが可能とな
る。
【００６９】次に、図１４〜図１９を用いて、本実施の
形態におけるＳＲＡＭの製造方法について説明する。図
１４〜図１９は、本実施の形態３におけるＳＲＡＭの製
造工程の特徴的な第１工程〜第６工程を示す断面図であ
る。
形態におけるＳＲＡＭの製造方法について説明する。図
１４〜図１９は、本実施の形態３におけるＳＲＡＭの製
造工程の特徴的な第１工程〜第６工程を示す断面図であ
る。
【００７０】図１４を参照して、実施の形態１と同様の
工程を経て層間絶縁膜１２までを形成し、層間絶縁膜１
２上にレジスト１４ａを塗布する。レジスト１４ａを所
定形状にパターニングした後、パターニングされたレジ
スト１４ａをマスクとして用いて層間絶縁膜１２をエッ
チングする。それにより、コンタクトホール１５ａ〜１
７ａを形成する。
工程を経て層間絶縁膜１２までを形成し、層間絶縁膜１
２上にレジスト１４ａを塗布する。レジスト１４ａを所
定形状にパターニングした後、パターニングされたレジ
スト１４ａをマスクとして用いて層間絶縁膜１２をエッ
チングする。それにより、コンタクトホール１５ａ〜１
７ａを形成する。
【００７１】次に、図１５を参照して、レジスト１４ａ
を除去した後、ＣＶＤ法等を用いて、コンタクトホール
１５ａ〜１７ａ内から層間絶縁膜１２上に延在するよう
に多結晶シリコン膜１８を形成する。この多結晶シリコ
ン膜１８上にＣＶＤ法等を用いて、シリコン酸化膜等か
らなる絶縁膜２６を１００〜５００ｎｍ程度の厚みに堆
積する。
を除去した後、ＣＶＤ法等を用いて、コンタクトホール
１５ａ〜１７ａ内から層間絶縁膜１２上に延在するよう
に多結晶シリコン膜１８を形成する。この多結晶シリコ
ン膜１８上にＣＶＤ法等を用いて、シリコン酸化膜等か
らなる絶縁膜２６を１００〜５００ｎｍ程度の厚みに堆
積する。
【００７２】次に、図１６を参照して、エッチバックあ
るいはＣＭＰ（Chemical Mechanical Polishing ）法等
を用いて、絶縁膜２６の厚みを減じる。それにより、コ
ンタクトホール１５ａ〜１７ａ内に絶縁膜２６を残余さ
せる。
るいはＣＭＰ（Chemical Mechanical Polishing ）法等
を用いて、絶縁膜２６の厚みを減じる。それにより、コ
ンタクトホール１５ａ〜１７ａ内に絶縁膜２６を残余さ
せる。
【００７３】次に、多結晶シリコン膜１８と絶縁膜２６
上とに金属膜（図示せず）を堆積する。この金属膜にＲ
ＴＡ（Rapid Thermal Aneal ）等の熱処理を施す。それ
により、絶縁膜２６によって覆われていない多結晶シリ
コン膜１８の表面をシリサイド化する。それにより、金
属シリサイド膜２５を多結晶シリコン膜１８の表面に選
択的に形成する。
上とに金属膜（図示せず）を堆積する。この金属膜にＲ
ＴＡ（Rapid Thermal Aneal ）等の熱処理を施す。それ
により、絶縁膜２６によって覆われていない多結晶シリ
コン膜１８の表面をシリサイド化する。それにより、金
属シリサイド膜２５を多結晶シリコン膜１８の表面に選
択的に形成する。
【００７４】次に、図１８を参照して、金属シリサイド
膜２５を覆うようにレジスト１４ｂを塗布し、このレジ
スト１４ｂを所定形状にパターニングする。パターニン
グされたレジスト１４ｂをマスクとして用いて、金属シ
リサイド膜２５と多結晶シリコン膜１８とを順次エッチ
ングする。それにより、局所配線２７ａが形成される。
膜２５を覆うようにレジスト１４ｂを塗布し、このレジ
スト１４ｂを所定形状にパターニングする。パターニン
グされたレジスト１４ｂをマスクとして用いて、金属シ
リサイド膜２５と多結晶シリコン膜１８とを順次エッチ
ングする。それにより、局所配線２７ａが形成される。
【００７５】次に、図１９を参照して、実施の形態１と
同様の方法で層間絶縁膜２０とコンタクトホール２１と
を形成する。それ以降は実施の形態１と同様の工程を経
て図１３に示されるＳＲＡＭが形成されることとなる。
同様の方法で層間絶縁膜２０とコンタクトホール２１と
を形成する。それ以降は実施の形態１と同様の工程を経
て図１３に示されるＳＲＡＭが形成されることとなる。
【００７６】（実施の形態４）次に、図２０〜図２３を
用いて、この発明の実施の形態４について説明する。図
２０は、この発明の実施の形態４におけるＳＲＡＭを示
す断面図である。
用いて、この発明の実施の形態４について説明する。図
２０は、この発明の実施の形態４におけるＳＲＡＭを示
す断面図である。
【００７７】図２０を参照して、本実施の形態４では、
金属シリサイド膜２５ａが絶縁膜２６上にまで延在して
いる。それ以外の構造については実施の形態３の場合と
同様である。
金属シリサイド膜２５ａが絶縁膜２６上にまで延在して
いる。それ以外の構造については実施の形態３の場合と
同様である。
【００７８】上述のように絶縁膜２６上にまで延在する
ように金属シリサイド膜２５ａを形成することにより、
局所配線２８ａ内における金属シリサイド膜２５ａの割
合を上述の実施の形態３の場合よりも増大させることが
可能となる。それにより、上述の実施の形態３の場合よ
りもさらに局所配線２８ａの抵抗値を低減することが可
能となる。
ように金属シリサイド膜２５ａを形成することにより、
局所配線２８ａ内における金属シリサイド膜２５ａの割
合を上述の実施の形態３の場合よりも増大させることが
可能となる。それにより、上述の実施の形態３の場合よ
りもさらに局所配線２８ａの抵抗値を低減することが可
能となる。
【００７９】なお、金属シリサイド膜２５ａが絶縁膜２
６上に延在しているが、絶縁膜２６は、コンタクト部４
０〜４２近傍に位置する多結晶シリコン膜１８から金属
シリサイド膜２５ａによって不純物が吸収されるのを防
止する不純物拡散防止膜としての機能を有するので、コ
ンタクト抵抗増大を回避できる。なお、絶縁膜２６の代
わりに、不純物拡散防止機能を有しかつシリサイド化反
応においてマスクとして機能し得る材質からなる膜を使
用できる。
６上に延在しているが、絶縁膜２６は、コンタクト部４
０〜４２近傍に位置する多結晶シリコン膜１８から金属
シリサイド膜２５ａによって不純物が吸収されるのを防
止する不純物拡散防止膜としての機能を有するので、コ
ンタクト抵抗増大を回避できる。なお、絶縁膜２６の代
わりに、不純物拡散防止機能を有しかつシリサイド化反
応においてマスクとして機能し得る材質からなる膜を使
用できる。
【００８０】次に、図２１〜図２３を用いて、本実施の
形態４におけるＳＲＡＭの製造方法について説明する。
図２１〜図２３は、本実施の形態４におけるＳＲＡＭの
製造工程の特徴的な第１工程〜第３工程を示す断面図で
ある。
形態４におけるＳＲＡＭの製造方法について説明する。
図２１〜図２３は、本実施の形態４におけるＳＲＡＭの
製造工程の特徴的な第１工程〜第３工程を示す断面図で
ある。
【００８１】まず図２１を参照して、実施の形態３と同
様の工程を経て絶縁膜２６までを形成する。この絶縁膜
２６上と多結晶シリコン膜１８上とに、スパッタリング
法あるいはＣＶＤ法等を用いて、金属シリサイド膜２５
ａを堆積する。
様の工程を経て絶縁膜２６までを形成する。この絶縁膜
２６上と多結晶シリコン膜１８上とに、スパッタリング
法あるいはＣＶＤ法等を用いて、金属シリサイド膜２５
ａを堆積する。
【００８２】次に、図２２を参照して、金属シリサイド
膜２５ａ上に、所定形状にパターニングされたレジスト
１４ｂを形成する。このレジスト１４ｂをマスクとして
用いて、金属シリサイド膜２５ａと多結晶シリコン膜１
８とをエッチングする。それにより、局所配線２８ａが
形成される。
膜２５ａ上に、所定形状にパターニングされたレジスト
１４ｂを形成する。このレジスト１４ｂをマスクとして
用いて、金属シリサイド膜２５ａと多結晶シリコン膜１
８とをエッチングする。それにより、局所配線２８ａが
形成される。
【００８３】次に、図２３を参照して、実施の形態１と
同様の方法で層間絶縁膜２０とコンタクトホール２１と
を形成する。それ以降は実施の形態１の場合と同様の工
程を経て図２０に示されるＳＲＡＭが形成されることと
なる。
同様の方法で層間絶縁膜２０とコンタクトホール２１と
を形成する。それ以降は実施の形態１の場合と同様の工
程を経て図２０に示されるＳＲＡＭが形成されることと
なる。
【００８４】（実施の形態５）次に、図２４〜図２８を
用いて、この発明の実施の形態５について説明する。図
２４は、この発明の実施の形態５におけるＳＲＡＭを示
す断面図である。
用いて、この発明の実施の形態５について説明する。図
２４は、この発明の実施の形態５におけるＳＲＡＭを示
す断面図である。
【００８５】図２４を参照して、本実施の形態５では、
コンタクトホール１５ａ〜１７ａ内に充填されかつコン
タクトホール１５ａ〜１７ａの側壁上に位置する多結晶
シリコン膜１８上にまで延在するように絶縁膜２９が形
成されている。この絶縁膜２９の材質は、絶縁膜２６の
材質と同様である。そして、絶縁膜２９に覆われていな
い多結晶シリコン膜１８の表面上に金属シリサイド膜３
０が形成される。この金属シリサイド膜３０と多結晶シ
リコン膜１８とにより局所配線３１ａが構成される。そ
れ以外の構造に関しては実施の形態１と同様である。
コンタクトホール１５ａ〜１７ａ内に充填されかつコン
タクトホール１５ａ〜１７ａの側壁上に位置する多結晶
シリコン膜１８上にまで延在するように絶縁膜２９が形
成されている。この絶縁膜２９の材質は、絶縁膜２６の
材質と同様である。そして、絶縁膜２９に覆われていな
い多結晶シリコン膜１８の表面上に金属シリサイド膜３
０が形成される。この金属シリサイド膜３０と多結晶シ
リコン膜１８とにより局所配線３１ａが構成される。そ
れ以外の構造に関しては実施の形態１と同様である。
【００８６】上記のようにコンタクトホール１５ａ〜１
７ａを覆うように絶縁膜２９を形成することにより、コ
ンタクトホール１５ａ〜１７ａ内に位置する多結晶シリ
コン膜１８がシリサイド化されるのを阻止できる。
７ａを覆うように絶縁膜２９を形成することにより、コ
ンタクトホール１５ａ〜１７ａ内に位置する多結晶シリ
コン膜１８がシリサイド化されるのを阻止できる。
【００８７】次に、図２５〜図２８を用いて、本実施の
形態５におけるＳＲＡＭの製造方法について説明する。
図２５〜図２８は、本実施の形態５におけるＳＲＡＭの
製造工程の特徴的な第１工程〜第４工程を示す断面図で
ある。
形態５におけるＳＲＡＭの製造方法について説明する。
図２５〜図２８は、本実施の形態５におけるＳＲＡＭの
製造工程の特徴的な第１工程〜第４工程を示す断面図で
ある。
【００８８】図２５を参照して、実施の形態３の場合と
同様の工程を経て多結晶シリコン膜１８までを形成す
る。次に、ＣＶＤ法等を用いて、コンタクトホール１５
ａ〜１７ａ内に充填されかつ多結晶シリコン膜１８を覆
うようにシリコン酸化膜等の絶縁膜２９を堆積する。こ
の絶縁膜２９上に、所定形状にパターニングされたレジ
スト１４ｃを形成する。このとき、パターニングされた
レジスト１４ｃは、コンタクトホール１５ａ〜１７ａの
直上に形成される。このレジスト１４ｃをマスクとして
用いて絶縁膜２９をエッチングする。それにより、コン
タクトホール１５ａ〜１７ａにそれぞれ充填される絶縁
膜２９が形成される。
同様の工程を経て多結晶シリコン膜１８までを形成す
る。次に、ＣＶＤ法等を用いて、コンタクトホール１５
ａ〜１７ａ内に充填されかつ多結晶シリコン膜１８を覆
うようにシリコン酸化膜等の絶縁膜２９を堆積する。こ
の絶縁膜２９上に、所定形状にパターニングされたレジ
スト１４ｃを形成する。このとき、パターニングされた
レジスト１４ｃは、コンタクトホール１５ａ〜１７ａの
直上に形成される。このレジスト１４ｃをマスクとして
用いて絶縁膜２９をエッチングする。それにより、コン
タクトホール１５ａ〜１７ａにそれぞれ充填される絶縁
膜２９が形成される。
【００８９】次に、図２６を参照して、実施の形態３の
場合と同様の方法で金属シリサイド膜３０を形成する。
この金属シリサイド膜３０上に、図２７に示すように、
所定形状にパターニングされたレジスト１４ｂを形成す
る。このパターニングされたレジスト１４ｂをマスクと
して用いて、金属シリサイド膜３０と多結晶シリコン膜
１８とを順次エッチングする。それにより、局所配線３
１ａが形成される。
場合と同様の方法で金属シリサイド膜３０を形成する。
この金属シリサイド膜３０上に、図２７に示すように、
所定形状にパターニングされたレジスト１４ｂを形成す
る。このパターニングされたレジスト１４ｂをマスクと
して用いて、金属シリサイド膜３０と多結晶シリコン膜
１８とを順次エッチングする。それにより、局所配線３
１ａが形成される。
【００９０】次に、図２８を参照して、実施の形態１の
場合と同様の方法で層間絶縁膜２０とコンタクトホール
２１とを形成する。それ以降は実施の形態１と同様の工
程を経て図２４に示されるＳＲＡＭが形成されることと
なる。
場合と同様の方法で層間絶縁膜２０とコンタクトホール
２１とを形成する。それ以降は実施の形態１と同様の工
程を経て図２４に示されるＳＲＡＭが形成されることと
なる。
【００９１】（実施の形態６）次に、図２９〜図３２を
用いて、この発明の実施の形態６について説明する。図
２９は、この発明の実施の形態６におけるＳＲＡＭを示
す断面図である。
用いて、この発明の実施の形態６について説明する。図
２９は、この発明の実施の形態６におけるＳＲＡＭを示
す断面図である。
【００９２】図２９を参照して、本実施の形態６では、
絶縁膜２９上に金属シリサイド膜３２が延在している。
この金属シリサイド膜３２と多結晶シリコン膜１８とに
よって局所配線３３ａが形成される。それ以外の構造に
関しては、上述の実施の形態５と同様である。
絶縁膜２９上に金属シリサイド膜３２が延在している。
この金属シリサイド膜３２と多結晶シリコン膜１８とに
よって局所配線３３ａが形成される。それ以外の構造に
関しては、上述の実施の形態５と同様である。
【００９３】上述のように絶縁膜２９上にまで金属シリ
サイド膜３２が延在することにより、実施の形態４の場
合と同様に、局所配線３３ａの抵抗値を低減することが
可能となる。
サイド膜３２が延在することにより、実施の形態４の場
合と同様に、局所配線３３ａの抵抗値を低減することが
可能となる。
【００９４】次に、図３０〜図３２を用いて、本実施の
形態６におけるＳＲＡＭの製造方法について説明する。
図３０〜図３２は、この発明の実施の形態６におけるＳ
ＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す
断面図である。
形態６におけるＳＲＡＭの製造方法について説明する。
図３０〜図３２は、この発明の実施の形態６におけるＳ
ＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す
断面図である。
【００９５】図３０を参照して、実施の形態５の場合と
同様の工程を経て絶縁膜２９までを形成する。この絶縁
膜２９上と多結晶シリコン膜１８上とに、ＣＶＤ法ある
いはスパッタリング法等を用いて、金属シリサイド膜３
２を堆積する。
同様の工程を経て絶縁膜２９までを形成する。この絶縁
膜２９上と多結晶シリコン膜１８上とに、ＣＶＤ法ある
いはスパッタリング法等を用いて、金属シリサイド膜３
２を堆積する。
【００９６】次に、図３１を参照して、金属シリサイド
膜３２上に所定形状にパターニングされたレジスト１４
ｂを形成し、このレジスト１４ｂをマスクとして用いて
金属シリサイド膜３２と多結晶シリコン膜１８とを順次
エッチングする。それにより、局所配線３３ａが形成さ
れる。
膜３２上に所定形状にパターニングされたレジスト１４
ｂを形成し、このレジスト１４ｂをマスクとして用いて
金属シリサイド膜３２と多結晶シリコン膜１８とを順次
エッチングする。それにより、局所配線３３ａが形成さ
れる。
【００９７】次に、レジスト１４ｂを除去した後、図３
２に示されるように、実施の形態１の場合と同様の方法
で層間絶縁膜２０とコンタクトホール２１とを形成す
る。それ以降は実施の形態１の場合と同様の工程を経て
図２９に示されるＳＲＡＭが形成されることとなる。
２に示されるように、実施の形態１の場合と同様の方法
で層間絶縁膜２０とコンタクトホール２１とを形成す
る。それ以降は実施の形態１の場合と同様の工程を経て
図２９に示されるＳＲＡＭが形成されることとなる。
【００９８】（実施の形態７）次に、図３３〜図３８を
用いて、この発明の実施の形態７について説明する。図
３３は、この発明の実施の形態７におけるＳＲＡＭを示
す断面図である。
用いて、この発明の実施の形態７について説明する。図
３３は、この発明の実施の形態７におけるＳＲＡＭを示
す断面図である。
【００９９】図３３を参照して、本実施の形態７では、
コンタクトホール１５ａ〜１７ａ内に位置する多結晶シ
リコン膜１８の表面を覆うようにシリコン酸化膜あるい
はシリコン窒化膜等の絶縁膜３４が形成されている。こ
の絶縁膜３４も、実施の形態６の場合と同様にコンタク
トホール１５ａ〜１７ａを覆うように形成されている。
この絶縁膜３４は、好ましくは、５０〜１００ｎｍ程度
の厚みを有する。そして、絶縁膜３４によって覆われて
いない多結晶シリコン膜１８の表面には金属シリサイド
膜３５が形成される。この金属シリサイド膜３５と多結
晶シリコン膜１８とによって局所配線３６ａが形成され
る。それ以外の構造に関しては実施の形態１の場合と同
様である。
コンタクトホール１５ａ〜１７ａ内に位置する多結晶シ
リコン膜１８の表面を覆うようにシリコン酸化膜あるい
はシリコン窒化膜等の絶縁膜３４が形成されている。こ
の絶縁膜３４も、実施の形態６の場合と同様にコンタク
トホール１５ａ〜１７ａを覆うように形成されている。
この絶縁膜３４は、好ましくは、５０〜１００ｎｍ程度
の厚みを有する。そして、絶縁膜３４によって覆われて
いない多結晶シリコン膜１８の表面には金属シリサイド
膜３５が形成される。この金属シリサイド膜３５と多結
晶シリコン膜１８とによって局所配線３６ａが形成され
る。それ以外の構造に関しては実施の形態１の場合と同
様である。
【０１００】次に、図３４〜図３８を用いて、本実施の
形態７におけるＳＲＡＭの製造方法について説明する。
図３４〜図３８は、この発明の実施の形態７におけるＳ
ＲＡＭの製造工程の特徴的な第１工程〜第５工程を示す
断面図である。
形態７におけるＳＲＡＭの製造方法について説明する。
図３４〜図３８は、この発明の実施の形態７におけるＳ
ＲＡＭの製造工程の特徴的な第１工程〜第５工程を示す
断面図である。
【０１０１】図３４を参照して、実施の形態３と同様の
工程を経て多結晶シリコン膜１８までを形成する。この
多結晶シリコン膜１８の表面を酸化あるいは窒化するこ
とにより、多結晶シリコン膜１８の表面にシリコン酸化
膜あるいはシリコン窒化膜等の絶縁膜３４を５０〜１０
０ｎｍ程度の厚みに形成する。
工程を経て多結晶シリコン膜１８までを形成する。この
多結晶シリコン膜１８の表面を酸化あるいは窒化するこ
とにより、多結晶シリコン膜１８の表面にシリコン酸化
膜あるいはシリコン窒化膜等の絶縁膜３４を５０〜１０
０ｎｍ程度の厚みに形成する。
【０１０２】次に、図３５を参照して、絶縁膜３４上
に、コンタクトホール１５ａ〜１７ａを覆うようにパタ
ーニングされたレジスト１４ｄを形成する。このレジス
ト１４ｄをマスクとして用いて、絶縁膜３４をエッチン
グする。それにより、コンタクトホール１５ａ〜１７ａ
内に位置する多結晶シリコン膜１８の表面を覆うように
絶縁膜３４を形成する。
に、コンタクトホール１５ａ〜１７ａを覆うようにパタ
ーニングされたレジスト１４ｄを形成する。このレジス
ト１４ｄをマスクとして用いて、絶縁膜３４をエッチン
グする。それにより、コンタクトホール１５ａ〜１７ａ
内に位置する多結晶シリコン膜１８の表面を覆うように
絶縁膜３４を形成する。
【０１０３】次に、図３６を参照して、実施の形態３の
場合と同様の方法で絶縁膜３４によって覆われていない
多結晶シリコン膜１８の表面をシリサイド化する。それ
により、多結晶シリコン膜１８の表面に選択的に金属シ
リサイド膜３５を形成する。
場合と同様の方法で絶縁膜３４によって覆われていない
多結晶シリコン膜１８の表面をシリサイド化する。それ
により、多結晶シリコン膜１８の表面に選択的に金属シ
リサイド膜３５を形成する。
【０１０４】次に、図３７を参照して、金属シリサイド
膜３５上に所定形状にパターニングされたレジスト１４
ｂを形成する。このレジスト１４ｂをマスクとして用い
て金属シリサイド膜３５と多結晶シリコン膜１８とを順
次エッチングする。それにより、局所配線３６ａが形成
される。
膜３５上に所定形状にパターニングされたレジスト１４
ｂを形成する。このレジスト１４ｂをマスクとして用い
て金属シリサイド膜３５と多結晶シリコン膜１８とを順
次エッチングする。それにより、局所配線３６ａが形成
される。
【０１０５】次に、図３８を参照して、実施の形態１の
場合と同様の方法で層間絶縁膜２０とコンタクトホール
２１とを形成する。それ以降は実施の形態１の場合と同
様の工程を経て図３３に示されるＳＲＡＭが形成される
こととなる。
場合と同様の方法で層間絶縁膜２０とコンタクトホール
２１とを形成する。それ以降は実施の形態１の場合と同
様の工程を経て図３３に示されるＳＲＡＭが形成される
こととなる。
【０１０６】（実施の形態８）次に、図３９〜図４２を
用いて、この発明の実施の形態８について説明する。図
３９は、この発明の実施の形態８におけるＳＲＡＭを示
す断面図である。
用いて、この発明の実施の形態８について説明する。図
３９は、この発明の実施の形態８におけるＳＲＡＭを示
す断面図である。
【０１０７】図３９を参照して、本実施の形態８では、
絶縁膜３４上にも金属シリサイド膜３７が延在してい
る。この金属シリサイド膜３７と多結晶シリコン膜１８
とによって局所配線３８ａが形成される。それ以外の構
造に関しては実施の形態７の場合と同様である。
絶縁膜３４上にも金属シリサイド膜３７が延在してい
る。この金属シリサイド膜３７と多結晶シリコン膜１８
とによって局所配線３８ａが形成される。それ以外の構
造に関しては実施の形態７の場合と同様である。
【０１０８】上述のように、絶縁膜３４上にまで延在す
るように金属シリサイド膜３７を形成することにより、
実施の形態４の場合と同様に、局所配線３８ａの抵抗値
を低減することが可能となる。
るように金属シリサイド膜３７を形成することにより、
実施の形態４の場合と同様に、局所配線３８ａの抵抗値
を低減することが可能となる。
【０１０９】次に、図４０〜図４２を用いて、本実施の
形態８におけるＳＲＡＭの製造方法について説明する。
図４０〜図４２は、この発明の実施の形態８におけるＳ
ＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す
断面図である。
形態８におけるＳＲＡＭの製造方法について説明する。
図４０〜図４２は、この発明の実施の形態８におけるＳ
ＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す
断面図である。
【０１１０】図４０を参照して、実施の形態７と同様の
工程を経て絶縁膜３４までを形成する。この絶縁膜３４
上に、ＣＶＤ法あるいはスパッタリング法等を用いて、
金属シリサイド膜３７を堆積する。
工程を経て絶縁膜３４までを形成する。この絶縁膜３４
上に、ＣＶＤ法あるいはスパッタリング法等を用いて、
金属シリサイド膜３７を堆積する。
【０１１１】次に、図４１を参照して、金属シリサイド
膜３７上に所定形状にパターニングされたレジスト１４
ｂを形成する。このパターニングされたレジスト１４ｂ
をマスクとして用いて金属シリサイド膜３７と多結晶シ
リコン膜１８とを順次エッチングする。それにより、局
所配線３８ａが形成される。
膜３７上に所定形状にパターニングされたレジスト１４
ｂを形成する。このパターニングされたレジスト１４ｂ
をマスクとして用いて金属シリサイド膜３７と多結晶シ
リコン膜１８とを順次エッチングする。それにより、局
所配線３８ａが形成される。
【０１１２】次に、図４２を参照して、実施の形態１の
場合と同様の方法で層間絶縁膜２０とコンタクトホール
２１とを形成する。それ以降は実施の形態１と同様の工
程を経て図３９に示されるＳＲＡＭが形成されることと
なる。
場合と同様の方法で層間絶縁膜２０とコンタクトホール
２１とを形成する。それ以降は実施の形態１と同様の工
程を経て図３９に示されるＳＲＡＭが形成されることと
なる。
【０１１３】（実施の形態９）次に、図４３〜図４５を
用いて、この発明の実施の形態９について説明する。図
４３は、この発明の実施の形態９におけるＳＲＡＭを示
す断面図である。
用いて、この発明の実施の形態９について説明する。図
４３は、この発明の実施の形態９におけるＳＲＡＭを示
す断面図である。
【０１１４】図４３を参照して、本実施の形態９では、
多結晶シリコン膜１８が、ｐ+ 不純物領域１０ａ２と接
するｐ型多結晶シリコン部と、ゲート電極７と接するｎ
型多結晶シリコン部と、ｎ+ 不純物領域１１ａ３と接す
るｎ型多結晶シリコン部とに分割されている。そして、
それらは、金属シリサイド膜１３により電気的に接続さ
れている。それ以外の構造に関しては実施の形態１の場
合と同様である。
多結晶シリコン膜１８が、ｐ+ 不純物領域１０ａ２と接
するｐ型多結晶シリコン部と、ゲート電極７と接するｎ
型多結晶シリコン部と、ｎ+ 不純物領域１１ａ３と接す
るｎ型多結晶シリコン部とに分割されている。そして、
それらは、金属シリサイド膜１３により電気的に接続さ
れている。それ以外の構造に関しては実施の形態１の場
合と同様である。
【０１１５】上記のように多結晶シリコン膜１８を分割
することにより、多結晶シリコン膜１８中にｐｎ接合が
形成されるのを阻止することができる。
することにより、多結晶シリコン膜１８中にｐｎ接合が
形成されるのを阻止することができる。
【０１１６】次に、図４４と図４５とを用いて、本実施
の形態９におけるＳＲＡＭの製造方法について説明す
る。図４４と図４５は、この発明の実施の形態９におけ
るＳＲＡＭの製造工程の特徴的な第１と第２工程を示す
断面図である。
の形態９におけるＳＲＡＭの製造方法について説明す
る。図４４と図４５は、この発明の実施の形態９におけ
るＳＲＡＭの製造工程の特徴的な第１と第２工程を示す
断面図である。
【０１１７】図４４を参照して、実施の形態１と同様の
工程を経て多結晶シリコン膜１８までを形成する。この
多結晶シリコン膜１８上にレジスト１４ｅを塗布し、こ
のレジスト１４ｅを所定形状にパターニングする。そし
て、パターニングされたレジスト１４ｅをマスクとして
用いて、多結晶シリコン膜１８をエッチングする。それ
により、多結晶シリコン膜１８を分割する。
工程を経て多結晶シリコン膜１８までを形成する。この
多結晶シリコン膜１８上にレジスト１４ｅを塗布し、こ
のレジスト１４ｅを所定形状にパターニングする。そし
て、パターニングされたレジスト１４ｅをマスクとして
用いて、多結晶シリコン膜１８をエッチングする。それ
により、多結晶シリコン膜１８を分割する。
【０１１８】次に、図４５を参照して、実施の形態１の
場合と同様の方法でレジスト１４ｂを形成し、このレジ
スト１４ｂをマスクとして用いて金属シリサイド膜１３
をパターニングする。それにより、局所配線１９ａを形
成する。
場合と同様の方法でレジスト１４ｂを形成し、このレジ
スト１４ｂをマスクとして用いて金属シリサイド膜１３
をパターニングする。それにより、局所配線１９ａを形
成する。
【０１１９】それ以降は実施の形態１の場合と同様の工
程を経て図４３に示されるＳＲＡＭが形成されることと
なる。
程を経て図４３に示されるＳＲＡＭが形成されることと
なる。
【０１２０】（実施の形態１０）次に、図４６と図４７
とを用いて、この発明の実施の形態１０について説明す
る。図４６は、この発明の実施の形態１０におけるＳＲ
ＡＭを示す断面図である。
とを用いて、この発明の実施の形態１０について説明す
る。図４６は、この発明の実施の形態１０におけるＳＲ
ＡＭを示す断面図である。
【０１２１】図４６を参照して、本実施の形態１０で
は、多結晶シリコン膜１８が、コンタクトホール１５
ａ，１６ａ，１７ａ内にのみ形成され、多結晶シリコン
膜１８の上端部から層間絶縁膜１２上に延在するように
金属シリサイド膜１３が形成されている。それ以外の構
造に関しては実施の形態１の場合と同様である。
は、多結晶シリコン膜１８が、コンタクトホール１５
ａ，１６ａ，１７ａ内にのみ形成され、多結晶シリコン
膜１８の上端部から層間絶縁膜１２上に延在するように
金属シリサイド膜１３が形成されている。それ以外の構
造に関しては実施の形態１の場合と同様である。
【０１２２】上記のように金属シリサイド膜１３によっ
て多結晶シリコン膜１８を接続することにより、実施の
形態９の場合と同様に、多結晶シリコン膜１８中にｐｎ
接合が形成されるのを阻止できる。
て多結晶シリコン膜１８を接続することにより、実施の
形態９の場合と同様に、多結晶シリコン膜１８中にｐｎ
接合が形成されるのを阻止できる。
【０１２３】次に、図４７を用いて、本実施の形態１０
におけるＳＲＡＭの製造方法について説明する。図４７
は、本実施の形態１０におけるＳＲＡＭの特徴的な製造
工程工程を示す断面図である。
におけるＳＲＡＭの製造方法について説明する。図４７
は、本実施の形態１０におけるＳＲＡＭの特徴的な製造
工程工程を示す断面図である。
【０１２４】図４７を参照して、実施の形態１と同様の
工程を経て多結晶シリコン膜１８までを形成する。そし
て、ＲＴＡ等の熱処理を施し、層間絶縁膜１２上に位置
する多結晶シリコン膜１８をシリサイド化する。それに
より、コンタクトホール１５ａ〜１７ａ内にのみ多結晶
シリコン膜１８を残余させるとともにこれらを電気的に
接続する金属シリサイド膜１３を層間絶縁膜１２上に形
成することができる。
工程を経て多結晶シリコン膜１８までを形成する。そし
て、ＲＴＡ等の熱処理を施し、層間絶縁膜１２上に位置
する多結晶シリコン膜１８をシリサイド化する。それに
より、コンタクトホール１５ａ〜１７ａ内にのみ多結晶
シリコン膜１８を残余させるとともにこれらを電気的に
接続する金属シリサイド膜１３を層間絶縁膜１２上に形
成することができる。
【０１２５】なお、上記のＲＴＡ処理は、図４に示され
る状態の多結晶シリコン膜１８上に選択的に金属膜を形
成した後に行なってもよい。また、予め金属シリサイド
膜１３をメタルリッチな状態として上記ＲＴＡ処理を行
なってもよい。
る状態の多結晶シリコン膜１８上に選択的に金属膜を形
成した後に行なってもよい。また、予め金属シリサイド
膜１３をメタルリッチな状態として上記ＲＴＡ処理を行
なってもよい。
【０１２６】上記のようにして金属シリサイド膜１３を
形成した後は、実施の形態１と同様の工程を経て図４６
に示されるＳＲＡＭが形成されることとなる。
形成した後は、実施の形態１と同様の工程を経て図４６
に示されるＳＲＡＭが形成されることとなる。
【０１２７】（実施の形態１１）次に、図４８と図４９
とを用いて、この発明の実施の形態１１について説明す
る。図４８は、この発明の実施の形態１１におけるＳＲ
ＡＭを示す断面図である。
とを用いて、この発明の実施の形態１１について説明す
る。図４８は、この発明の実施の形態１１におけるＳＲ
ＡＭを示す断面図である。
【０１２８】図４８を参照して、本実施の形態１１で
は、図１０に示される多結晶シリコン膜１８，２３をシ
リサイド化することにより金属シリサイド膜１３を形成
している。そのため、実施の形態１０の場合よりも厚み
の大きい金属シリサイド膜１３が形成されている。それ
以外の構造に関しては図４６に示される場合と同様であ
る。このように金属シリサイド膜１３の厚みを大きくす
ることにより、局所配線２４ａの抵抗低減に寄与するば
かりでなく、金属シリサイド膜１３の膜減りによる不利
益も回避できる。
は、図１０に示される多結晶シリコン膜１８，２３をシ
リサイド化することにより金属シリサイド膜１３を形成
している。そのため、実施の形態１０の場合よりも厚み
の大きい金属シリサイド膜１３が形成されている。それ
以外の構造に関しては図４６に示される場合と同様であ
る。このように金属シリサイド膜１３の厚みを大きくす
ることにより、局所配線２４ａの抵抗低減に寄与するば
かりでなく、金属シリサイド膜１３の膜減りによる不利
益も回避できる。
【０１２９】次に、図４９を用いて、本実施の形態１１
におけるＳＲＡＭの製造方法について説明する。図４９
は、本実施の形態１１におけるＳＲＡＭの特徴的な製造
工程を示す断面図である。
におけるＳＲＡＭの製造方法について説明する。図４９
は、本実施の形態１１におけるＳＲＡＭの特徴的な製造
工程を示す断面図である。
【０１３０】図４９を参照して、実施の形態２と同様の
工程を経て図１０に示される多結晶シリコン膜１８まで
を形成する。その後、実施の形態１０と同様の方法で、
層間絶縁膜１２上に位置する多結晶シリコン膜１８，２
３をシリサイド化する。それ以降は実施の形態２と同様
の工程を経て図４８に示されるＳＲＡＭが形成されるこ
ととなる。
工程を経て図１０に示される多結晶シリコン膜１８まで
を形成する。その後、実施の形態１０と同様の方法で、
層間絶縁膜１２上に位置する多結晶シリコン膜１８，２
３をシリサイド化する。それ以降は実施の形態２と同様
の工程を経て図４８に示されるＳＲＡＭが形成されるこ
ととなる。
【０１３１】（実施の形態１２）次に、図５０と図５１
とを用いて、この発明の実施の形態１２について説明す
る。図５０は、この発明の実施の形態１２におけるＳＲ
ＡＭを示す断面図である。
とを用いて、この発明の実施の形態１２について説明す
る。図５０は、この発明の実施の形態１２におけるＳＲ
ＡＭを示す断面図である。
【０１３２】図５０を参照して、本実施の形態１２で
は、図１３における層間絶縁膜１２上に位置する多結晶
シリコン膜１８がすべて金属シリサイド膜２５に変換さ
れている。それ以外の構造に関しては図１３に示される
実施の形態３の場合と同様である。
は、図１３における層間絶縁膜１２上に位置する多結晶
シリコン膜１８がすべて金属シリサイド膜２５に変換さ
れている。それ以外の構造に関しては図１３に示される
実施の形態３の場合と同様である。
【０１３３】次に、図５１を用いて、本実施の形態１２
におけるＳＲＡＭの製造方法について説明する。図５１
は、本実施の形態１２におけるＳＲＡＭの特徴的な製造
工程を示す断面図である。
におけるＳＲＡＭの製造方法について説明する。図５１
は、本実施の形態１２におけるＳＲＡＭの特徴的な製造
工程を示す断面図である。
【０１３４】図５１を参照して、実施の形態３の場合と
同様の工程を経て絶縁膜２６までを形成する。次に、図
１６に示される状態の多結晶シリコン膜１８上に金属膜
（図示せず）を形成し、これにＲＴＡ等の熱処理を施
す。それにより、図１６における層間絶縁膜１２上に位
置する多結晶シリコン膜１８をすべてシリサイド化す
る。それにより、図５１に示される金属シリサイド膜２
５が形成される。それ以降は実施の形態３の場合と同様
の工程を経て図５０に示されるＳＲＡＭが形成されるこ
ととなる。
同様の工程を経て絶縁膜２６までを形成する。次に、図
１６に示される状態の多結晶シリコン膜１８上に金属膜
（図示せず）を形成し、これにＲＴＡ等の熱処理を施
す。それにより、図１６における層間絶縁膜１２上に位
置する多結晶シリコン膜１８をすべてシリサイド化す
る。それにより、図５１に示される金属シリサイド膜２
５が形成される。それ以降は実施の形態３の場合と同様
の工程を経て図５０に示されるＳＲＡＭが形成されるこ
ととなる。
【０１３５】（実施の形態１３）次に、図５２〜図５４
を用いて、この発明の実施の形態１３について説明す
る。図５２は、この発明の実施の形態１３におけるＳＲ
ＡＭを示す断面図である。
を用いて、この発明の実施の形態１３について説明す
る。図５２は、この発明の実施の形態１３におけるＳＲ
ＡＭを示す断面図である。
【０１３６】図５２を参照して、本実施の形態１３で
は、実施の形態９の場合と同様に多結晶シリコン膜１８
が分割され、その分割された多結晶シリコン膜１８上に
絶縁膜２６が形成されている。この絶縁膜２６上から層
間絶縁膜１２上に延在するように金属シリサイド膜２５
が形成されている。それ以外の構造に関しては実施の形
態３の場合と同様である。
は、実施の形態９の場合と同様に多結晶シリコン膜１８
が分割され、その分割された多結晶シリコン膜１８上に
絶縁膜２６が形成されている。この絶縁膜２６上から層
間絶縁膜１２上に延在するように金属シリサイド膜２５
が形成されている。それ以外の構造に関しては実施の形
態３の場合と同様である。
【０１３７】次に、図５３と図５４とを用いて、本実施
の形態１３におけるＳＲＡＭの製造方法について説明す
る。図５３と図５４は、本実施の形態１３におけるＳＲ
ＡＭの製造工程の特徴的な第１と第２工程を示す断面図
である。
の形態１３におけるＳＲＡＭの製造方法について説明す
る。図５３と図５４は、本実施の形態１３におけるＳＲ
ＡＭの製造工程の特徴的な第１と第２工程を示す断面図
である。
【０１３８】図５３を参照して、実施の形態４の場合と
同様の工程を経て図１６に示される絶縁膜２６までを形
成する。次に、実施の形態９の場合と同様の方法でレジ
スト１４ｅを形成し、これをマスクとして用いて多結晶
シリコン膜１８をパターニングする。
同様の工程を経て図１６に示される絶縁膜２６までを形
成する。次に、実施の形態９の場合と同様の方法でレジ
スト１４ｅを形成し、これをマスクとして用いて多結晶
シリコン膜１８をパターニングする。
【０１３９】次に、スパッタリング法あるいはＣＶＤ法
等を用いて、図５４に示すように全面に金属シリサイド
膜２５を堆積する。それ以降は実施の形態４の場合と同
様の工程を経て図５２に示されるＳＲＡＭが形成される
こととなる。
等を用いて、図５４に示すように全面に金属シリサイド
膜２５を堆積する。それ以降は実施の形態４の場合と同
様の工程を経て図５２に示されるＳＲＡＭが形成される
こととなる。
【０１４０】（実施の形態１４）次に、図５５と図５６
とを用いて、この発明の実施の形態１４について説明す
る。図５５は、この発明の実施の形態１４におけるＳＲ
ＡＭを示す断面図である。
とを用いて、この発明の実施の形態１４について説明す
る。図５５は、この発明の実施の形態１４におけるＳＲ
ＡＭを示す断面図である。
【０１４１】図５５を参照して、本実施の形態１４で
は、層間絶縁膜１２上に位置する局所配線３１ａがすべ
てシリサイド化されている。それ以外の構造に関しては
図２４に示される実施の形態５の場合と同様である。
は、層間絶縁膜１２上に位置する局所配線３１ａがすべ
てシリサイド化されている。それ以外の構造に関しては
図２４に示される実施の形態５の場合と同様である。
【０１４２】次に、図５６を用いて本実施の形態１４に
おけるＳＲＡＭの製造方法について説明する。図５６
は、本実施の形態１４におけるＳＲＡＭの特徴的な製造
工程を示す断面図である。
おけるＳＲＡＭの製造方法について説明する。図５６
は、本実施の形態１４におけるＳＲＡＭの特徴的な製造
工程を示す断面図である。
【０１４３】図５６を参照して、実施の形態５の場合と
同様の工程を経て絶縁膜２９までを形成する。次に、全
面に金属膜（図示せず）を堆積した後、ＲＴＡ等の熱処
理を施す。それにより、層間絶縁膜１２上に位置する多
結晶シリコン膜１８をすべてシリサイド化する。それに
より、図５６に示される金属シリサイド膜３０が形成さ
れる。それ以降は実施の形態５の場合と同様の工程を経
て図５５に示されるＳＲＡＭが形成されることとなる。
同様の工程を経て絶縁膜２９までを形成する。次に、全
面に金属膜（図示せず）を堆積した後、ＲＴＡ等の熱処
理を施す。それにより、層間絶縁膜１２上に位置する多
結晶シリコン膜１８をすべてシリサイド化する。それに
より、図５６に示される金属シリサイド膜３０が形成さ
れる。それ以降は実施の形態５の場合と同様の工程を経
て図５５に示されるＳＲＡＭが形成されることとなる。
【０１４４】（実施の形態１５）次に、図５７〜図５９
を用いて、この発明の実施の形態１５について説明す
る。図５７は、この発明の実施の形態１５におけるＳＲ
ＡＭを示す断面図である。
を用いて、この発明の実施の形態１５について説明す
る。図５７は、この発明の実施の形態１５におけるＳＲ
ＡＭを示す断面図である。
【０１４５】図５７を参照して、本実施の形態１５で
は、多結晶シリコン膜１８が分割され、金属シリサイド
膜３２のみが層間絶縁膜１２上に延在している。それ以
外の構造に関しては図２９に示される実施の形態６にお
けるＳＲＡＭと同様である。
は、多結晶シリコン膜１８が分割され、金属シリサイド
膜３２のみが層間絶縁膜１２上に延在している。それ以
外の構造に関しては図２９に示される実施の形態６にお
けるＳＲＡＭと同様である。
【０１４６】次に、図５８と図５９とを用いて本実施の
形態１５におけるＳＲＡＭの製造方法について説明す
る。図５８と図５９は、本実施の形態１５におけるＳＲ
ＡＭの製造工程の特徴的な第１と第２工程を示す断面図
である。
形態１５におけるＳＲＡＭの製造方法について説明す
る。図５８と図５９は、本実施の形態１５におけるＳＲ
ＡＭの製造工程の特徴的な第１と第２工程を示す断面図
である。
【０１４７】図５８を参照して、実施の形態６の場合と
同様の工程を経て絶縁膜２９までを形成し、その後引続
いて多結晶シリコン膜１８をエッチングする。それによ
り、層間絶縁膜１２上に位置する多結晶シリコン膜１８
を除去する。
同様の工程を経て絶縁膜２９までを形成し、その後引続
いて多結晶シリコン膜１８をエッチングする。それによ
り、層間絶縁膜１２上に位置する多結晶シリコン膜１８
を除去する。
【０１４８】次に、図５９を参照して、ＣＶＤ法あるい
はスパッタリング法等を用いて、全面に金属シリサイド
膜３２を堆積する。それ以降は実施の形態６の場合と同
様の工程を経て図５７に示されるＳＲＡＭが形成される
こととなる。
はスパッタリング法等を用いて、全面に金属シリサイド
膜３２を堆積する。それ以降は実施の形態６の場合と同
様の工程を経て図５７に示されるＳＲＡＭが形成される
こととなる。
【０１４９】（実施の形態１６）次に、図６０と図６１
とを用いて、この発明の実施の形態１６について説明す
る。図６０は、この発明の実施の形態１６におけるＳＲ
ＡＭを示す断面図である。
とを用いて、この発明の実施の形態１６について説明す
る。図６０は、この発明の実施の形態１６におけるＳＲ
ＡＭを示す断面図である。
【０１５０】図６０を参照して、本実施の形態１６で
は、多結晶シリコン膜１８が分割され、層間絶縁膜１２
上には金属シリサイド膜３５のみが延在している。それ
以外の構造に関しては図３３に示される実施の形態７に
おけるＳＲＡＭと同様である。
は、多結晶シリコン膜１８が分割され、層間絶縁膜１２
上には金属シリサイド膜３５のみが延在している。それ
以外の構造に関しては図３３に示される実施の形態７に
おけるＳＲＡＭと同様である。
【０１５１】次に、図６１を用いて本実施の形態１６に
おけるＳＲＡＭの製造方法について説明する。図６１
は、本実施の形態１６におけるＳＲＡＭの特徴的な製造
工程を示す断面図である。
おけるＳＲＡＭの製造方法について説明する。図６１
は、本実施の形態１６におけるＳＲＡＭの特徴的な製造
工程を示す断面図である。
【０１５２】図６１を参照して、実施の形態７の場合と
同様の工程を経て絶縁膜３４までを形成する。次に、図
３５における多結晶シリコン膜１８上に金属膜（図示せ
ず）を形成し、ＲＴＡ等の熱処理を施す。それにより、
層間絶縁膜１２上に位置する多結晶シリコン膜１８をす
べてシリサイド化する。それ以降は実施の形態７の場合
と同様の工程を経て図６０に示されるＳＲＡＭが形成さ
れることとなる。
同様の工程を経て絶縁膜３４までを形成する。次に、図
３５における多結晶シリコン膜１８上に金属膜（図示せ
ず）を形成し、ＲＴＡ等の熱処理を施す。それにより、
層間絶縁膜１２上に位置する多結晶シリコン膜１８をす
べてシリサイド化する。それ以降は実施の形態７の場合
と同様の工程を経て図６０に示されるＳＲＡＭが形成さ
れることとなる。
【０１５３】（実施の形態１７）次に、図６２〜図６４
を用いて、この発明の実施の形態１７について説明す
る。図６２は、この発明の実施の形態１７におけるＳＲ
ＡＭを示す断面図である。
を用いて、この発明の実施の形態１７について説明す
る。図６２は、この発明の実施の形態１７におけるＳＲ
ＡＭを示す断面図である。
【０１５４】図６２を参照して、本実施の形態１７で
は、多結晶シリコン膜１８が分割され、金属シリサイド
膜３７のみが層間絶縁膜１２上に延在している。それ以
外の構造に関しては図３９に示される実施の形態８にお
けるＳＲＡＭと同様である。
は、多結晶シリコン膜１８が分割され、金属シリサイド
膜３７のみが層間絶縁膜１２上に延在している。それ以
外の構造に関しては図３９に示される実施の形態８にお
けるＳＲＡＭと同様である。
【０１５５】次に、図６３と図６４とを用いて、図６２
に示される本実施の形態１７におけるＳＲＡＭの製造方
法について説明する。図６３と図６４は、本実施の形態
１７におけるＳＲＡＭの製造工程の特徴的な第１と第２
工程を示す断面図である。
に示される本実施の形態１７におけるＳＲＡＭの製造方
法について説明する。図６３と図６４は、本実施の形態
１７におけるＳＲＡＭの製造工程の特徴的な第１と第２
工程を示す断面図である。
【０１５６】図６３を参照して、実施の形態７の場合と
同様の工程を経て絶縁膜３４までを形成し、引続いて多
結晶シリコン膜１８をパターニングする。
同様の工程を経て絶縁膜３４までを形成し、引続いて多
結晶シリコン膜１８をパターニングする。
【０１５７】その後、レジスト１４ｄを除去し、ＣＶＤ
法あるいはスパッタリング法等を用いて、全面に金属シ
リサイド膜３７を堆積する。それ以降は実施の形態８の
場合と同様の工程を経て図６２に示されるＳＲＡＭが形
成されることとなる。
法あるいはスパッタリング法等を用いて、全面に金属シ
リサイド膜３７を堆積する。それ以降は実施の形態８の
場合と同様の工程を経て図６２に示されるＳＲＡＭが形
成されることとなる。
【０１５８】（実施の形態１８）次に、図６５と図６６
とを用いて、この発明の実施の形態１８について説明す
る。図６５と図６６は、本実施の形態１８におけるＳＲ
ＡＭの製造工程の特徴的な第１工程と第２工程とを示す
断面図である。
とを用いて、この発明の実施の形態１８について説明す
る。図６５と図６６は、本実施の形態１８におけるＳＲ
ＡＭの製造工程の特徴的な第１工程と第２工程とを示す
断面図である。
【０１５９】前述の各実施の形態では、ノンドープの多
結晶シリコン膜１８を堆積し、この多結晶シリコン膜１
８中にｐ+ 不純物領域１０ａ２等から不純物を拡散する
ことにより多結晶シリコン膜１８の導電性を向上させて
いた。しかしながら、本実施の形態１８および後述する
実施の形態１９，２０では、ｐ+ 不純物領域１０ａ２と
接する多結晶シリコン膜１８にはｐ型不純物を導入し、
ｎ+ 不純物領域１１ａ３およびゲート電極７と接する部
分における多結晶シリコン膜１８にはｎ型不純物を注入
している。それにより、前述の各実施の形態の場合より
もｐ型多結晶シリコン部とｎ型多結晶シリコン部の濃度
を高くでき、それらの抵抗を低減できる。
結晶シリコン膜１８を堆積し、この多結晶シリコン膜１
８中にｐ+ 不純物領域１０ａ２等から不純物を拡散する
ことにより多結晶シリコン膜１８の導電性を向上させて
いた。しかしながら、本実施の形態１８および後述する
実施の形態１９，２０では、ｐ+ 不純物領域１０ａ２と
接する多結晶シリコン膜１８にはｐ型不純物を導入し、
ｎ+ 不純物領域１１ａ３およびゲート電極７と接する部
分における多結晶シリコン膜１８にはｎ型不純物を注入
している。それにより、前述の各実施の形態の場合より
もｐ型多結晶シリコン部とｎ型多結晶シリコン部の濃度
を高くでき、それらの抵抗を低減できる。
【０１６０】図６５を参照して、実施の形態１，９ある
いは１０と同様の工程を経て多結晶シリコン膜１８まで
を形成する。この多結晶シリコン膜１８上にレジスト１
４ｆを塗布し、これをパターニングする。それにより、
コンタクトホール１５ａ，１６ａを覆うレジスト１４ｆ
が形成される。このレジスト１４ｆをマスクとして用い
て、多結晶シリコン膜１８にｐ型不純物を注入する。そ
れにより、ｐ型多結晶シリコン部が形成されている。
いは１０と同様の工程を経て多結晶シリコン膜１８まで
を形成する。この多結晶シリコン膜１８上にレジスト１
４ｆを塗布し、これをパターニングする。それにより、
コンタクトホール１５ａ，１６ａを覆うレジスト１４ｆ
が形成される。このレジスト１４ｆをマスクとして用い
て、多結晶シリコン膜１８にｐ型不純物を注入する。そ
れにより、ｐ型多結晶シリコン部が形成されている。
【０１６１】次に、レジスト１４ｆを除去した後、コン
タクトホール１７ａを覆うようにレジスト１４ｇを形成
する。このレジスト１４ｇをマスクとして用いて、ｎ型
不純物を多結晶シリコン膜１８に注入する。それによ
り、ｎ型多結晶シリコン部が形成される。それ以降は実
施の形態１，９あるいは１０の場合と同様の工程を経て
本実施の形態１８におけるＳＲＡＭが形成されることと
なる。
タクトホール１７ａを覆うようにレジスト１４ｇを形成
する。このレジスト１４ｇをマスクとして用いて、ｎ型
不純物を多結晶シリコン膜１８に注入する。それによ
り、ｎ型多結晶シリコン部が形成される。それ以降は実
施の形態１，９あるいは１０の場合と同様の工程を経て
本実施の形態１８におけるＳＲＡＭが形成されることと
なる。
【０１６２】（実施の形態１９）次に、図６７と図６８
とを用いて、この発明の実施の形態１９について説明す
る。図６７と図６８は、本実施の形態１９におけるＳＲ
ＡＭの製造工程の特徴的な第１工程と第２工程とを示す
断面図である。
とを用いて、この発明の実施の形態１９について説明す
る。図６７と図６８は、本実施の形態１９におけるＳＲ
ＡＭの製造工程の特徴的な第１工程と第２工程とを示す
断面図である。
【０１６３】本実施の形態１９は、実施の形態１８の思
想を前述した実施の形態２，１１におけるＳＲＡＭに適
用したものである。図６７を参照して、実施の形態２，
１１と同様の工程を経て多結晶シリコン膜１８までを形
成した後、実施の形態１８の場合と同様の方法でレジス
ト１４ｆを形成する。このレジスト１４ｆをマスクとし
て用いてｐ型不純物を多結晶シリコン膜１８，２３に注
入する。
想を前述した実施の形態２，１１におけるＳＲＡＭに適
用したものである。図６７を参照して、実施の形態２，
１１と同様の工程を経て多結晶シリコン膜１８までを形
成した後、実施の形態１８の場合と同様の方法でレジス
ト１４ｆを形成する。このレジスト１４ｆをマスクとし
て用いてｐ型不純物を多結晶シリコン膜１８，２３に注
入する。
【０１６４】次に、図６８を参照して、実施の形態１８
と同様の方法でレジスト１４ｇを形成し、このレジスト
１４ｇをマスクとして用いてｎ型不純物を多結晶シリコ
ン１８，２３に注入する。それ以降は実施の形態２，１
１の場合と同様の工程を経て本実施の形態１９における
ＳＲＡＭが形成されることとなる。
と同様の方法でレジスト１４ｇを形成し、このレジスト
１４ｇをマスクとして用いてｎ型不純物を多結晶シリコ
ン１８，２３に注入する。それ以降は実施の形態２，１
１の場合と同様の工程を経て本実施の形態１９における
ＳＲＡＭが形成されることとなる。
【０１６５】（実施の形態２０）次に、図６９と図７０
とを用いて、この発明の実施の形態２０について説明す
る。図６９と図７０は、本実施の形態２０におけるＳＲ
ＡＭの製造工程の特徴的な第１工程と第２工程とを示す
断面図である。
とを用いて、この発明の実施の形態２０について説明す
る。図６９と図７０は、本実施の形態２０におけるＳＲ
ＡＭの製造工程の特徴的な第１工程と第２工程とを示す
断面図である。
【０１６６】本実施の形態２０は、実施の形態１８の思
想を、実施の形態３〜８あるいは１２〜１７に適用した
ものである。
想を、実施の形態３〜８あるいは１２〜１７に適用した
ものである。
【０１６７】図６９を参照して、実施の形態３〜８ある
いは１２〜１７と同様の工程を経て多結晶シリコン膜１
８までを形成する。次に、実施の形態１８と同様の方法
でレジスト１４ｆを形成し、これをマスクとして用いて
ｐ型不純物を多結晶シリコン膜１８に注入する。
いは１２〜１７と同様の工程を経て多結晶シリコン膜１
８までを形成する。次に、実施の形態１８と同様の方法
でレジスト１４ｆを形成し、これをマスクとして用いて
ｐ型不純物を多結晶シリコン膜１８に注入する。
【０１６８】次に、図７０を参照して、実施の形態１８
と同様の方法でレジスト１４ｇを形成し、これをマスク
として用いてｎ型不純物を多結晶シリコン１８に注入す
る。それ以降は実施の形態３〜８あるいは１２〜１７と
同様の工程を経て本実施の形態２０におけるＳＲＡＭが
形成されることとなる。
と同様の方法でレジスト１４ｇを形成し、これをマスク
として用いてｎ型不純物を多結晶シリコン１８に注入す
る。それ以降は実施の形態３〜８あるいは１２〜１７と
同様の工程を経て本実施の形態２０におけるＳＲＡＭが
形成されることとなる。
【０１６９】なお、上述の各実施の形態は、ＣＭＯＳ型
ＳＲＡＭに本発明を適用した場合について説明を行なっ
たが、異なる導電型の不純物領域を接続する配線を有す
る半導体装置であれば本発明を適用可能である。
ＳＲＡＭに本発明を適用した場合について説明を行なっ
たが、異なる導電型の不純物領域を接続する配線を有す
る半導体装置であれば本発明を適用可能である。
【０１７０】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
【０１７１】
【発明の効果】以上説明したように、この発明によれ
ば、金属を含まない導電膜より構成される第１と第２の
導体部が第１と第２の不純物領域とそれぞれ接するの
で、第１および第２の不純物領域と配線との間のコンタ
クト抵抗を従来例よりも低減することができるばかりで
なく、リーク電流の発生をも抑制できる。それにより、
半導体装置の性能および信頼性を向上させることが可能
となる。
ば、金属を含まない導電膜より構成される第１と第２の
導体部が第１と第２の不純物領域とそれぞれ接するの
で、第１および第２の不純物領域と配線との間のコンタ
クト抵抗を従来例よりも低減することができるばかりで
なく、リーク電流の発生をも抑制できる。それにより、
半導体装置の性能および信頼性を向上させることが可能
となる。
【図１】 この発明の実施の形態１におけるＳＲＡＭの
断面図である。
断面図である。
【図２】 図１に示されるＳＲＡＭの製造工程の特徴的
な第１工程を示す断面図である。
な第１工程を示す断面図である。
【図３】 図１に示されるＳＲＡＭの製造工程の特徴的
な第２工程を示す断面図である。
な第２工程を示す断面図である。
【図４】 図１に示されるＳＲＡＭの製造工程の特徴的
な第３工程を示す断面図である。
な第３工程を示す断面図である。
【図５】 図１に示されるＳＲＡＭの製造工程の特徴的
な第４工程を示す断面図である。
な第４工程を示す断面図である。
【図６】 図１に示されるＳＲＡＭの製造工程の特徴的
な第５工程を示す断面図である。
な第５工程を示す断面図である。
【図７】 この発明の実施の形態２におけるＳＲＡＭを
示す断面図である。
示す断面図である。
【図８】 図７に示されるＳＲＡＭの製造工程の特徴的
な第１工程を示す断面図である。
な第１工程を示す断面図である。
【図９】 図７に示されるＳＲＡＭの製造工程の特徴的
な第２工程を示す断面図である。
な第２工程を示す断面図である。
【図１０】 図７に示されるＳＲＡＭの製造工程の特徴
的な第３工程を示す断面図である。
的な第３工程を示す断面図である。
【図１１】 図７に示されるＳＲＡＭの製造工程の特徴
的な第４工程を示す断面図である。
的な第４工程を示す断面図である。
【図１２】 図７に示されるＳＲＡＭの製造工程の特徴
的な第５工程を示す断面図である。
的な第５工程を示す断面図である。
【図１３】 この発明の実施の形態３におけるＳＲＡＭ
を示す断面図である。
を示す断面図である。
【図１４】 図１３に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図１５】 図１３に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図１６】 図１３に示されるＳＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
徴的な第３工程を示す断面図である。
【図１７】 図１３に示されるＳＲＡＭの製造工程の特
徴的な第４工程を示す断面図である。
徴的な第４工程を示す断面図である。
【図１８】 図１３に示されるＳＲＡＭの製造工程の特
徴的な第５工程を示す断面図である。
徴的な第５工程を示す断面図である。
【図１９】 図１３に示されるＳＲＡＭの製造工程の特
徴的な第６工程を示す断面図である。
徴的な第６工程を示す断面図である。
【図２０】 この発明の実施の形態４におけるＳＲＡＭ
を示す断面図である。
を示す断面図である。
【図２１】 図２０に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図２２】 図２０に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図２３】 図２０に示されるＳＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
徴的な第３工程を示す断面図である。
【図２４】 この発明の実施の形態５におけるＳＲＡＭ
を示す断面図である。
を示す断面図である。
【図２５】 図２４に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図２６】 図２４に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図２７】 図２４に示されるＳＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
徴的な第３工程を示す断面図である。
【図２８】 図２４に示されるＳＲＡＭの製造工程の特
徴的な第４工程を示す断面図である。
徴的な第４工程を示す断面図である。
【図２９】 この発明の実施の形態６におけるＳＲＡＭ
を示す断面図である。
を示す断面図である。
【図３０】 図２９に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図３１】 図２９に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図３２】 図２９に示されるＳＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
徴的な第３工程を示す断面図である。
【図３３】 この発明の実施の形態７におけるＳＲＡＭ
を示す断面図である。
を示す断面図である。
【図３４】 図３３に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図３５】 図３３に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図３６】 図３３に示されるＳＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
徴的な第３工程を示す断面図である。
【図３７】 図３３に示されるＳＲＡＭの製造工程の特
徴的な第４工程を示す断面図である。
徴的な第４工程を示す断面図である。
【図３８】 図３３に示されるＳＲＡＭの製造工程の特
徴的な第５工程を示す断面図である。
徴的な第５工程を示す断面図である。
【図３９】 この発明の実施の形態８におけるＳＲＡＭ
を示す断面図である。
を示す断面図である。
【図４０】 図３９に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図４１】 図３９に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図４２】 図３９に示されるＳＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
徴的な第３工程を示す断面図である。
【図４３】 この発明の実施の形態９におけるＳＲＡＭ
を示す断面図である。
を示す断面図である。
【図４４】 図４３に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図４５】 図４３に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図４６】 この発明の実施の形態１０におけるＳＲＡ
Ｍを示す断面図である。
Ｍを示す断面図である。
【図４７】 図４６に示されるＳＲＡＭの特徴的な製造
工程を示す断面図である。
工程を示す断面図である。
【図４８】 この発明の実施の形態１１におけるＳＲＡ
Ｍを示す断面図である。
Ｍを示す断面図である。
【図４９】 図４８に示されるＳＲＡＭの特徴的な製造
工程を示す断面図である。
工程を示す断面図である。
【図５０】 この発明の実施の形態１２におけるＳＲＡ
Ｍを示す断面図である。
Ｍを示す断面図である。
【図５１】 図５０に示されるＳＲＡＭの特徴的な製造
工程を示す断面図である。
工程を示す断面図である。
【図５２】 この発明の実施の形態１３におけるＳＲＡ
Ｍを示す断面図である。
Ｍを示す断面図である。
【図５３】 図５２に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図５４】 図５２に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図５５】 この発明の実施の形態１４におけるＳＲＡ
Ｍを示す断面図である。
Ｍを示す断面図である。
【図５６】 図５５に示されるＳＲＡＭの特徴的な製造
工程を示す断面図である。
工程を示す断面図である。
【図５７】 この発明の実施の形態１５におけるＳＲＡ
Ｍを示す断面図である。
Ｍを示す断面図である。
【図５８】 図５７に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図５９】 図５７に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図６０】 この発明の実施の形態１６におけるＳＲＡ
Ｍを示す断面図である。
Ｍを示す断面図である。
【図６１】 図６０に示されるＳＲＡＭの特徴的な製造
工程を示す断面図である。
工程を示す断面図である。
【図６２】 この発明の実施の形態１７におけるＳＲＡ
Ｍを示す断面図である。
Ｍを示す断面図である。
【図６３】 図６２に示されるＳＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図６４】 図６２に示されるＳＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図６５】 この発明の実施の形態１８におけるＳＲＡ
Ｍの製造工程の特徴的な第１工程を示す断面図である。
Ｍの製造工程の特徴的な第１工程を示す断面図である。
【図６６】 この発明の実施の形態１８におけるＳＲＡ
Ｍの製造工程の特徴的な第２工程を示す断面図である。
Ｍの製造工程の特徴的な第２工程を示す断面図である。
【図６７】 この発明の実施の形態１９におけるＳＲＡ
Ｍの製造工程の特徴的な第１工程を示す断面図である。
Ｍの製造工程の特徴的な第１工程を示す断面図である。
【図６８】 この発明の実施の形態１９におけるＳＲＡ
Ｍの製造工程の特徴的な第２工程を示す断面図である。
Ｍの製造工程の特徴的な第２工程を示す断面図である。
【図６９】 この発明の実施の形態２０におけるＳＲＡ
Ｍの製造工程の特徴的な第１工程を示す断面図である。
Ｍの製造工程の特徴的な第１工程を示す断面図である。
【図７０】 この発明の実施の形態２０におけるＳＲＡ
Ｍの製造工程の特徴的な第２工程を示す断面図である。
Ｍの製造工程の特徴的な第２工程を示す断面図である。
【図７１】 従来のＳＲＡＭの等価回路図である。
【図７２】 図７１に示されるＳＲＡＭの平面図であ
る。
る。
【図７３】 図７２におけるＸ１−Ｘ２線に沿う断面図
である。
である。
１ 半導体基板、２ 分離酸化膜、３ ｐウェル、４
ｎウェル、５ ゲート酸化膜、６〜８ ゲート電極、９
サイドウォール絶縁膜、１０ａ１，１０ａ２，１０ｂ
１，１０ｂ２ ｐ+ 不純物領域、１１ａ１，１１ａ２，
１１ａ３，１１ｂ１，１１ｂ２，１１ｂ３ ｎ+ 不純物
領域、１２，２０ 層間絶縁膜、１３，２５，２５ａ，
３０，３２，３５，３７ 金属シリサイド膜、１３ａ〜
１３ｃ貫通孔、１４ａ，１４ｂ，１４ｃ，１４ｄ，１４
ｅ，１４ｆ，１４ｇ レジスト、１５ａ，１５ｂ，１６
ａ，１６ｂ，１７ａ，１７ｂ，２１ コンタクトホー
ル、１８，２３ 多結晶シリコン膜、１９ａ，１９ｂ，
２４ａ，２７ａ，２８ａ，３１ａ，３３ａ，３６ａ，３
８ａ，３９ａ，３９ｂ 局所配線、２２ アルミニウム
配線、２６，２９，３４ 絶縁膜、４０，４１，４２
コンタクト部、Ｔ１，Ｔ３ 負荷用ｐＭＯＳトランジス
タ、Ｔ２，Ｔ４ ドライバｎＭＯＳトランジスタ、Ｔ
５，Ｔ６ アクセスｎＭＯＳトランジスタ。
ｎウェル、５ ゲート酸化膜、６〜８ ゲート電極、９
サイドウォール絶縁膜、１０ａ１，１０ａ２，１０ｂ
１，１０ｂ２ ｐ+ 不純物領域、１１ａ１，１１ａ２，
１１ａ３，１１ｂ１，１１ｂ２，１１ｂ３ ｎ+ 不純物
領域、１２，２０ 層間絶縁膜、１３，２５，２５ａ，
３０，３２，３５，３７ 金属シリサイド膜、１３ａ〜
１３ｃ貫通孔、１４ａ，１４ｂ，１４ｃ，１４ｄ，１４
ｅ，１４ｆ，１４ｇ レジスト、１５ａ，１５ｂ，１６
ａ，１６ｂ，１７ａ，１７ｂ，２１ コンタクトホー
ル、１８，２３ 多結晶シリコン膜、１９ａ，１９ｂ，
２４ａ，２７ａ，２８ａ，３１ａ，３３ａ，３６ａ，３
８ａ，３９ａ，３９ｂ 局所配線、２２ アルミニウム
配線、２６，２９，３４ 絶縁膜、４０，４１，４２
コンタクト部、Ｔ１，Ｔ３ 負荷用ｐＭＯＳトランジス
タ、Ｔ２，Ｔ４ ドライバｎＭＯＳトランジスタ、Ｔ
５，Ｔ６ アクセスｎＭＯＳトランジスタ。
Claims (11)
- 【請求項１】 半導体基板の主表面に形成された第１導
電型の第１の不純物領域と、 前記第１の不純物領域と間隔をあけて前記主表面に形成
された第２導電型の第２の不純物領域と、 金属を含まない導電膜により構成され第１と第２のコン
タクト部を介して前記第１と第２の不純物領域とそれぞ
れ接する第１と第２の導体部と、金属を含む導電膜によ
り構成され前記第１と第２のコンタクト部の直上に位置
する前記第１と第２の導体部の一部表面と接することな
く前記第１と第２の導体部を介して前記第１と第２の不
純物領域を電気的に接続する第３の導体部とを含む配線
と、 を備えた、半導体装置。 - 【請求項２】 前記第３の導体部は、前記第１と第２の
導体部の一部表面上に開口を有する、請求項１に記載の
半導体装置。 - 【請求項３】 前記主表面上には前記第１と第２の不純
物領域に達する第１と第２のコンタクトホールを有する
層間絶縁膜が形成され、 前記第１と第２の導体部は、前記第１と第２のコンタク
トホール内に形成され、前記第１と第２のコンタクトホ
ールの側壁上に延在する第１と第２の延在部をそれぞれ
有し、 前記第３の導体部は、前記層間絶縁膜上に形成され、前
記第１と第２のコンタクトホール上に開口を有し、前記
第１および第２の延在部と接続される、請求項２に記載
の半導体装置。 - 【請求項４】 前記第１と第２の導体部には、該第１と
第２の導体部の導電性向上のための不純物が導入され、 前記第１と第２の導体部の一部表面上には、前記不純物
が前記第３の導体部に吸収されるのを防止するための不
純物拡散防止膜を介在して前記第３の導体部が延在す
る、請求項１に記載の半導体装置。 - 【請求項５】 前記主表面上には前記第１と第２の不純
物領域に達する第１と第２のコンタクトホールを有する
層間絶縁膜が形成され、 前記第１と第２の導体部は、前記第１と第２のコンタク
トホール内にそれぞれ形成され、前記第１と第２のコン
タクトホールの側壁上に延在する第１と第２の延在部を
それぞれ有し、 前記不純物拡散防止膜は、前記第１と第２のコンタクト
ホール内にそれぞれ形成され、 前記第３の導体部は、前記第１および第２の延在部と接
続される、請求項４に記載の半導体装置。 - 【請求項６】 前記半導体装置は、１対のドライバＭＯ
Ｓトランジスタと、１対のアクセスＭＯＳトランジスタ
と、１対の負荷用ＭＯＳトランジスタとを含むメモリセ
ルを備え、 前記ドライバＭＯＳトランジスタあるいは前記アクセス
ＭＯＳトランジスタが、前記第１の不純物領域を有し、 前記負荷用ＭＯＳトランジスタが前記第２の不純物領域
を有する、請求項１から５のいずれかに記載の半導体装
置。 - 【請求項７】 前記第１と第２の導体部は、導電性向上
のための不純物が導入された多結晶シリコン膜を含み、 前記第３の導体部は、金属シリサイド膜を含む、請求項
１から６のいずれかに記載の半導体装置。 - 【請求項８】 半導体基板の主表面に第１導電型の第１
の不純物領域と第２導電型の第２の不純物領域とを間隔
をあけて形成する工程と、 第１と第２のコンタクト部を介して前記第１と第２の不
純物領域とそれぞれ接するように金属を含まない導電膜
により構成される第１と第２の導体部を前記主表面上に
形成する工程と、 前記第１と第２のコンタクト部直上に位置する前記第１
と第２の導体部の一部表面と接することなく前記第１と
第２の導体部を介して前記第１と第２の不純物領域を電
気的に接続するように金属を含む導電膜により構成され
る第３の導体部を前記主表面上に形成する工程と、 を備えた、半導体装置の製造方法。 - 【請求項９】 前記第３の導体部を形成する工程は、 前記主表面上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に前記金属を含む導電膜を形成する工
程と、 前記金属を含む導電膜と前記層間絶縁膜とを貫通して前
記第１と第２の不純物領域にそれぞれ達する第１と第２
のコンタクトホールを形成する工程とを含み、 前記第１と第２の導体部を形成する工程は、 前記第１と第２のコンタクトホール内から前記第３の導
体部上に延在し、前記第３の導体部と電気的に接続され
るように前記第１と第２の導体部を形成する工程を含
む、請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１と第２の導体部を形成する工
程は、 前記主表面上に層間絶縁膜を形成する工程と、 前記第１と第２の不純物領域に達する第１と第２のコン
タクトホールを前記層間絶縁膜に形成する工程と、 前記第１と第２のコンタクトホール内に前記第１と第２
の導体部を形成する工程と、 前記第１と第２の導体部に第１導電型の不純物と第２導
電型の不純物とをそれぞれ導入する工程と、 前記第１と第２の導体部から前記不純物が前記第３の導
体部により吸収されるのを防止するための不純物拡散防
止膜を前記一部表面上に形成する工程とを含み、 前記第３の導体部の形成工程は、前記層間絶縁膜上に前
記第１と第２の導体部と電気的に接続されるように前記
第３の導体部を形成する工程を含む、請求項８に記載の
半導体装置の製造方法。 - 【請求項１１】 前記第１と第２の導体部は、多結晶シ
リコン膜を含み、前記層間絶縁膜上に延在し、 前記第３の導体部の形成工程は、 前記第１と第２の導体部と前記不純物拡散防止膜とを覆
うように金属膜を形成する工程と、 前記金属膜に熱処理を施して前記不純物拡散防止膜によ
り覆われていない前記第１と第２の導体部の表面をシリ
サイド化することにより前記第３の導体部を形成する工
程とを含む、請求項１０に記載の半導体装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062721A JPH11260937A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置およびその製造方法 |
| TW087114382A TW402783B (en) | 1998-03-13 | 1998-08-31 | Semiconductor device and method of manufacturing thereof |
| US09/151,756 US6242806B1 (en) | 1998-03-13 | 1998-09-11 | Semiconductor device and method of manufacturing thereof |
| CN98119662A CN1229280A (zh) | 1998-03-13 | 1998-09-21 | 半导体装置及其制造方法 |
| KR1019980039907A KR100276402B1 (ko) | 1998-03-13 | 1998-09-25 | 반도체 장치 및 그 제조 방법 |
| DE19847684A DE19847684A1 (de) | 1998-03-13 | 1998-10-15 | Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062721A JPH11260937A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260937A true JPH11260937A (ja) | 1999-09-24 |
Family
ID=13208510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10062721A Withdrawn JPH11260937A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6242806B1 (ja) |
| JP (1) | JPH11260937A (ja) |
| KR (1) | KR100276402B1 (ja) |
| CN (1) | CN1229280A (ja) |
| DE (1) | DE19847684A1 (ja) |
| TW (1) | TW402783B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011210744A (ja) * | 2010-03-26 | 2011-10-20 | Toshiba Corp | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4392150A (en) * | 1980-10-27 | 1983-07-05 | National Semiconductor Corporation | MOS Integrated circuit having refractory metal or metal silicide interconnect layer |
| KR900003618B1 (ko) * | 1986-05-30 | 1990-05-26 | 후지쓰가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| JPH0828430B2 (ja) | 1988-11-30 | 1996-03-21 | 日本電気株式会社 | Ｃｍｏｓ型スタティックメモリ |
| US5223456A (en) * | 1990-05-02 | 1993-06-29 | Quality Semiconductor Inc. | High density local interconnect in an integrated circit using metal silicide |
| EP0517408B1 (en) | 1991-06-03 | 2004-07-21 | STMicroelectronics, Inc. | Sram cell and structure with polycrystalline p-channel load devices |
| US5355010A (en) | 1991-06-21 | 1994-10-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide |
| KR930020669A (ko) | 1992-03-04 | 1993-10-20 | 김광호 | 고집적 반도체장치 및 그 제조방법 |
| US5213990A (en) | 1992-04-01 | 1993-05-25 | Texas Instruments, Incorporated | Method for forming a stacked semiconductor structure |
| US5330930A (en) | 1992-12-31 | 1994-07-19 | Chartered Semiconductor Manufacturing Pte Ltd. | Formation of vertical polysilicon resistor having a nitride sidewall for small static RAM cell |
| JPH0758058A (ja) | 1993-08-12 | 1995-03-03 | Sony Corp | 配線構造およびその製造方法 |
| JPH07176633A (ja) | 1993-12-20 | 1995-07-14 | Nec Corp | Ｃｍｏｓ型スタティックメモリ |
| KR0165423B1 (ko) * | 1995-07-24 | 1998-12-15 | 김광호 | 반도체 장치의 접속구조 및 그 제조방법 |
| US5622884A (en) | 1996-05-30 | 1997-04-22 | Winbond Electronics Corp. | Method for manufacturing a semiconductor memory cell and a polysilicon load resistor of the semiconductor memory cell |
| US5990513A (en) * | 1996-10-08 | 1999-11-23 | Ramtron International Corporation | Yield enhancement technique for integrated circuit processing to reduce effects of undesired dielectric moisture retention and subsequent hydrogen out-diffusion |
-
1998
- 1998-03-13 JP JP10062721A patent/JPH11260937A/ja not_active Withdrawn
- 1998-08-31 TW TW087114382A patent/TW402783B/zh not_active IP Right Cessation
- 1998-09-11 US US09/151,756 patent/US6242806B1/en not_active Expired - Fee Related
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- 1998-10-15 DE DE19847684A patent/DE19847684A1/de not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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