KR0165423B1 - 반도체 장치의 접속구조 및 그 제조방법 - Google Patents

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Abstract

콘택저항의 증가를 억제하면서 서로 다른 형(type)의 불순물영역을 연결할 수 있는 반도체장치의 접속구조(interconnect) 및 그 제조방법에 관하여 개시한다. 본 발명은 반도체기판 상의 제1부위에 형성된 제1 불순물 확산영역과, 반도체기판 상의 제2 부위에 형성된 제2 불순물 확산영역과, 상기 반도체 기판상에 상기 제1 불순물 확산영역과 제2 불순물 확산영역을 노출하는 콘택홀을 갖는 층간절연막과, 상기 층간절연막 상에 형성되는 제1 불순물 확산영역 및 제2 불순물 확산영역 상에는 각각 상기 제1 불순물 확산영역 및 제2 불순물 확산영역에 포함된 불순물과 동일한 불순물을 포함하는 제2 도전막을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다. 본 발명에 의하면, 폴리사이드막으로 서로 다른 확산영역을 전기적으로 연결하는데 있어서, n+확산영역과 p+확산영역이 노출되는 콘택홀의 내측벽과 n+확산영역과 p+확산영역의 표면에만 폴리실리콘막이 형성되고 나머지 배선영역에는 폴리사이드막으로 형성함으로써 콘택저항이 증가되는 것을 방지할 수있다.

Description

반도체 장치의 접속구조 및 그 제조방법
제1도는 종래의 기술에 의하여 서로 다른 형(type)의 불순물 확산영역을 갖는 반도체 장치의 접속구조를 도시한 단면도이다.
제2도는 종래의 다른 기술에 의하여 서로 다른 형의 불순물 확산영역을 같는 반도체 장치의 접속구조를 도시한 단면도이다.
제3는 본 발명의 일 예에 의하여 서로 다른 형의 불순물 확산영역을 같는 반도체 장치의 접속구조를 도시한 단면도이다.
제4도는 본 발명에 다른 예에 의하여 서로 다른 형의 불순물 확산영역을 같는 반도체 장치의 접속구조를 도시한 단면도이다.
제5도 내지 제8도는 상기 제3도에 도시한 반도체 장치의 접속구조를 제조하는 방법을 도시한 단면도들이다.
본 발명은 반도체장치 및 제조방법에 관한 것으로, 특히 콘택저항의 증가를 억제하면서 서로 다른 형(type)의 불순물영역을 연결할 수 있는 반도체장치의 접속구조(interconnect) 및 그 제조방법에 관한 것이다.
CMOS 인버터회로를 포함하는 반도체장치에서 pMOS 트랜지스터와 nMOS 트랜지스터의 불순물 확산영역을 전기적으로 연결하는 경우가 있다. 서로 다른 불순물 확산영역, 예컨대 p형 불순물 확산영역(이하, p+확산영역이라 칭함)과 n형 불순물 확산영역(이하, n+확산영역이라 칭함)을 전기적으로 연결함에 있어서 A1 등과 같은 금속막을 사용할 수 있다. 그러나 상기 금속막을 사용할 경우에는 누설전류를 막기 위해서 불순물 영역에 접속되는 금속막의 접촉면적에 일정간격의 마진을 두어 불순불영역을 형성해야 하기 때문에 소자의 면적이 증가하는 문제점이 있다. 더욱이, BPSG을 사용한 평탄화 공정 등의 고온 공정을 진행할 수 없는 문제점이 있다.
상기 문제점을 해결하기 위하여, p+확산영역과 n+확산영역을 폴리사이드막으로 연결하는 방법이 제안되었다. (참조 : 미합중국 특허 : 제4,710,897호).
제1도는 종래 기술에 의하여 n+/p+확산영역을 폴리사이드막으로 연결한 반도체 장치의 접속구조를 도시한 단면도이다.
구체적으로, 반도체 기판(1) 상에 N웰(2)과 P웰(3)이 형성되어 있으며, 반도체 기판(1)의 표면 일부에 필드산화막(4)이 형성되어 활성영역이 한정되어 있다. 또한 상기 활성영역에는 p+확산영역(5)과 n+확산영역(6)이 형성되어 있으며, 상기 p+확산영역과 n+확산영역을 노출하는 콘택홀을 갖는 층간절연막(7)이 형성되어 있다. 또한, 상기 층간절연막(7) 상부와 콘택홀의 내측벽 및 p+확산영역과 n+확산영역의 상부에 n+폴리실리콘막(9a) 및 p+폴리실리콘막(9b)이 형성되어 있으며, 상기 n+폴리실리콘막(9a) 및 p+폴리실리콘막(9b) 상에 텅스텐실리사이드막(11)이 형성되어 있다. 따라서, 상기 제1도에 도시한 접속구조는 n+확산영역(5) 및 p+확산영역(6)을 폴리실리콘막(9a, 9b) 및 텅스텐실리사이드막(11)으로 이루어진 폴리사이드막으로 연결하는 구조이다.
그러나, 제1도에 도시한 접속구조는 후속 되는 고온 열처리 동안 폴리실리콘막간의 상호확산(lateral diffusion)은 부시할 수 있을 정도로 작지만, 텅스텐실리사이드막에서의 불순물의 확산상수(diffusivity)가 크기 때문에 텅스텐실리사이드막을 통한 붕소(boron)와 비소(arsenic)의 확산현상이 발생한다. 또한, 후속공정의 산화막과 텅스텐실리사이드막간의 계면에서 보론의 편석(segregation)이 발생한다. 이렇게 되면, 결과적으로 p+콘택저항이 증가한다. 특히 붕소가 비소에 비해 확산상수가 크기 때문에 p+콘택저항의 증가가 더 심각하다. 따라서 상술한 바와 같이 폴리사이드막을 이용한 경우 p+콘택저항의 증가 때문에 n+콘텍을 연결하는데 제한이 따른다.
상기 제1도에 도시한 접속구조의 문제점을 해결하기 위하여 텅스텐실리사이드막 상에 p+폴리실리콘막을 형성하는 방법이 제안되었다. ( 참조 : IEDM, '92, P845-848, Dual(n+/p+) Polycide Interconnect Technology using poly-Si /WSi2/poly-Si Structure and Post B+Implantation)
제2도는 종래 기술에 의하여 n+/p+확산영역을 폴리사이드막과 p+폴리실리콘막의 이중구조로 연결한 반도체 장치의 접속구조를 도시한 단변도이다. 제2도에서, 상기 제1도와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 제2도에 도시한 접속구조는 상기 제1도의 텅스텐실리사이드막(11) 상에 p+폴리실리콘막(13)이 더 형성되어 있다. 상기 p+폴리실리콘막(13)은 상기 제1도에서 상술한 붕소의 확산 및 산화막과 텅스텐실리사이드막의 계면에서의 boron의 편석을 억제한다. 그러나, 상기 제2도에 도시한 접속구조는 p+콘택저항이 50% 정도 줄어드는 효과가 있으나 n+확산영역과 p+확산영역이 서로 가까워질 경우 n+확산영역의 콘택저항이 증가되는 문제점이 있다.
따라서, 본 발명의 목적은 콘택저항의 증가를 방지하면서 p+확산영역과 n+확산영역을 연결할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 반도체 장치를 제조하는 데 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 반도체기판 상의 제1부위에 형성된 제1 불순물 확산영역과, 반도체기판 상의 제2 부위에 형성된 제2 불순물 확산영역과, 상기 반도체 기판상에 상기 제1 불순물 확산영역과 제2 불순물 확산영역을 노출하는 콘택홀을 갖는 층간절연막과, 상기 층간절연막 상에 형성되는 제1 도전막과, 상기 기판의 전면에 형성되어 있고, 상기 제1 불순물 확산영역 및 제2 불순물 확산영역 상에는 각각 상기 제1 불순물 확산영역 및 제2 불순물 확산영역에 포함된 불순물과 동일한 불순물을 포함하는 제2 도전막을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
상기 제1 불순물 확산영역은 p형 불순물로 구성하며, 상기 제2 불순물 확산영역은 n형 불순물로 구성한다. 상기 제1 도전막은 실리사이드막으로 구성되며, 상기 제1 도전막은 폴리실리콘막과 실리사이드막의 복합막으로 구성할 수도 있다. 상기 실리사이드막은 텅스텐실리사이드막 또는 타이타늄실리사이드막으로 구성할 수 있다. 상기 제2 도전막은 폴리실리콘막으로 구성한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 불순물을 이온주입하여 p형 불순물 확산영역과 n형 불순물 확산영역을 형성하는 단계와, 상기 p형 불순물 확산영역과 n형 불순물 확산영역을 노출하는 콘택홀을 갖는 층간절연막, 제1 도전막을 형성하는 단계와, 상기 제1 도전막이 형성되어 있는 기판의 전면에 형성되고, 상기 p형 불순물 확산영역과 n형 불순물 확산영역 상에 각각 상기 p형 불순물 확산영역과 n형 불순물 확산영역에 포함된 불순물과 동일한 불순물이 포함된 제2 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
상기 제1 도전막은 실리사이드막으로 형성하며, 상기 제1 도전막은 폴리실리콘막과 실리사이드막의 복합막으로 형성할 수 도 있다. 상기 실리사이드막은 텅스텐실리사이드막 또는 타이타늄실리사이드막으로 형성할 수도 있다. 상기 제2 도전막은 폴리실리콘막으로 형성할 수 있다.
본 발명에 의하면, 폴리실리콘막으로 서로 다른 확산영역을 전기적으로 연결하는데 있어서, n+확산영역과 p+확산영역이 노출되는 콘택홀의 내측벽과 n+확산영역과 p+확산영역의 표면에만 폴리실리콘막이 형성되고 나머지 배선영역에는 폴리사이드막으로 형성함으로써 콘택저항이 증가되는 것을 방지할 수있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제3도는 본 발명의 제1 실시예에 의하여 n+확산영역 및 p+확산영역을 갖는 반도체 장치의 접속구조를 도시한 단면도이다. 구체적으로, 반도체 기판(100)상에 N웰(120)과 P웰(130)이 형성되어 있으며, 반도체 기판(100)의 표면 일부에 필드산화막(140)이 형성되어 활성영역이 한정되어 있다. 또한 상기 활성영역에는 p+확산영역(150)과 n+확산영역(160)이 형성되어 있으며, 상기 p+확산영역(150)과 n+확산영역(160)을 노출하는 콘택홀을 갖는 층간절연막(170)이 형성되어 있다.
특히, 상기 층간절연막(170) 상에 각각 폴리실리콘막(200) 및 실리사이드막(210)으로 이루어진 제1 도전막(200, 210)이 형성되어 있다. 또한, 상기 제1 도전막(200, 210)과 콘택홀의 내측벽 및 p+확산영역(150)과 n+확산영역(160) 상에 p+폴리실리콘막(220a) 및 n+폴리실리콘막(220b)으로 이루어진 제2 도전막(220a, 220b)이 형성되어 있고, 종래의 상기 제1도와 제2도에서와 같이 실리사이드막이 형성되어 있지 않다. 상기 기판(100)의 전면에 절연막(230)이 형성되어 있다.
따라서, 본 발명의 접속구조는 접속막으로는 폴리실리콘막과 실리사이드막을 사용하여 후속의 고온공정이 가능하며, 콘택부에는 실리사이드막이 형성되어 있지 않아 상호확산으로 인한 콘택저항을 막을 수 있다. 또한, p+폴리실리콘막 및 n+폴리실리콘막으로 이루어진 제2 도전막이 하부에 형성된 불순물영역과 동일형의 불순물이 도핑되어 있어서 종래 기술과는 다르게 콘택저항이 증가하는 문제점을 해결할 수 있다.
제4도는 본 발명의 제2 실시예에 의하여 n+확산영역과 p+확산영역을 갖는 반도체 장치의 접속구조를 도시한 단면도이다. 상기 제2 실시예에서, 상기 제1 실시예와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 상기 제4도에 도시한 접속구조는 상기 제3도에 도시한 접속구조에서 폴리실리콘막(200)이 형성되지 않은 것을 제외하고는 동일하다. 즉, 상기 제1 실시예의 폴리실리콘막(200)을 형성하지 않더라도 종래기술의 문제점을 해결할 수 있다.
제5도 내지 제8도는 상기 제3도에 도시한 반도체 장치의 접속구조를 제조하는 방법을 도시한 단면도들이다.
제5도는 n웰(120)과 p-웰(130)이 형성된 반도체 기판(100)에 n+확산영역, p+확산영역, 층간절연막(170), 제1 폴리실리콘막(200) 및 실리사이드막(210)을 형성하는 단계를 나타낸다. 구체적으로 반도체 기판(100) 상에 n웰(120)과 p웰(130)을 형성하고 소자 분리공정을 이용하여 필드화막(140)을 형성한다. p채널 MOS트랜지스터의 소오스 또는 드레인 될 부분에 p+확산영역(150), n채널 MOS트랜지스터의 소오스 또는 드레인 될 부분에 n+확산영역(160)을 형성한다. 이어서, 기판의 전면에 층간절연막(170), 제1 도전막용 제1 폴리실리콘막(200) 및 실리사이드막(210)를 순차적으로 적층한다. 상기 실리사이드막은 텅스텐실리사이드막 또는 타이타늄 실리사이드막으로 형성할 수 있다. 또한, 상기 제1 폴리실리콘막(200)은 불순물을 포함하는 도전막이나 또는 포함하지 않는 도전막으로 형성할 수도 있다.
제6도는 p+와 n+확산영역이 노출되는 콘택홀과 제2 폴리실리콘막(220)을 형성하는 단계를 나타낸다. 구체적으로, 상기 실리사이드막(210)상에 포토레지스터 패턴(도시 안됨)을 형성한 후 이를 마스크로 하여 실리사이드막(210), 제1 폴리실리콘막(200) 및 층간절연막(170)을 식각하여 p+확산영역(150)과 n+확산영역(160)을 노출되도록 콘택홀을 형성한다. 이렇게 되면, 제1 폴리실리콘막(200)과 실리사이드막(210)으로 구성된 제1 도전막이 형성된다. 이어서, 상기 콘택홀이 형성된 기판(100)의 전면에 제2 도전막용 제2 폴리실리콘막(220)을 형성한다.
제7도는 상기 제2 폴리실리콘막(220)에 이온주입하는 단계를 나타낸다. 구체적으로, 사진공정을 이용하여 p채널 MOS트랜지스터영역의 폴리실리콘막에 붕소이온을 1015/㎠ 이상의 도즈량으로 주입하여 p+폴리실리콘막(220a)을 형성한다. 그리고, 사진공정을 이용하여 n채널 MOS트랜지스터영역의 폴리실리콘막에 비소이온을 1015/㎠ 이상으로 주입하여 n+폴리실리콘막(220b)을 형성한다. 이렇게 되면, p+폴리실리콘막(220a)과 n+폴리실리콘막(220b)으로 이루어진 제2의 도전막이 형성된다.
제8도는 실리사이드막(230)을 형성하는 공정을 나타낸다. 구체적으로, 상기 p+폴리실리콘막(220a)과 n+폴리실리콘막(220b)이 형성된 기판의 전면에 실리콘화막(230)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 폴리사이드막으로 서로 다른 확산영역을 전기적으로 연결하는데 있어서, n+확산영역과 p+확산영역이 노출되는 콘택트홀의 내측벽과 n+확산영역과 p+확산영역의 표면에만 폴리실리콘막이 형성되고 나머지 배선영역에는 폴리사이드막으로 형성함으로써 콘택저항이 증가되는 것을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (12)

  1. 반도체기판 상의 제1 부위에 형성된 제1 불순물 확산영역; 반도체기판 상의 제2 부위에 형성된 제2 불순물 확산영역; 상기 반도체 기판상에 상기 제1 불순물 확산영역과 제2 불순물 확산영역을 노출하는 콘택홀을 갖는 층간절연막; 상기 층간절연막 상에 형성되는 제1 도전막; 및 상기 기판의 전면에 형성되어 있고, 상기 제1 불순물 확산영역 및 제2 불순물 확산영역 상에는 각각 상기 제1 불순물 확산영역 및 제2 불순물 확산영역에 포함된 불순물과 동일한 불순물을 포함하는 제2 도전막을 구비하는 것을 특징으로하는 반도체장치.
  2. 제1항에 있어서, 상기 제1 불순물 확산영역은 p형불순물로 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제2 불순물 확산영역은 n형불순물로 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 제1 도전막은 실리사이드막으로 구성되어 있는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 제1 도전막은 폴리실리콘막과 실리사이드막의 복합막으로 구성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 실리사이드막은 텅스텐실리사이드막 또는 타이타늄실리사이드막으로 구성하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제2 도전막은 폴리실리콘막을 구성하는 것을 특징으로 하는 반도체장치.
  8. 반도체 기판 상에 불순물을 이온주입하여 p형 불순물 확산영역과 n형 불순물 확산영역을 형성하는 단계; 상기 p형 불순물 확산영역과 n형 불순물 확산영역을 노출하는 콘택홀을 갖는 층간절연막, 제1 도전막을 형성하는 단계; 및 상기 제1 도전막이 형성되어 있는 기판의 전면에 형성되어 있고, 상기 p형 불순물 확산영역과 n형 불순물 확산영역상에 각각 상기 p형 불순물 확산영역과 n형 불순물영역에 포함된 불순물과 동일한 불순물이 포함된 제2 도전막을 형성하는 단계를 포함하는 것을 특징으로하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 제1 도전막은 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제8항에 있어서, 상기 제1 도전막은 폴리실리콘막과 실리사이드막의 복합막으로형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 실리사이드막은 텅스텐실리사이드막 또는 타이타늄실리사이드막으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제8항에 있어서, 상기 제2 도전막은 폴리실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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