KR0178551B1 - 반도체 집적 회로 제조 방법 - Google Patents
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Abstract
발명은 폴리 실리콘으로 이루어지는 에미터 전극과 배선에 도포되어 있는 불순물의 종류를 다르게 함으로써 바이폴라 트랜지스터의 특성과 배선의 접속 특성이 좋은 반도체 집적 회로 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
P형 실리콘 반도체 기판(1)의 에미터 영역(22)와 접하는 폴리 실리콘의 에미터 전극(17)에는 열 확산 계수가 작은 N형 불순물을 도프하고, 반도체 기판(1)의 활성 영역내의 불순물 확산 영역(9) 등에 접속되는 폴리 실리콘 배선(18)에는 자연 산화막의 파괴 효과가 높은 N형 불순물을 도프한다. 이와 같이 불순물을 나누어 사용하면, 에미터 영역을 형성하는 열처리 온도를 850℃ 정도 이하로 할 수 있다.
Description
제1도는 본 발명의 제1실시예의 반도체 집적 회로 장치의 단면도.
제2도는 제1도의 반도체 집적 회로 장치의 제조 공정 단면도.
제3도는 제1도의 반도체 집적 회로 장치의 제조 공정 단면도.
제4도는 제1도의 반도체 집적 회로 장치의 제조 공정 단면도.
제5도는 제1도의 반도체 집적 회로 장치의 제조 공정 단면도.
제6도는 제1도의 반도체 집적 회로 장치의 제조 공정 단면도.
제7도는 본 발명의 제2실시예의 반도체 집적 회로 장치의 제조 공정 단면도.
제8도는 제7도의 반도체 집적 회로 장치의 제조 공정 단면도.
제9도는 제7도의 반도체 집적 회로 장치의 제조 공정 단면도.
제10도는 종래의 반도체 집적 회로 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 반도체 기판 2 : 매립 N+영역
3 : 매립 P+영역 4 : N형 에피택셜층
5 : P 웰 영역 6 : N 웰 영역
7 : 필드 산화막 8 : P+소스/드레인 영역
9 : N+소스/드레인 영역 10 : 외부 베이스 영역
11 : 내부 베이스 영역 12 : 깊은 N+영역
13 : 게이트 전극 14,23 : 층간 절연막
15 : 에미터 접속 구멍 16 : N+영역 인출 접속 구멍
17 : 에미터 전극 18 : 폴리 실리콘 배선
19 : 접속 구멍 20 : 매립 금속
21 : Al 배선 22 : 에미터 영역
24 : 실리사이드막 100,200 : 포토 레지스트
본 발명은 반도체 집적 회로 장치 및 제조 방법에 괸한 것으로, 특히 바이폴리/CMOS 혼재 LSI의 구조에 관한 것이다.
CMOS 구조의 반도체 장치는, 구조상 기생 사이리스터 회로가 구성되고, 그 결과 래치 업이 큰 약점이나 저소비 전력성 때문에 VLSI의 기술중에서도 특히 중요하다. 또, 종류가 다른 반도체 장치를 조합한 구조도 주목되고 있다. 특, CMOS구조의 고집적성, 저소비 전력성과 바이폴라 트랜지스터의 높은 구동력, 고속성을 공존시킨 BiCMOS LSI는 현실적으로 유효한 기술이다. BiCMOS 구조를 포함해서 CMOS LSI에서는 CMOS 구조의 미세화에 따라 쇼트 채널 효과가 발생하기 쉽다. 이것은 주로 소스/드레인 영역의 확산층의 확산에 영향을 받는다고 생각되고, 이효과를 억제하기 위해 CMOS LSI프로세스에 있어서 열처리 공정의 가열 온도를 저하시킬 필요가 있다. 또, 이러한 프로세스에 있어서는 동일한 다결정 실리콘막을 예를 들면, 제2폴리 실리콘으로 해서 에미터 전극 및 배선에 이용하는 경우가 있다. 이것은 특히 제조 비용 때문에 일반적으로 행해진다. 그런데, 실리콘 표면은 자연 산화하는데, 다결정 실리콘과 실리콘 기판 사이에 개재하는 자연 산화막은 그 접촉 저항을 증대시킨다. 그래서, 일반적 기술로서 다결정 실리콘에 다량의 불순물을 주입하고, 또 고온으로 열처리함으로써 그 자연 산화막을 파괴한다.
제10도는 종래의 BiCMOS 구조의 반도체 장치의 주요부 단면도이다. 반도체 기판에는 P채널 MOSFET 및 바이폴라 트랜지스터를 집적하는 매립 N+영역(2)를 설치하고, N채널 MOSFET를 집적하는 매립 P+영역(3)을 설치한 P형 실리콘 기판(1)상에 얇은 N형 에피택셜층(4)를 형성한 웨이퍼로 이루어진다. P채널 및 N채널 MOSFET가 형성되는 N+영역(2) 및 P+영역(3)상에는 각각 에피택셜층(4)에 N웰(6)과 P웰(5)를 형성한다. 표면에서 매립 N+영역(2)까지 도달하는 깊은 N+영역(12)를 웰 영역 이외의 에피택셜층(4)에 형성한 후 소자 분리를 행한다. 소자 분리는 웨이퍼의 표면 영역에 선택적으로 형성되는 두꺼운 필드 산화막(7)과 필드 산화막 아래에 형성되는 채널 스토퍼 영역으로 형성된다. 필드 산화막 영역과 채널 스토퍼 영역은 자기 정렬되어 있으나, 이것은 필드 산화막 영역을 최소한으로 하기 위해 필요하다. 소자 분리에 의해 P채널 MOSFET(이하 PMOS), N채널 MOSFET(이하 NMOS) 및 바이폴라 트랜지스터가 각각 형성되는 복수의 소자 영역이 결정된다.
소자 영역의 표면을 노출시킨후 실리콘 표면을 산화해서 더미 게이트 산화막으로 되는 두께 DIR 50내지 200Å의 얇은 SiO2막을 형성한다. 더미 게이트 산화막을 통해 NMOS 및 PMOS 의 각 영역에 채널 이온을 주입한다. 이온 주입으로 NMOS 및 PMOS 의 임계값 전압이 결정된다. 다음에 더미 게이트 산화막을 박리한 후 게이트 산화막을 형성해서 게이트 전극(13)을 형성한다. 게이트 전극에는 제1층 폴리 실리콘이 이용된다. 폴리 실리콘 게이트는 이후에 형성되는 소스/드레인 영역과 자기 정합시킬 수 있어서 고집적화에 적합하다. 폴리 실리콘 게이트 전극은 언도프 폴리 실리콘막(13)에 인을 고농도로 확산해서 N형화 시킨후 반응성 이온 에칭 기술 등의 고농도 에칭에 의해 형성된다. 게이트 전극은 배선으로서도 사용되기 때문에, 그 저항을 더욱 하강시키기 위해, 예를 들면 W, MO, Ti, Ni, Co 등의 금속또는 이들 금속과 폴리 실리콘을 반응시켜서 생성하는 실리사이드 또는 실리사이드와 폴리 실리콘의 2층 구조로 이루어지는 폴리 사이드 등을 이용하는 것도 검토되고 있다.
P+및 N+소스/드레인 영역(8 및 9)는 게이트 전극(13) 및 필드 산화막(7)을 마스크로 해서 이온 주입법으로 형성된다. NMOS 영역에 N형 불순물을 이온 주입해서 N+소스/드레인 영역(9)를 형성할 때는 PMOS 영역과 바이폴라 트랜지스터 영역을 포토 레지스트에 의해 마스크한다. PMOS 영역에 P형 불순물을 이온 주입해서 P+소스/드레인 영역(8)을 형성할 때는 NMOS 영역과 바이폴라 트랜지스터 영역을 포토 레지스트에 의해 마스크한다. N형 불순물로서는 AS,P형 불순물로서는 B또는 불화 붕소를 이용하는 것이 일반적이다. 근래는NMOS 의 신뢰성 향상을 위해 고농도 불순물 확산 영역(N+영역)에 저농도 불순물 확산 영역(N-영역)을 인접 형성해서 소스/드레인 영역을 LDD(Lightly Doped Drain Source)로 하는 경우가 많다. N-영역은 N+드레인 영역 근방에 발생하는 고전계를 완화시켜서 포토 캐리어를 발생한다. 다음에, 바이폴라 트랜지스터 영역에 P형 베이스 영역을 형성한다.
이들 불순물 확산 영역을 형성한 후 게이트 전극(13)을 포함하는 웨이퍼의 표면은 절연막(14)로 피복된다. 절연막(14)에는 통상 논 도프 CVD SiO2막과 PSG(Phosphosilicate Glass) 및 BPSG(Borophosphosilicate Glass) 등의 인 글래스막의 적층막이 이용된다. 인 글래스막은 인의 도프량에 따른 열처리에 의해 유동 상태가 변화하므로 다바이스면의 평탄화에 이용된다. 또, 인 글래스막은 유해한 알칼리 금속 이온을 게터하는 효과가 있어서 패시베이션막으로도 이용할 수 있다. 절연막(14)의 NMOS 영역 및 바이폴라 트랜지스터 영역을 덮는 부분에 적절히 접속 구멍을 형성하여, NMOS 영역의 소스/드레인 영역(9) 및 바이폴라 트랜지스터 영역의 내부 베이스 영역(11)을 부분적으로 누출시킨다. 그리고, 절연막(14)상에 제2폴리 실리콘을 퇴적시키고, 통상의 포토그래피 기술을 이용해서 예를 들면, 리액티브 이온에칭(RIE)으로 폴리 실리콘을 패터닝해서 바이폴라 트랜지스터 영역의 접속 구멍(15)내부 및 그 주변에 베이스 영역에 접하는 에미터 전극(17)과 NMOS 영역의 소스/드레인 영역(9)에 접속 구멍(16)을 통해 접속되어 있는 폴리 실리콘 배선(18)을 형성한다. 다음에, 이들 폴리 실리콘 배선(18)과 폴리 실리콘의 에미터 전극(17)에 As를 고농도로 이온 주입한다. 절연막(14)상에, 예를 들면 BPSG로 이루어지는 층간 절연막을 형성해서 폴리 실리콘 배선(18)과 에미터 전극(17)을 피복한다. 그리고, 900℃ 정도에서 층간 절연막을 리플로우함과 동시에 에미터 전극(17)내의 As를 외부 에이스 영역(10)에 연속적으로 접속되는 내부 베이스 영역(11)내로 확산시켜서 에미터 영역(22)를 형성한다. 이하, Al 배선이나 패시베이션막의 형성 등 제공정이 수행된다(도시하지 않음).
이상 설명한 바와 같이, 종래의 LSI 등의 반도체 장치의 제조 공정에 있어서는 고온 열공정이 900℃ 이상인 때에 폴리 실리콘막으로 형성한 에미터 전극 영역과 배선 영역에 동일하게 As를 주입하나, 에미터 전극 영역내의 불순물을 확산해서 반도체 기판의 표면 영역에 에미터 영역을 형성할 때의 열처리 공정의 온도를 약 900℃ 이상으로 하고 있으므로, 배선 영역과 반도체 기판 활성 영역과의 접속 특성을 양호하게 하고, 또 에미터 영역을 얕게 해서 고성능의 바이폴라 트랜지스터를 형성할 수 있다. 그러나, 반도체 장치가 미세화됨에 따라 CMOS 구조의 최소 게이트 길이가 0.5㎛ 이하로 되며, 쇼트 채널 효과 등의 영향을 방지하기 위해 열처리 온도를 종래보다 낮은 850℃ 정도 이하로 해야한다. 또, 접속 크기도 0.8x0.8㎛2이하로 고농도의 N형 영역, 예를 들면 NMOS 구조의 소스/드레인 영역상에 10-20 Å로 두껍게 형성되는 자연 산화막을 파괴하기가 곤란해진다. 그래서, 배선 영역에는 자연 산화막의 파괴 효과가 높은 P를 다결정 실리콘 내에 주입해야 한다. 에미터 전극을 형성하는 베이스 P형 영역상의 자연 산화막은 두께가 5내지 12Å정도이고, 어느 불순물에서도 용이하게 파괴된다.
한편, 에미터 전극중의 불순물로서 P를 이용한 경우에는 그 열 확산 계수가 크기 때문에 얕은 에미터 영역을 형성할 수 없어서 바이폴라 트랜지스터의 성능을 매우 악화시킨다.
본 발명은 상기와 같은 문제를 해결하기 위해 에미터 전극 형성 영역과 배선 영역으로 주입되는 불순물 이온종을 나누어 주입하고, 고성능인 바이폴라 트랜지스터와 양호한 접속 특성을 갖는 배선을 동일한 폴리 실리콘막에 형성한 반도체 집적 회로 장치의 구조 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 BiCMOS 구조의 반도체 집적 회로 장치에 있어서, 하나의 폴리 실리콘막에 배선 영역과 에미터 전극 영역을 형성하고, 배선 영역에는 자연 산화막의 파괴 효과가 높은 N형 불순물을 주입하고, 에미터 전극 영역에는 열 확산 계수가 작은 N형 불순물을 주입하며, 에미터 영역을 형성하기 위한 열처리 온도를 850℃ 이하로 설정하는 것을 특징으로 한다.
즉, 본 발명의 반도체 집적 회로 장치는 반도체 기판; 상기 반도체 기판에 형성되어 에미터 영역을 구비하는 바이폴라 트랜지스터; 상기 반도체 기판에 형성되어 N형 소스/드레인 영역을 구비한 MOS 트랜지스터; 상기 반도체 기판상에 상기 에미터 영역과 접해서 형성되고, 확산 계수가 작은 N형 불순물이 도프되어 있은 폴리 실리콘으로 구성되는 에미터 전극; 및 상기 반도체 기판상에 상기 N형 소스/드레인 영역과 접해서 형성되고, 자연 산화막의 파괴 효과가 큰 N형 불순물이 도프되어 있는 폴리 실리콘 배선의 표면에는 고융점 금속막 또는 고융점 금 속의 실리사이드 막을 형성할 수도 있다. 상기 자연 산화막의 파괴 효과가 큰 N형 불순물은 P이고, 상기 확산 계수가 작은 N형 불순물은 AS 또는 Sb이다. 상기 고융점 금속은 W,Mo, Ti, Ni, Co, Pt중에서 선택되고, 상기 실리사이드는 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드 및 탄탈 실리사이드 중에서 선택되는 것을 특징으로 한다. 상기 실리사이드막과 상기 폴리 실리콘 배선 또는 에미터 전극 사이에는 배리어 메탈을 개재시킬 수도 있다.
또, 본 발명의 반도체 집적 회로 장치의 제조 방법은 반도체 기판에 이미터 영역을 구비하는 바이폴라 트랜지스터를 형성하는 공정; 상기 반도체 기판에 N형 소스/드레인 영역을 구비한 MOS 트랜지스터를 형성하는 공정; 상기 반도체 기판상에 폴리 실리콘막을 형성하는 공정; 상기 폴리 실리콘막을 에칭해서 상기 에미터 영역에 접하는 에미터 전극과 상기 N형 소스/드레인에 접하는 폴리 실리콘 배선을 형성하는 공정; 상기 폴리 실리콘 배선을 마스크해서 상기 에미터 전극에 확산 계수가 작은 N형 불순물을 도프하는 공정; 상기 에미터 전극을 마스크해서 상기 폴리 실리콘 배선에 자연 산화막의 파괴 효과가 큰 N형 불순물을 도프하는 공정; 및 상기 반도체 기판 표면을 열처리해서 상기 폴리 실리콘 배선에 도프된 N형 불순물을 상기 반도체 기판에 확산하고, 그 표면 영역에 상기 에미터 영역을 형성하는 공정을 구비하는 것을 제1특징으로 한다. 또, 반도체 기판에 에미터 영역을 구비하는 바이폴라 트랜지스터를 형성하는 공정; 상기 반도체 기판에 N형 소스/들인 영역을 구비한 MOS 트랜지스터를 형성하는 공정; 상기 반도체 기판상에 폴리 실리콘막을 형성하는 공정; 상기 폴리 실리콘막을 에칭해서 상기 에미터 영역에 접하는 에미터 전극과 상기 N형 소스/드레인 영역에 접하는 폴리 실리콘 배선을 형성하는 공정; 상기 폴리 실리콘 배선과 상기 에미터 전극에 확산 계수가 작은 N형 불순물을 도프하는 공정; 상기 에미터 전극을 마스크해서 상기 폴리 실리콘 배선에 자연 산화막의 파괴 효과가 큰 N형 불순물을 도프하는 공정; 및 상기 반도체 기판 표면을 열처리해서 상기 폴리 실리콘 배선에 도프된 N형 불순물을 상기 반도체 기판에 확산하고, 그 표면 영역에 상기 에미터 영역을 형성하는 공정을 구비하는 것을 제2특징으로 한다. 이 열처리 온도는 850℃ 이하가 적당하다.
에미터 영역에는 내부 베이스 불순물만 주입되어 있어서, 상기 고농도의 N형 영역 정도로는 자연 산화막이 두껍게 형성되지 않는다. 따라서, 상기 에미터 전극 영역에는 자연 산화막의 파괴 효과가 낮으나 열확산 계수가 작은 As 나 Sb 등의 불순물을 주입해서 에미터 영역의 확산 깊이를 얕게 하고, 배선 영역에는 열확산 계수가 커도 자연 산화막의 파괴 효과가 높은 P와 같은 불순물을 주입해서 자연 산金각을 유효하게 파괴한다. 또, 이와 같이 불순물을 분리함으로써 에미터 영역을 형성할 때의 열처리를 850℃ 이하의 저온으로 할 수 있다.
이하, 도면을 참조해서 본 발명의 실시예를 설명한다.
먼저 제1실시예를 제1도 내지 제6도를 참조해서 설명한다. 제1도는 BiCMOS 구조의 반도체 집적 회로 장치의 주요부 단면도이다. 도시된 바와 같이, NMOS 의 소스/드레인 영역(9)에는 외부 회로와 접속되는 폴리 실리콘 배선(18)이 있고, 이 배선에는 상기 소스/드레인 영역(9)와의 접속 저항을 낮추기 위해 P와 같은 실리콘에 형성되는 자연 산화막의 파괴 효과가 높은 불순물이 다량 도프되어 있으며, 한편 에미터 영역(22)에 접하는 에미터 전극(17)에는 확산 계수가 작은, 예를 드면 As와 같은 불순물이 도프되어 있다.
이하 제2도 내지 제6도에 도시한 본 실시예의 제조 공정 단면도를 참조하여 반도체 집적 회로 장치의 제조 방법을 설명한다. 반도체 기판에는 PMOS 및 바이폴라 트랜지스터를 집적하는 매립 N+영역(2)를 설치하고, NMOS를 집적하는 매립 P+영역(3)을 설치한 P형 실리콘 반도체 기판(1)상에, 예를 들면 두께 1.2㎛ 정도인 얇은 N형 에피택셜층(4)를 형성한 웨이퍼로 이루어진다. PMOS 및 NMOS가 형성되는 N+영역(2) 및 P+영역(3)상에는 각각 에피택셜층(4)상에 N웰(6)과 P 웰(5)를 형성한다. 2개의 웰의 피크 불순물 농도는 1x1017/cm3이다. 웰 영역 이외의 에피택셜층(4)에 그의 표면에서 매립 N+영역(2)까지 도달하는 깊은 N+영역(12)를 형성한 후 소자 분리를 수행한다. 소자 분리는 웨이퍼 표면 영역에 선택적으로 형성되는 두꺼운 필드 산화막(7)과 필드 산화막 아래에 형성되는 채널 스토퍼 영역에 의해 수행된다. 필드 산화막(7)의 두께는 약 6000 Å이다. 소자 분리에 의해 PMOS,NMOS 및 바이폴라 트랜지스터가 각각 형성되는 복수의 소자 영역이 결정된다(제2도 참조).
소자 영역의 표면을 노출시킨 후, 실리콘 표면을 산화해서 더미 게이트 산화막으로 되는, 예를 들면 두께 약 100Å인 얇은 SiO2막을 형성한다. 이러한 게이트 산화막을 통해 NMOS 또는 PMOS의 각 영역에 채널 이온을 주입한다. 이온 주입에 의해 NMOS 및 PMOS의 임계값 전압이 결정된다. 다음에, 더미 게이트 산화막을 박리해서 게이트 산화막(예를 들면 두께 약 110Å)을 새롭게 형성하고, 그 위에 게이트 전극(13)을 형성한다. 게이트 전극(13)의 최소 치수는, 예를 들면 약 0.5㎛이다. 게이트 전극(13)에는 제1폴리 실리콘이 이용된다. 폴리 실리콘 게이트는 이후에 형성되는 소스/드레인 영역과 자기 정합될 수 있어서 고집적화에 적합하다. 폴리 실리콘 게이트 전극은 언 도프 폴리 실리콘막(13)에 P를 고농도로 확산해서 N형화 시킨후, 반응성 이온 에칭 기술 등의 고정밀 에칭에 의해 형성된다. 게이트 전극은 배선으로 사용하기 때문에, 그 저항을 더욱 저하하기 위해, 예를 들면 W,Mo,Ti,Pt,Ni,Co 등의 금속이나 이들 금속과 폴리 실리콘을 반응시켜서 생성하는 실리사이드 또는 실리사이드와 폴리 실리콘의 2층 구조로 이루어지는 실리사이드 등을 이용할 수 있다.
게이트 폴리 실리콘 및 기판을, 예를 들면 약 100Å 정도 산화한 후 2개의 웰 영역(6 및 5)내의 P+및 N+소스/드레인 영역(8 및 9)는 게이트 전극(13) 및 필드 산화막(7)을 마스크로 해서 이온 주입법으로 형성된다. NMOS 영역에 N형 불순물을 이온 주입해서 N+소스/드레인 영역(9)를 형성할 때는 PMOS 영역과 바이폴라 트랜지스터 영역을 포토 레지스트에 의해 마스크한다. PMOS 영역과 바이폴라 트랜지스터 영역을 포토 레지스트에 의해 마스크한다. PMOS 영역에 P형 불순물을 이온 주입해서 P+소스/드레인 영역(8)를 형성할 때는 NMOS 영역과 바이폴라 트랜지스터 영역을 포토 레지스트에 의해 마스크한다. N형 불순물로서는 As를 이용하고, P형 불순물로서는 B또는 불화 붕소를 이용한다. NMOS 의 신뢰성 향상을 위해 고농도 불순물 확산 영역(N+영역; 9)에 저농도 불순물 확산 영역(N-영역)을 인접형성해서 소스/드레인 영역을 LDD구조로 할수도 있다. N-영역은 N+드레인 영역(9)근방에 발생하는 고전계를 완화시켜서 핫 캐리어의 발생을 억제한다. 다음에, 바이폴라 트랜지스터 영역에 외부 베이스 영역(10) 및 내부 베이스 영역(11)로 이루어지는 P형 베이스 영역을 형성한다.
이들 불순물 확산 영역을 형성한 후, 게이트 전극(13)을 포함하는 웨이터 표면은, 예를 들면 두께 약 3000Å 인 절연막(14)로 피복된다. 층간 절연막(14)에는, 예를들면 논 도프 CVD SiO2막과 BPSG 등의 도프된 글래스막의 적층막을 이용한다. 글래스막은 붕소(As) 및 인(P)의 도프량에 따라 열처리에 의해 유동 상태가 변화하므로 디바이스면의 평탄화에 이용된다. 또, 인 글래스막은 유해한 알칼리 금속 이온을 게터하는 효과가 있어서 패시베이션막에도 이용할 수 있다. 또, 다시 BPSG 막 상에 논 도프 SiO2막을, 예를 들면 500Å로 변형시킨 3층 구조로 해도 좋다. 이것은 BPSG막중의 B 및 P가 나중에 폴리 실리콘막 내로 확산해서 폴리 실리콘 접속 특성에 악영향을 미치는 것을 방지하기 위한 것이다. 절연막(14)의 NMOS 영역 및 바이폴라 트랜지스터 영역을 덮은 부분에 임의의 접속 구멍(15 및 16)을 형성하고, NMOS영역의 소스/드레인 영역(9) 및 바이폴라 트랜지스터 영역의 내부 베이스 영역(11)을 부분적으로 노출시킨다(제3도 참조).
그리고, 절연막(14)상에 제2폴리 실리콘을, 예를 들면 약 2000Å 정도 퇴적시키고, 통상의 포토그래피 기술을 이용해서, 예를 들면 리액티브 이온 애칭으로 폴리 실리콘을 패터닝해서 바이폴라 트랜지스터 영역의 접속 구멍(15) 내부 및 그 주변에 베이스 영역에 접하는 에미터 전극(17)과 NMOS 영역의 소스/드레인 영역(9)에 접속 구멍(16)을 통해 접속되어 있는 폴리 실리콘 배선(18)을 형성한다. 배선용 접속 구멍(16)은, 예를 들면 0.8x0.8㎛2의 크기를 갖는다. 이어서, 포토 레지스트 (100)에서 P웰(5) 및 N웰(6) 상을 덮고, 에미터 전극(17)영역에만 포토리소그래피 기술에 의해 에미터 불순물인 As를, 예를 들면 40 KeV로 1x1016/cm2이온 주입하며, 에미터 전극(17)에 As를 도프한다(제4도 참조). 그후, 포토 레지스트를 제거한 후, 새롭게 포토 레지스트(200)을 바이폴라 트랜지스터 영역 상에 피복한다. 그리고, 배선(18)영역에는 포토리소그래피 기술을 이용해서 P를, 예를 들면 40KeV로 1x1016/cm2의 이온 주입을 수행한다(제5도 참조).
포토 레지스트(200)을 제거한 후, 다시 논 도프 CDV SiO2막과 BPSG 층간 절연막의 적층막(23)을 8000Å정도 퇴적한 후, 약 850℃에서 리플로우해서 표면을 평탄화한 후, 이 열로 에미터 전극(17)내의 As를 내부 베이스 영역(11)내로 확산시켜서 에미터 영역(22)를 형성한다(제6도 참조). 이어서, 층간 절연막(14 및 23)을 이방성 에칭 등으로 접속 구멍(19)에 형성해서 PMOS의 소스/드레인 영역(8), 폴리실리콘 배선(18), 에미터 전극(17) 및 깊은 N+영역(12)를 부분적으로 노출시킨다. 접속구멍(19)내에 W의 매리 금속(20)을 퇴적한다. 이 재료는 W로 한정되지 DSKG고, Mo와 같은 다른 고융점 금속이라도 좋다. 또, 층간 절연막(23)상에 소정의 패턴, 예를 들면 AI와 같은 금속 배선(21)을 형성한다. 금속 배선(21)은 접속 구멍내이 매립금속(20)을 통해 에미터 전극(17)이나 폴리 실리콘 배선(18)등과 전기적으로 접속해서 소자 영역과 연결된다(제1도 참조). 이와 같이, W 등의 금속과 반도체 기판과 같은 실리콘의 접속에는 그 반응을 방지하기 위해 배리어 메탈 등을 개재시키나, 이 경우에도 매립 금속(20)과 반도체 기판의 표면 영역의 영역(8)이나 폴리 실리콘 배선(18) 등의 사이에 금속 질화물 등을 개재시킬 수도 있다. 다음에, 도시하지 않았으나 금속 배선(21) 등을 패시베이션막으로 피복해서 보호한다.
이어서, 제2실시예를 제7도 내지 제9도를 참조해서 설명한다. 도면은 BiCMOS구조의 반도체 집적 회로 장치의 제조 공정 단면도이다. 제9도에 도시된 바와 같이, NMOS 의 소스/드레인 영역(9)에는 외부 회로와 접속되는 폴리 실리콘배선(18)이 있고, 이 배선에는 상기 소스/드레인 영역(9)와의 접속 저항을 저하하기 위해 P와 같은 실리콘에 형성되는 자연 산화막의 파괴 효과가 높은 불순물이 다량 도프되어 있고, 한쪽 에미터 영역(22)에 접하는 에미터 전극(17)에는 확산 계수가 작은, 예를 들면 As와 같은 불순물이 도프되어 있다. 이들 폴리 실리콘 배선(18) 및 에미터 전극(17)상에는 W의 실리사이드막(24)가 피복되어 그 저항을 작게 한다.
이하, 이러한 반도체 집적 회로 장치의 제조 방법을 설명한다. 반도체 기판은 PMOS 및 바이폴라 트랜지스터를 집적하는 매립N+영역(2)를 설치하고, NMOS를 집적하는 매립P+영역(3)을 설치한 P형 실리콘 반도체 기판(1)상에, 예를 들면 두께 1.2㎛ 정도인 얇은 N형 에피택셜층(4)를 형성한 실리콘 웨이퍼로 이루어진다. PMOS 및 NMOS 가 형성되는 N+영역(2) 및 P+영역(3)상에는 각각 에피텍셜층(4)에 N웰(6)과 P웰(5)를 형성한다. 2개의 웰의 피크 불순물 농도는 1x1017/cm3이다. 웰 영역 이외의 에피텍셜층(4)에 그 표면에서 매립N+영역(2)까지 도달하는 깊은 N+영역(12)를 형성한 후 소자 분리를 수행한다. 소자 분리는 웰의 표면 영역에 선택적으로 형성되는 두꺼운 필드 산화막(7)과 필드 산화막 아래에 형성되는 채널 스토퍼 영역에 의해 수행된다. 필드 산화막(7)의 두께는 약 6000Å이다. 소자 분리에 의해 PMOS,NMOS 및 바이폴라 트랜지스터가 각각 형성되는 복수의 소자 영역이 결정된다. 소자 영역의 표면을 노출시킨후 실리콘 표면을 산화해서 더미 게이트 산화막으로 되는, 예를 들면 두께 약 110 Å인 얇은 SiO2막을 형성한다. 게이트 산화막을 통해 NMOS 및 PMOS의 임계값 전압을 결정한다.
다음에, 더미 게이트 산화막을 박리해서 게이트 산화막(예를 들면, 110Å)을 새롭게 형성하고, 그 위에 게이트 전극(13)을 형성한다. 게이트 전극(13)의 최소 치수는, 예를 들면 약 0.5㎛이다. 게이트 전극(13)에는 제1층의 폴리 실리콘이 이용된다. 폴리 실리콘 게이트 전극(13)은 언 도프 폴리 실리콘막(13)에 P를 고농도로 확산하여 N형화시킨 후 반응성 이온 에칭(RIE)기술 등의 고농도 에칭에 의해 형성된다. 게이트 폴리 실리콘 및 기판을, 예를 들면 약 100Å 산화한 후 2개의 웰 영역(6 및 5)내의 P+및 N+소스/드레인 영역(8 및 9)는 게이트 전극(13) 및 필드 산화막(7)을 마스크로 해서 이온 주입법에 의해 형성된다. NMOS 영역에 N형 불순물을 이온 주입해서 N+소스/드레인 영역(9)를 형성할 때는 PMOS 영역과 바이폴라 트랜지스터 영역을 포토 레지스트에 의해 마스크한다. PMOS영역에 P형 불순물을 이온 주입해서 P+소스/드레인 영역(8)을 형성할 때는 NMOS 영역과 바이폴라 트랜지스터 영역을 포토 레지스트에 의해 마스크한다. N형 불순물로서는 As를 이용하고, P형 불순물로서는 B 또는 불화 붕소를 이용한다. 다음에 바이폴라 트랜지스터 영역에 외부 베이스 영역(10) 및 내부 베이스 영역(11)로 이루어지는 P형 베이스 영역을 형성한다. 이들 불순물 확산 영역을 형성한 후, 게이트 전극(13)을 포함하는 웨이터 표면은, 예를 들면 두께 약 3000Å 인 절연막(14)로 피복된다. 층간 절연막(14)에는, 예를 들면 논 도프CVD SiO2산화막과 BPSG 등의 도프된 글래스막의 적층막을 이용한다.
절연막(14)의 NMOS 영역 및 바이폴라 트랜지스터 영역을 덮는 부분에 임의 로 접속 구멍(16및15)를 형성하고, NMOS 영역의 소스/드에인 영역(9) 및 바이폴라 트랜지트터 영역의 내부 베이스 영역(11)을 부분적으로 노출시킨다. 그리고, 이 절연막(14)상에 먼저 제2폴라 실리콘을, 예를 들면 약 1000Å 정도 퇴적시키고, 통상의 포토그래피 기술을 이용해서, 예를 들면 액티브 이온 에칭으로 폴리 실리콘을 패터닝해서 바이폴라 트랜지스터 영역의 접속 구멍(15) 내부 및 그 주변에 베이스 영역에 접하는 에미터 전극(17)과 NMOS 영역의 소스/드레인 영역(9)에 접속 구멍(16)을 통해 접속되어 있는 폴리 실리콘 배선(18)을 형성한다. 배선용 접속 구멍(16)은, 예를 들면 0.8x0.8㎛2의 크기를 갖는다. 이어서, 포토 레지스트(도시 않음)로 P웰(5) 및 N웰(6) 사을 덮고, 에미터 전극(17) 영역에만 포토리소그래픽 기술에 의해 에미터 불순물인 A를 , 예를 들면 40 KeV로 1x1016/cm2이온 주입하며, 에미터 전극(17)에 A를 도프한다. 그후, 포토 레지스트를 제거한 후, 새롭게 포토 레지스트(100)을 바이폴라 트랜지스터 영역 상에 피복한다. 그리고, 배선(18)영역에는 포토리소그래피 기술을 이용해서 P를, 예를 들면 40KeV로 1x1016/cm2의 이온 주입을 수행한다. 그리고 에미터 전극(17) 및 폴리 실리콘 배선(18) 등을 피복하도록, 예를 들면 WSix막과 같은 실리사이드막(24)를 퇴적시키고, 이것을 통상의 포토리소그래피 기술에 의해 RIE를 이용해서 패터닝하여 실리사이드막(24)를 에미터 전극(17)과 폴리 실리콘 배선(18)상에 형성한다. 실리사이드막(24)는 WSix에 한정되지 않고, W,Mo,Ti,Ta 등의 실리사이드를 이용해도 좋다. 또, 실리사이드에 한정되지 않고 W,Mo,Ti,Ta 등의 고융점 금속막을 이용할 수도 있다(제8도 참조).
실리사이드막(24)와 폴리 실리콘 배선(18) 또는 에미터 전극(17)사이는 양자간의 불필요한 반응을 방지하기 위해, 예를 들면 고융점 금 속의 질화물과 같은 배리어 메탈을 개재시킬 수 있다. 이러한 패터닝 후, 실리사이드막을 화학 양론적 조성으로 하기 위해 800~850℃에서 10~30분 열처리한다. 이러서, 포토 레지스트(10)을 제거하고, 도프하지 않은(논도프) CVD SiO2 막과 BPSG 층간 절연막의 적층막(23)을 8000Å 퇴적한 후 약 850℃에서 리플로우해서 표면을 평탄화함과 동시에 이 열로 에미터 전극(17)중의 As를 내부 베이스 영역(11)내으로 확산시켜서 에미터 영역(22)를 형성한다. 이어서, 층간 절연막(14 및23)을 이방성 에칭 등에 의해 접속 구멍(19)를 형성해서 PMOS의 소스/드레인 영역(8), W의 실리사이드막(24) 및 깊은 N+영역(12) 등을 부분적으로 노출시킨다. 접속 구멍(19)내에 W의 매리 금속(20)을 퇴적한다. 또, 층간 절연막(23)상에 소정 패턴의 예를 들면 A1과 같은 금속배선(21)를 형성한다. 금속 배선(21)은 접속 구멍 내의 매립 금속(20)을 통해 에미터 전극(17)이나 폴리 실리콘 배선(18)등과 전기적으로 접속해서 소자 영역과 연결된다. 이어서, 도시하지 않은 금속 배선(21) 등을 패시베이션막으로 피복해서 보호한다(제9도 참조).
본 발명은 이와 같은 구성에 의해 최소 접속 치수 0.8x0.8㎛2이하인 폴리 실리콘 배선의 접속을 갖는 BiCMOS LSI에 있어서, 폴리 실리콘 배선의 접속 저항이 50Ω 이하이며, 0.1㎛ 이하의 에미터 깊이 xj를 가지고, 최대 차단 주파수 10 GHz 이상의 특성을 지닌 바이폴라 트랜지스터를 실현할 수 있다.
상기 실시예에 있어서는 As와 같은 확산 계수가 작은 불순물을 폴리 실리콘막에 도프하는 경우와, P와 같은 자연 산화막의 파괴 효과가 높은 불순물을 도프하는 경우 등 어느것도 불필요한 부분을 마스크해서 실시하고 있으나, 폴리 실리콘 배선에는 확산 계수가 작은 불순물이 포함되어 있어도 특별히 특성이 좌우되는 것은 아니므로, As를 폴리 실리콘 배선(18)을 포함하는 폴리 실리콘막 전면에 도프하고, 그후 에미터 전극(17)을 포함하는 영역을 포토 레지스트에 의해 마스크해서 P를 폴리 실리콘 배선(18)에만 도프하는 방법을 채용할 수도 있다. 이와 같이 하면, 마스크 공정을 하나 줄일 수 있어서 제조 공정이 간략화 된다. 이 경우에도 에미터 영역을 형성하는 열처리 온도는 역시 약 850℃ 이하의 저온에서 수행된다.
본 발명은 반도체 집적 회로 장치가 미세화되어 4M 비트 BiCMOS SRAM이후의 세대에서도 이용할 수 있다. 이 디바이스에는 특히 WSi2폴리사이드가 배선 및 에미터 전극에 이용되게 되나, N+영역상의 배선층은 폴리 실리콘-실리콘 계면의 자연 산화막을 파괴하는 능력이 높은 P도프가 필요하다. 한편, 에미터 영역은 미세화에 따라 얕은 영역을 필요로 하기 때문에 확산하기 쉬운 P는 부적당하고, 에미터 영역은 P-영역상에 형성되어 있는 자연 산화막이 5~12Å로 얇아그 영향을 별로 받지 않게 되어 P를 도프할 필요는 없다. 따라서, 본 발명의 불순물을 분류하는 수법은 상기와 같은 SRAM에 유효한 기술이다. 본 발명의 반도체 집적 회로 장치는 이와 같이 SRAM에 한정되지 않고, PRAM과 같은 다른 메모리에도 유효하고, 예를 들면 2개의 입력 NAND 회로와 같은 논리 회로나 그 밖의 회로에도 적용 가능하다.
또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 발명의 이해를 돕기 위한 것으로, 본 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 것은 아니다.
이상의 구성으로 본 발명의 BiCMOS 구조의 반도체 집적 회로 장치는 폴리 실리콘 배선의 접속 저항을 현저히 감소시킬 수 있음과 동시에 에미터 영역을 원하는 깊이로 얕게 할 수 있다.
Claims (2)
- 반도체 기판에 에미터 영역을 구비하는 바이폴라 트랜지스터를 형성하는 공정, 상기 반도체 기판에 N형 소스/드레인 영역을 구비한 MOS 트랜지스터를 형성하는 공정, 상기 반도체 기판상에 폴리 실리콘막을 형성하는 공정, 상기 폴리 실리콘막을 에칭해서 상기 에미터 영역에 접하는 에미터 전극과 상기 N형 소스/드레인 영역에 접하는 폴리 실리콘 배선을 형성하는 공정, 상기 폴리 실리콘 배선을 마스크해서 상기 에미터 전극에 확산 계수가 작은 N형 불순물을 도프하는 공정, 상기 에미터 전극을 마스크해서 상기 폴리 실리콘 배선에 자연 산화막의 파괴 효과가 큰 N형 불순물을 도프하는 공정 및 상기 반도체 기판 표면을 열처리해서 상기 폴리 실리콘 배선에 도프된 N형 불순물을 상기 반도체 기판에 확산시키고, 상기 표면 영역에 상기 에미터 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 기판에 에미터 영역을 구비하는 바이폴라 트랜지스터를 형성하는 공정, 상기 반도체 기판에 N형 소스/드레인 영역을 구비한 MOS 트랜지스터를 형성하는 공정, 상기 반도체 기판상에 폴리 실리콘을 형성하는 공정, 상기 폴리 실리콘막을 에칭해서 상기 에미터 영역에 접하는 에미터 전극과 상기 N형 소스/드레인 영역에 접하는 폴리실리콘 배선을 형성하는 공정, 상기 폴리 실리콘 배선과 상기 에미터 전극에 확산 계수가 작은 N형 불순물을 도프하는 공정, 상기 에미터 전극을 마스크해서 상기 폴리 실리콘 배선에 자연 산화막의 파괴 효과가 큰 N형 불순물을 도프하는 공정, 및 상기 반도체 기판 표면을 열처리해서 상기 폴리 실리콘 배선에 도프된 N형 불순물을 상기 반도체 기판에 확산시키고, 상기 표면 영역에 상기 에미터 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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