JP2001284282A - バイポーラ半導体装置の製造方法 - Google Patents
バイポーラ半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 28
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052786 argon Inorganic materials 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 3
- 238000000992 sputter etching Methods 0.000 claims abstract description 3
- 239000003870 refractory metal Substances 0.000 claims description 11
- 230000008018 melting Effects 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000011261 inert gas Substances 0.000 claims description 4
- 238000001459 lithography Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 238000005253 cladding Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 15
- 239000000758 substrate Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- -1 argon ions Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002309 gasification Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
Abstract
(57)【要約】
【課題】ＡｒイオンのＲＦエッチ法の場合、低エネルギ
ーのＲＦパワーのバイポーラ半導体装置の製造方法を提
供する。 【解決手段】高融点金属の被着に先立ち、多結晶シリコ
ン層上に形成された自然のシリコン酸化膜の除去を、５
〜５０ｅＶの範囲のエネルギを持った低エネルギーのア
ルゴンガスイオンのスパッタエッチングにより行う。
ーのＲＦパワーのバイポーラ半導体装置の製造方法を提
供する。 【解決手段】高融点金属の被着に先立ち、多結晶シリコ
ン層上に形成された自然のシリコン酸化膜の除去を、５
〜５０ｅＶの範囲のエネルギを持った低エネルギーのア
ルゴンガスイオンのスパッタエッチングにより行う。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ半導体
装置のエミッタ電極を形成するバイポーラ半導体装置の
製造方法に関する。
装置のエミッタ電極を形成するバイポーラ半導体装置の
製造方法に関する。
【０００２】
【従来の技術】従来、高融点金属と多結晶シリコンの２
層からなるポリサイドをエミッタ電極に使用するＢｉｐ
ｏｌａｒトランジスタの製造方法では、ＲＦエッチを実
施せずに多結晶シリコン上に高融点金属をスパッタリン
グする事が行われている。
層からなるポリサイドをエミッタ電極に使用するＢｉｐ
ｏｌａｒトランジスタの製造方法では、ＲＦエッチを実
施せずに多結晶シリコン上に高融点金属をスパッタリン
グする事が行われている。
【０００３】この場合、多結晶シリコン上の自然酸化膜
の除去にはＲＦエッチの代わりにフッ酸等による表面処
理を行うのが衆知である。
の除去にはＲＦエッチの代わりにフッ酸等による表面処
理を行うのが衆知である。
【０００４】この方法によれば多結晶シリコンと高融点
金属界面に自然酸化膜が不均一に残りエミッタ抵抗が高
くなったり、ばらついたりする不具合が発生し安定した
特性のバイポーラトランジスタの形成が難しかった。
金属界面に自然酸化膜が不均一に残りエミッタ抵抗が高
くなったり、ばらついたりする不具合が発生し安定した
特性のバイポーラトランジスタの形成が難しかった。
【０００５】そこで、ＡｒイオンのＲＦエッチ法を用い
て、ポリシリコン上の自然酸化膜を除去する方法も提案
されている。
て、ポリシリコン上の自然酸化膜を除去する方法も提案
されている。
【０００６】
【発明が解決しようとする課題】しかしながら、Ａｒイ
オンのＲＦエッチ法の場合、ＲＦパワーが強すぎるとポ
リシリコン中にアルゴンイオンが注入されてポリシリ表
面が荒れる等の不具合が発生する。
オンのＲＦエッチ法の場合、ＲＦパワーが強すぎるとポ
リシリコン中にアルゴンイオンが注入されてポリシリ表
面が荒れる等の不具合が発生する。
【０００７】後工程の熱処理等では膜に混入していたア
ルゴンがガス化し高融点金属膜の剥がれや膨れの原因と
なる問題があった。そして、これらは共にＢｉｐｏｌａ
ｒトランジスタの歩留まり低下及びエミッタ抵抗のばら
つきによる特性変動の原因となっていた。
ルゴンがガス化し高融点金属膜の剥がれや膨れの原因と
なる問題があった。そして、これらは共にＢｉｐｏｌａ
ｒトランジスタの歩留まり低下及びエミッタ抵抗のばら
つきによる特性変動の原因となっていた。
【０００８】
【課題を解決するための手段】本発明のバイポーラ半導
体装置のエミッタ電極を形成する多結晶シリコン層上に
高融点金属を被着して高融点金属を形成し熱処理により
前記多結晶シリコン層上に前記高融点金属のシリサイド
層を形成する工程を含むであって、前記高融点金属の被
着に先立ち、前記多結晶シリコン層上に形成された自然
のシリコン酸化膜の除去を、５〜５０ｅＶの範囲のエネ
ルギを持った不活性ガスイオンのスパッタエッチングに
より行う工程を有することを特徴とする。
体装置のエミッタ電極を形成する多結晶シリコン層上に
高融点金属を被着して高融点金属を形成し熱処理により
前記多結晶シリコン層上に前記高融点金属のシリサイド
層を形成する工程を含むであって、前記高融点金属の被
着に先立ち、前記多結晶シリコン層上に形成された自然
のシリコン酸化膜の除去を、５〜５０ｅＶの範囲のエネ
ルギを持った不活性ガスイオンのスパッタエッチングに
より行う工程を有することを特徴とする。
【０００９】また、本発明のバイポーラ半導体装置の製
造方法の前記不活性ガスは、アルゴン（Ａｒ）とするこ
ともできる。
造方法の前記不活性ガスは、アルゴン（Ａｒ）とするこ
ともできる。
【００１０】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。本発明の第１の実施
の形態のバイポーラ半導体装置の製造方法の工程断面図
を図１、図２および図３に示す。
について図面を参照して説明する。本発明の第１の実施
の形態のバイポーラ半導体装置の製造方法の工程断面図
を図１、図２および図３に示す。
【００１１】まず、Ｐ型のシリコン基板に既存の技術を
用いて素子分離１０１を形成する。
用いて素子分離１０１を形成する。
【００１２】次に、高エネルギーのイオン注入方でコレ
クタの埋込層になるＮ型領域２を形成する。
クタの埋込層になるＮ型領域２を形成する。
【００１３】続いて、コレクタの埋込層２より浅い領域
に、さらにＮ型領域３を形成し、コレクタの電極になる
部分に高濃度のＮ型領域４を形成し、埋込層のＮ型領域
２と電気的に接合する。
に、さらにＮ型領域３を形成し、コレクタの電極になる
部分に高濃度のＮ型領域４を形成し、埋込層のＮ型領域
２と電気的に接合する。
【００１４】続いて、ベース領域になる領域にＰ型領域
５を形成すると、図１（ａ）のようになる。
５を形成すると、図１（ａ）のようになる。
【００１５】続いて、絶縁膜１０２を形成し、絶縁膜１
０２のエミッタ電極となる部分を開口する。続いて、Ｌ
ＰＣＶＤ法でポリシリコン１０３層を形成し、続いてポ
リシリコン１０３層にイオン注入法でＡｓを注入したの
ち熱拡散でシリコン基板にＡｓを拡散しエミッタ電極と
なるＮ型領域６を形成する。この工程までの断面図を図
１（ｂ）に示す。
０２のエミッタ電極となる部分を開口する。続いて、Ｌ
ＰＣＶＤ法でポリシリコン１０３層を形成し、続いてポ
リシリコン１０３層にイオン注入法でＡｓを注入したの
ち熱拡散でシリコン基板にＡｓを拡散しエミッタ電極と
なるＮ型領域６を形成する。この工程までの断面図を図
１（ｂ）に示す。
【００１６】続いて、ＷＳｉをスパッタ法で成膜する。
このとき、成膜前のポリシリコン１０３の表面には、自
然酸化膜１０４が存在し、図１（ｃ）のような状態にな
っている。
このとき、成膜前のポリシリコン１０３の表面には、自
然酸化膜１０４が存在し、図１（ｃ）のような状態にな
っている。
【００１７】そして、ＷＳｉ膜を成膜する前に、流量１
００ｓｃｃｍ、圧力１０ｍＴｏｒｒ、ＲＦＰｏｗｅｒ５
０Ｗ、処理時間２０ｓｅｃの条件でアルゴンをシリコン
基板に対しＲＦエッチを行う。
００ｓｃｃｍ、圧力１０ｍＴｏｒｒ、ＲＦＰｏｗｅｒ５
０Ｗ、処理時間２０ｓｅｃの条件でアルゴンをシリコン
基板に対しＲＦエッチを行う。
【００１８】このときに、基板に掛かるバイアス電圧は
約２５Ｖの低エネルギーであり、Ａｒイオンのポリシリ
コン中への入り込みが無く表面の自然酸化膜のみを除去
することが可能である（図２（ａ）参照）。
約２５Ｖの低エネルギーであり、Ａｒイオンのポリシリ
コン中への入り込みが無く表面の自然酸化膜のみを除去
することが可能である（図２（ａ）参照）。
【００１９】このあと、同一真空中でＷＳｉを成膜する
と、図２（ｂ）のようになる。
と、図２（ｂ）のようになる。
【００２０】引き続き、従来技術でポリシリコン１０３
とＷＳｉ１０５をリゾグラフィーと異方性ドライエッチ
ングを用いて、エミッタ電極を加工すると図３のような
Ｂｉｐｏｌａｒトランジスタが形成できる。
とＷＳｉ１０５をリゾグラフィーと異方性ドライエッチ
ングを用いて、エミッタ電極を加工すると図３のような
Ｂｉｐｏｌａｒトランジスタが形成できる。
【００２１】本発明は高融点金属と多結晶シリコンの２
層からなるポリサイドをエミッタ電極に使用するＢｉｐ
ｏｌａｒトランジスタにおいて、エミッタ電極部の多結
晶シリコン上に高融点金属をスパッタリング法で成膜す
る前に低加速エネルギーのアルゴンで基板をＲＦエッチ
し自然酸化膜を完全に除去する。その後インラインで高
融点金属を成膜する。
層からなるポリサイドをエミッタ電極に使用するＢｉｐ
ｏｌａｒトランジスタにおいて、エミッタ電極部の多結
晶シリコン上に高融点金属をスパッタリング法で成膜す
る前に低加速エネルギーのアルゴンで基板をＲＦエッチ
し自然酸化膜を完全に除去する。その後インラインで高
融点金属を成膜する。
【００２２】この方法によれば、低加速エネルギーのア
ルゴンイオンでＲＦエッチを実施しているのでアルゴン
イオンのポリシリコンへのイオン注入がほとんど無く、
ポリシリコン表面を非常にクリーンな状態にすることが
出来る。
ルゴンイオンでＲＦエッチを実施しているのでアルゴン
イオンのポリシリコンへのイオン注入がほとんど無く、
ポリシリコン表面を非常にクリーンな状態にすることが
出来る。
【００２３】次に、本発明の第２の実施の形態について
図面を参照して説明する。本発明の第２の実施の形態
は、ＢＩＣＭＯＳデバイスに適応したものである。
図面を参照して説明する。本発明の第２の実施の形態
は、ＢＩＣＭＯＳデバイスに適応したものである。
【００２４】本発明の第２の実施の形態のバイポーラ半
導体装置の製造方法の工程断面図を図４、図５および図
６に示す。
導体装置の製造方法の工程断面図を図４、図５および図
６に示す。
【００２５】図４（ａ）に示すように第１の実施の形態
と同様の方法で、バイポーラ領域を形成後、ＭＯＳ部の
ウェルを高エネルギーイオン注入で形成する。
と同様の方法で、バイポーラ領域を形成後、ＭＯＳ部の
ウェルを高エネルギーイオン注入で形成する。
【００２６】続く、図４（ｂ）から図６は第１の実施の
形態と全く同様である。
形態と全く同様である。
【００２７】図６ではバイポーラトランジスタのエミッ
タ電極部１０３とＭＯＳトランジスタのゲート電極１０
３を同一のリソグラフィーと異方性エッチングの工程に
おいて形成する。
タ電極部１０３とＭＯＳトランジスタのゲート電極１０
３を同一のリソグラフィーと異方性エッチングの工程に
おいて形成する。
【００２８】以降の工程は既存技術を用いてＢＩＣＭＯ
ＳＬＳＩが形成できる。
ＳＬＳＩが形成できる。
【００２９】
【発明の効果】このように、本発明によれば、低加速エ
ネルギーのアルゴンイオンでＲＦエッチを実施している
のでアルゴンイオンのポリシリコンへのイオン注入がほ
とんど無く、ポリシリコン表面を非常にクリーンな状態
にすることが出来る。
ネルギーのアルゴンイオンでＲＦエッチを実施している
のでアルゴンイオンのポリシリコンへのイオン注入がほ
とんど無く、ポリシリコン表面を非常にクリーンな状態
にすることが出来る。
【００３０】これにより、高融点金属とポリシリコンの
接着力が向上でき、後工程で熱処理を行った時に、ポリ
シリコン中からのアルゴンのガス化等による膜剥がれの
発生がない。これにより、バイポーラのエミッター部の
抵抗を安定させることが出来、特性の安定した素子を製
造できる。
接着力が向上でき、後工程で熱処理を行った時に、ポリ
シリコン中からのアルゴンのガス化等による膜剥がれの
発生がない。これにより、バイポーラのエミッター部の
抵抗を安定させることが出来、特性の安定した素子を製
造できる。
【図１】本発明の第１の実施の形態のバイポーラ半導体
装置の製造方法の工程断面図である。
装置の製造方法の工程断面図である。
【図２】本発明の第１の実施の形態のバイポーラ半導体
装置の製造方法の他の工程断面図である。
装置の製造方法の他の工程断面図である。
【図３】本発明の第１の実施の形態のバイポーラ半導体
装置の製造方法のさらに他の工程断面図である。
装置の製造方法のさらに他の工程断面図である。
【図４】本発明の第２の実施の形態のバイポーラ半導体
装置の製造方法の工程断面図である。
装置の製造方法の工程断面図である。
【図５】本発明の第２の実施の形態のバイポーラ半導体
装置の製造方法の他の工程断面図である。
装置の製造方法の他の工程断面図である。
【図６】本発明の第２の実施の形態のバイポーラ半導体
装置の製造方法のさらに他の工程断面図である。
装置の製造方法のさらに他の工程断面図である。
１ 半導体基板 ２ Ｎ型拡散層 ３ 浅いＮ型拡散層 ４ 高濃度Ｎ型拡散層 ５ Ｐ型拡散層 １０１ 素子分離 １０２ 絶縁膜 １０３ 多結晶シリコン層 １０４ 自然酸化膜 １０５ ＷＳｉ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/331 Ｈ０１Ｌ 29/72 29/73 Ｆターム(参考） 4M104 AA01 BB01 BB28 CC01 CC05 DD23 DD37 DD66 FF14 GG09 GG10 GG15 HH15 5F003 BE07 BH07 BH08 BH99 BP06 BP12 5F004 AA14 BD05 DA00 DA22 DA23 DA25 DB03 EB02
Claims (6)
- 【請求項１】 バイポーラ半導体装置のエミッタ電極を
形成する多結晶シリコン層上に高融点金属を被着して高
融点金属を形成し熱処理により前記多結晶シリコン層上
に前記高融点金属のシリサイド層を形成する工程を含む
バイポーラ半導体装置の製造方法であって、 前記高融点金属の被着に先立ち、前記多結晶シリコン層
上に形成された自然のシリコン酸化膜の除去を、５〜５
０ｅＶの範囲のエネルギを持った不活性ガスイオンのス
パッタエッチングにより行う工程を有することを特徴と
するバイポーラ半導体装置の製造方法。 - 【請求項２】 前記バイポーラ半導体装置は、バーティ
カルタイプのトランジスタである請求項１記載のバイポ
ーラ半導体装置の製造方法。 - 【請求項３】 前記バイポーラ半導体装置は、ＮＰＮ型
のトランジスタで構成される請求項１または２記載のバ
イポーラ半導体装置の製造方法。 - 【請求項４】 前記不活性ガスがアルゴン（Ａｒ）であ
る請求項２または３記載のバイポーラ半導体装置の製造
方法。 - 【請求項５】 前記高融点金属がＷである請求項１記載
のバイポーラ半導体装置の製造方法。 - 【請求項６】 前記バイポーラ半導体装置は、前記エミ
ッタ電極とＭＯＳトランジスタのゲート電極を同一のリ
ソグラフィーと異方性エッチングの工程で形成される請
求項１記載のバイポーラ半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000091656A JP2001284282A (ja) | 2000-03-29 | 2000-03-29 | バイポーラ半導体装置の製造方法 |
| US09/817,061 US6630409B2 (en) | 2000-03-29 | 2001-03-27 | Method of forming a polycide electrode in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000091656A JP2001284282A (ja) | 2000-03-29 | 2000-03-29 | バイポーラ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001284282A true JP2001284282A (ja) | 2001-10-12 |
Family
ID=18607097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000091656A Pending JP2001284282A (ja) | 2000-03-29 | 2000-03-29 | バイポーラ半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6630409B2 (ja) |
| JP (1) | JP2001284282A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2013138168A (ja) * | 2011-11-28 | 2013-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN110911280A (zh) * | 2019-12-05 | 2020-03-24 | 上海华虹宏力半导体制造有限公司 | 一种金属硅化物的形成方法 |
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|---|---|---|---|---|
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| JP5537324B2 (ja) * | 2010-08-05 | 2014-07-02 | 株式会社東芝 | 半導体装置の製造方法 |
| CN115020335B (zh) * | 2022-08-09 | 2022-11-04 | 广州粤芯半导体技术有限公司 | 半导体结构的形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3128323B2 (ja) | 1992-04-13 | 2001-01-29 | 株式会社東芝 | 半導体集積回路装置およびその製造方法 |
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| JPH10270381A (ja) | 1997-03-24 | 1998-10-09 | Sony Corp | 半導体装置の製造方法 |
-
2000
- 2000-03-29 JP JP2000091656A patent/JP2001284282A/ja active Pending
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2001
- 2001-03-27 US US09/817,061 patent/US6630409B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013138168A (ja) * | 2011-11-28 | 2013-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8866264B2 (en) | 2011-11-28 | 2014-10-21 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
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| Publication number | Publication date |
|---|---|
| US20010027024A1 (en) | 2001-10-04 |
| US6630409B2 (en) | 2003-10-07 |
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